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CN114843332A - 低功耗高可靠性半包沟槽栅mosfet器件及制备方法 - Google Patents

低功耗高可靠性半包沟槽栅mosfet器件及制备方法 Download PDF

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CN114843332A
CN114843332A CN202210450145.6A CN202210450145A CN114843332A CN 114843332 A CN114843332 A CN 114843332A CN 202210450145 A CN202210450145 A CN 202210450145A CN 114843332 A CN114843332 A CN 114843332A
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Abstract

本发明提供一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件及其制备方法，包括：N型衬底、N型外延层、第一P‑body区、第一P+接触区、第一N+接触区、第二P‑body区、第二P+接触区、第二N+接触区、栅介质、沟槽栅、副沟槽栅、源电极、漏电极；相对于传统半包沟槽栅碳化硅MOSFET，本发明通过在沟槽底形成第二P‑body区，对栅介质形成保护，在不牺牲原有沟槽MOSFET导通能力的基础上，增强了器件的栅介质可靠性，屏蔽了部分栅漏电容降低了器件的开关损耗，当器件发生短路时，漏极电压较大，此时第二P‑body区和第一P+接触区之间的JFET区会夹断从而降低器件的饱和电流，提高器件的短路能力。

Description

低功耗高可靠性半包沟槽栅MOSFET器件及制备方法
技术领域
本发明属于功率半导体器件技术领域，具体是一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件及其制备方法。
背景技术
作为第三代宽禁带半导体材料的代表之一，碳化硅(Silicon Carbide)材料具有比硅材料更宽的禁带宽度(3倍)，更高的临界电场(10倍)、更高的载流子饱和漂移速度(2倍)、更高的热导率(2.5倍)等优点，是制备高压电力电子器件绝佳的材料，在大功率、高温、高压及抗辐照电力电子领域有广阔的应用前景。
MOSFET是碳化硅功率器件中应用最广泛的一种栅控型器件。由于碳化硅MOSFET是以单极输运工作机理为特点的器件，只有电子或空穴中的一种载流子导电，没有电荷存储效应，因此相比双极性器件能实现更低的开关损耗和更高的频率特性，再加上其低的导通电阻以及优良的高温特性使碳化硅MOSFET成为新一代极具竞争力的低损耗功率器件。目前已经商业化的碳化硅MOSFET主要有两类结构：沟槽栅型和平面型。平面型由于工艺精度限制，导通电阻较大且集成度较低。槽型碳化硅MOSFET利用沟槽栅有效地提高了沟道密度，但是当器件耐压时，由于曲率效应使得栅介质层拐角处存在极高的峰值电场，长时间的工作使得栅介质层可靠性下降。
为了降低器件阻断时栅介质层附近的电场强度，提高介质层的可靠性，一种常见的解决方案是牺牲沟槽栅一侧的沟道并在槽底形成接地P+屏蔽层，即传统的半包沟槽栅碳化硅MOSFET。传统的半包沟槽栅MOSFET虽然可以使栅介质得到较强保护，提高器件栅介质可靠性，但却牺牲了一半的沟道密度，使器件的导通电阻变大，导通损耗增加。
当器件发生短路时，与同量级硅基器件相比，由于碳化硅MOSFET的芯片面积更小、电流密度更大，导致其在短路状态下承受更强的电热应力。因此，短路加固型碳化硅MOSFET的设计需求更加紧迫。
发明内容
本发明的目的是提出一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件及其制备方法，通过在沟槽底形成第二P-body区，对沟槽栅形成保护，在不牺牲原有沟槽MOSFET沟道数量、增加器件导通电阻的基础上，增强了器件的栅介质层可靠性，又屏蔽了部分栅漏电容降低了器件的开关损耗。由于第二P-body区对沟道末端电场的屏蔽作用，器件的反向沟道可以缩短，短沟道使得器件导通电阻大大降低，降低器件的导通损耗。当器件发生短路时，漏极电压较大，此时第二P-body区和第一P+接触区之间的JFET区会被夹断从而降低器件的饱和电流，提高器件的短路能力，增强器件的可靠性。
为实现上述发明目的，本发明技术方案如下：
一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方的第二P-body区10、位于第二P-body区10内部的第二P+接触区8和第二N+接触区9、位于第二P+接触区8和第二N+接触区9上方且与第二P+接触区8和第二N+接触区9形成欧姆接触的第一源电极1、位于第二P-body区10上方左侧的栅介质7和右侧的栅介质7，左侧的栅介质7内部设有沟槽栅2、右侧的栅介质7内部设有副沟槽栅3、位于第一源电极1方第二P-body区10两侧的第一P+接触区4、位于器件左侧的第一P+接触区4和左侧的栅介质7之间的第一N+接触区5、位于第一N+接触区5下方的第一P-body区6、位于器件下方且与N型衬底12形成欧姆接触的漏极13。
作为优选方式，所述第一源电极1为T形，包括第一源电极1水平段和第一源电极1垂直段，第一源电极1水平段位于第一P+接触区4、第一N+接触区5、栅介质7的上方，第一源电极2垂直段位于左、右侧栅介质7之间，所述第一源电极1水平段与器件两侧的第一P+接触区4、以及左侧的第一N+接触区5形成欧姆接触，所述第一源电极1垂直段与第二P+接触区9、第二N+接触区8形成欧姆接触。
作为优选方式，所述栅介质7为SiO2或高K介质。
作为优选方式，所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
本发明还提供一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件的制备方法，包括以下步骤：
第一步：清洗外延片，N-外延上以氧化层为注入阻挡层注入铝离子形成第二P-body区；
第二步：以氧化层为注入阻挡层注入氮离子形成第二N+接触区；
第三步：以氧化层为注入阻挡层注入铝离子形成第二P+接触区；
第四步：外延生长SiC；
第五步：以氧化层为注入阻挡层注入铝离子形成第二P-body区激活退火；
第六步：外延生长SiC；
第七步：刻蚀沟槽；
第八步：干氧氧化生成栅氧化层，在氮气氛围下退火并将栅氧图形化；
第九步：淀积多晶硅并刻蚀多晶硅；
第十步：湿氧氧化隔离多晶硅；
第十一步：离子注入形成第一P-body区、第一P+接触区、第一N+接触区并激活退火；
第十二步：刻蚀沟槽底部栅氧；
第十三步：淀积并刻蚀漏极、源极和栅极金属形成欧姆接触电极。
作为优选方式，所述N型外延层11上方存在与第一源电极1分离的第二源电极14，第二源电极14位于第一P+接触区4上方，第二源电极14与N型衬底11形成肖特基接触。
本发明还提供第二种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方左右两侧的第二P-body区10、位于第二P-body区10内部的第二P+接触区8和第二N+接触区9、位于第二P+接触区8和第二N+接触区9上方的源电极1，N型外延层11上方中部设有栅介质7，所述中部的栅介质7内部设有沟槽栅2，左右两侧的第二P-body区10上方分别设有栅介质7及所述栅介质7内部的副沟槽栅3，源电极1下方中部的栅介质7和两侧的栅介质7之间设有第一P+接触区4和第一N+接触区5，位于第一N+接触区5下方设有第一P-body区6，漏极13位于器件下方且与N型衬底12形成欧姆接触；源电极1与第一P+接触区4、第一N+接触区5、第二P+接触区8、第二N+接触区9形成欧姆接触。
所述器件多晶硅端为栅极，N+衬底端为漏极，N+接触区和P+接触区为源极。
本发明的有益效果为：1：本发明提出的碳化硅MOSFET器件在不减少元胞沟道数量、降低器件导通能力的基础上，通过在沟槽底形成第二P-body区，对沟槽栅形成保护，增强了器件的栅介质可靠性，又屏蔽了部分栅漏电容降低了器件的开关损耗；2：由于第二P-body区对沟道末端电场的屏蔽作用，器件的反向沟道可以缩短，短沟道使得器件导通电阻大大降低，导通损耗降低；3：当器件发生短路时，漏极电压较大，此时第二P-body区10和第一P+接触区4之间的JFET区会夹断从而降低器件的饱和电流，提高了器件的短路能力，增强器件的可靠性。
附图说明
图1是传统的非对称沟槽栅碳化硅MOSFET器件结构示意图；
图2是本发明实施例1的器件结构示意图；
图3是本发明实施例1中的制备方法中，在N-外延上离子注入形成第二P-body区的示意图；
图4是本发明实施例1中的制备方法中，在N-外延上离子注入形成第二N+接触区示意图；
图5是本发明实施例1中的制备方法中，在N-外延上离子注入形成第二P+接触区示意图；
图6是本发明实施例1中的制备方法中，外延生长SiC示意图；
图7是本发明实施例1中的制备方法中，离子注入形成第二P-body区并激活退火示意图；
图8是本发明实施例1中的制备方法中，外延生长SiC示意图；
图9是本发明实施例1中的制备方法中，刻蚀沟槽示意图；
图10是本发明实施例1中的制备方法中，干氧氧化生成栅氧化层，在氮气氛围下退火并将栅氧图形化示意图；
图11是本发明实施例1中的制备方法中，淀积多晶硅并刻蚀多晶硅示意图；
图12是本发明实施例1中的制备方法中，湿氧氧化隔离多晶硅示意图；
图13是本发明实施例1中的制备方法中，离子注入形成第一P-body区、第一P+接触区、第一N+接触区并激活退火示意图；
图14是本发明实施例1中的制备方法中，刻蚀沟槽底部栅氧示意图；
图15是本发明实施例1中的制备方法中，淀积并刻蚀漏极、源极和栅极金属形成欧姆接触电极示意图；
图16是本发明实施例2的器件结构示意图；
图17是传统双沟槽栅碳化硅MOSFET器件结构示意图；
图18是本发明实施例3的器件结构示意图。
1为第一源电极，2为沟槽栅，3为副沟槽栅，4为第一P+接触区，5为第一N+接触区，6为第一P-body区，7为栅介质，8为第二P+接触区，9为第二N+接触区，10为第二P-body区，11为N型外延层，12为N型衬底，13为漏极，14为第二源电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，本实施例的一种低功耗半包沟槽栅碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方的第二P-body区10、位于第二P-body区10内部的第二P+接触区8和第二N+接触区9、位于第二P+接触区8和第二N+接触区9上方且与第二P+接触区8和第二N+接触区9形成欧姆接触的第一源电极1、位于第二P-body区10上方左侧的栅介质7和右侧的栅介质7，左侧的栅介质7内部设有沟槽栅2、右侧的栅介质7内部设有副沟槽栅3、位于第一源电极1下方第二P-body区10两侧的第一P+接触区4、位于器件左侧的第一P+接触区4和左侧的栅介质7之间的第一N+接触区5、位于第一N+接触区5下方的第一P-body区6、位于器件下方且与N型衬底12形成欧姆接触的漏极13。
所述第一源电极1为T形，包括第一源电极1水平段和第一源电极1垂直段，第一源电极1水平段位于第一P+接触区4、第一N+接触区5、栅介质7的上方，第一源电极1垂直段位于左、右侧栅介质7之间，所述第一源电极1水平段与器件两侧的第一P+接触区4、以及左侧的第一N+接触区5形成欧姆接触，所述第一源电极1垂直段与第二P+接触区9、第二N+接触区8形成欧姆接触。
所述栅介质7为SiO2或高K介质。
所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
本实施例的工作原理为：当器件工作在反向阻断状态时，由于第二P-body区10对栅介质7的包裹和保护，因此，使得器件栅介质7承受的电场显著降低，提高器件栅介质可靠性。
当器件工作在导通状态时，由于第二P-body区10对栅介质7的包裹和保护，使得第二P-body区10发生穿通击穿的可能性降低，因此，第二P-body区的沟道可以做得很短，使得器件导通电阻和导通损耗大大降低。
当器件进行开关操作时，由于鳍状栅结构的存在以及第二P-body区屏蔽了部分栅漏电容，降低了器件的开关损耗。
当器件发生短路时，漏极电压较大，此时第二P-body区10和第一P+接触区4之间的JFET区会夹断从而降低器件的饱和电流，提高了器件的短路能力，增强器件的可靠性。
本实施例还提供一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件的制备方法，包括以下步骤：
第一步：清洗外延片，N-外延上以氧化层为注入阻挡层注入铝离子形成第二P-body区；
第二步：以氧化层为注入阻挡层注入氮离子形成第二N+接触区；
第三步：以氧化层为注入阻挡层注入铝离子形成第二P+接触区；
第四步：外延生长SiC；
第五步：以氧化层为注入阻挡层注入铝离子形成第二P-body区激活退火；
第六步：外延生长SiC；
第七步：刻蚀沟槽；
第八步：干氧氧化生成栅氧化层，在氮气氛围下退火并将栅氧图形化；
第九步：淀积多晶硅并刻蚀多晶硅；
第十步：湿氧氧化隔离多晶硅；
第十一步：离子注入形成第一P-body区、第一P+接触区、第一N+接触区并激活退火；
第十二步：刻蚀沟槽底部栅氧；
第十三步：淀积并刻蚀漏极、源极和栅极金属形成欧姆接触电极。
实施例2
如图16所示，本实施例的器件结构和实施例1的区别在于：所述N型外延层11上方存在与第一源电极1分离的第二源电极14，第二源电极14位于第一P+接触区4上方，第二源电极14与N型衬底11形成肖特基接触。这样做的好处是：第二源电极14与N型外延层11之间形成肖特基接触，给MOSFET提供一只SBD二极管，抑制MOSFET器件第三象限工作时体二极管开启使器件进入双极导通模式，增强器件第三象限续流能力，提高器件可靠性；当SBD反向偏置时，第一P+接触区4和第二P-body区10之间形成的JFET夹断，降低SBD的漏电流，进一步降低器件的损耗。
实施例3
如图18所示，本实施例的一种低功耗沟槽栅碳化硅MOSFET器件，包括：N型衬底12、位于N型衬底12上方的N型外延层11、位于N型外延层11上方左右两侧的第二P-body区10、位于第二P-body区10内部的第二P+接触区8和第二N+接触区9、位于第二P+接触区8和第二N+接触区9上方的源电极1，N型外延层11上方中部设有栅介质7，所述中部的栅介质7内部设有沟槽栅2，左右两侧的第二P-body区10上方分别设有栅介质7及所述栅介质7内部的副沟槽栅3，源电极1下方中部的栅介质7和两侧的栅介质7之间设有第一P+接触区4和第一N+接触区5，位于第一N+接触区5下方设有第一P-body区6，漏极13位于器件下方且与N型衬底12形成欧姆接触；源电极1与第一P+接触区4、第一N+接触区5、第二P+接触区8、第二N+接触区9形成欧姆接触。
实施例3在传统双沟槽碳化硅MOSFET器件的基础上增加副沟槽栅3，第二P+接触区8，第二N+接触区9和第二P-body区10。这样做的好处是：1：本发明提出的碳化硅MOSFET器件在不减少元胞沟道数量、降低器件导通能力的基础上，通过在源极沟槽底形成第二P-body区，对沟槽栅形成保护，增强了器件的栅介质可靠性，又屏蔽了部分栅漏电容降低了器件的开关损耗；2：由于第二P-body区对沟道末端电场的屏蔽作用，器件的反向沟道可以缩短，短沟道使得器件导通电阻大大降低，导通损耗降低；3：当器件发生短路时，漏极电压较大，此时第二P-body区10和第一P-body区6之间的JFET区会夹断从而降低器件的饱和电流，提高了器件的短路能力，增强器件的可靠性。

Claims (7)

1.一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，其特征在于包括：N型衬底(12)、位于N型衬底(12)上方的N型外延层(11)、位于N型外延层(11)上方的第二P-body区(10)、位于第二P-body区(10)内部的第二P+接触区(8)和第二N+接触区(9)、位于第二P+接触区(8)和第二N+接触区(9)上方且与第二P+接触区(8)和第二N+接触区(9)形成欧姆接触的第一源电极(1)、位于第二P-body区(10)上方左侧的栅介质(7)和右侧的栅介质(7)，左侧的栅介质(7)内部设有沟槽栅(2)、右侧的栅介质(7)内部设有副沟槽栅(3)、位于第一源电极(1)下方第二P-body区(10)两侧的第一P+接触区(4)、位于器件左侧的第一P+接触区(4)和左侧的栅介质(7)之间的第一N+接触区(5)、位于第一N+接触区(5)下方的第一P-body区(6)、位于器件下方且与N型衬底(12)形成欧姆接触的漏极(13)。
2.根据权利要求1所述的一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，其特征在于：所述第一源电极(1)为T形，包括第一源电极(1)水平段和第一源电极(1)垂直段，第一源电极(1)水平段位于第一P+接触区(4)、第一N+接触区(5)、栅介质(7)的上方，第一源电极(2)垂直段位于左、右侧栅介质(7)之间，所述第一源电极(1)水平段与器件两侧的第一P+接触区(4)、以及左侧的第一N+接触区(5)形成欧姆接触，所述第一源电极(1)垂直段与第二P+接触区(9)、第二N+接触区(8)形成欧姆接触。
3.根据权利要求1或2所述的一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，其特征在于：所述栅介质(7)为SiO2或高K介质。
4.根据权利要求1或2所述的一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，其特征在于：所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。
5.根据权利要求1或2所述的一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件的制备方法，其特征在于，包括以下步骤：
第一步：清洗外延片，N-外延上以氧化层为注入阻挡层注入铝离子形成第二P-body区；
第二步：以氧化层为注入阻挡层注入氮离子形成第二N+接触区；
第三步：以氧化层为注入阻挡层注入铝离子形成第二P+接触区；
第四步：外延生长SiC；
第五步：以氧化层为注入阻挡层注入铝离子形成第二P-body区激活退火；
第六步：外延生长SiC；
第七步：刻蚀沟槽；
第八步：干氧氧化生成栅氧化层，在氮气氛围下退火并将栅氧图形化；
第九步：淀积多晶硅并刻蚀多晶硅；
第十步：湿氧氧化隔离多晶硅；
第十一步：离子注入形成第一P-body区、第一P+接触区、第一N+接触区并激活退火；
第十二步：刻蚀沟槽底部栅氧；
第十三步：淀积并刻蚀漏极、源极和栅极金属形成欧姆接触电极。
6.根据权利要求1所述的一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，其特征在于：所述N型外延层(11)上方存在与第一源电极(1)分离的第二源电极(14)，第二源电极(14)位于第一P+接触区(4)上方，第二源电极(14)与N型衬底(11)形成肖特基接触。
7.一种低功耗高可靠性半包沟槽栅碳化硅MOSFET器件，其特征在于：包括：N型衬底(12)、位于N型衬底(12)上方的N型外延层(11)、位于N型外延层(11)上方左右两侧的第二P-body区(10)、位于第二P-body区(10)内部的第二P+接触区(8)和第二N+接触区(9)、位于第二P+接触区(8)和第二N+接触区(9)上方的源电极(1)，N型外延层(11)上方中部设有栅介质(7)，所述中部的栅介质(7)内部设有沟槽栅(2)，左右两侧的第二P-body区(10)上方分别设有栅介质(7)及所述栅介质(7)内部的副沟槽栅(3)，源电极(1)下方中部的栅介质(7)和两侧的栅介质(7)之间设有第一P+接触区(4)和第一N+接触区(5)，位于第一N+接触区(5)下方设有第一P-body区(6)，漏极(13)位于器件下方且与N型衬底(12)形成欧姆接触；源电极(1)与第一P+接触区(4)、第一N+接触区(5)、第二P+接触区(8)、第二N+接触区(9)形成欧姆接触。
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