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KR101162447B1 - 불휘발성 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 기억 장치 및 그 제조 방법 Download PDF

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KR101162447B1
KR101162447B1 KR1020100091874A KR20100091874A KR101162447B1 KR 101162447 B1 KR101162447 B1 KR 101162447B1 KR 1020100091874 A KR1020100091874 A KR 1020100091874A KR 20100091874 A KR20100091874 A KR 20100091874A KR 101162447 B1 KR101162447 B1 KR 101162447B1
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히로유끼 후꾸미즈
야스히로 노지리
쯔까사 나까이
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가부시끼가이샤 도시바
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Abstract

일 실시예에 따르면, 불휘발성 기억 장치는 기억 셀을 포함한다. 기억 셀은 제1 배선과 제2 배선에 접속되고 복수의 층을 포함한다. 복수의 층은 기억층 및 기억층과 접하며 복수의 카본 나노튜브를 함유하는 카본 나노튜브 함유층을 포함한다.

Description

불휘발성 기억 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
본 출원은 2009년 9월 24일자로 출원한 일본 특허 출원 제2009-219625호에 기초하며 우선권을 주장하고, 그 전체 내용은 본 명세서에 참고로 원용된다.
본 명세서에서 설명하는 실시예들은 일반적으로 불휘발성 기억 장치 및 그 제조 방법에 관한 것이다.
NAND 플래시 메모리와 같은 불휘발성 메모리는 대용량 데이터 기억용으로서 셀룰러 전화, 디지털 스틸 카메라, USB(유니버설 직렬 버스) 메모리, 실리콘 오디오 플레이어 등에 널리 이용되고 있다. 또한, 신규 애플리케이션도 빠르게 출현하고 있어서, 그 미세화 및 제조 비용의 저감이 요구되고 있다. 특히, NAND 플래시 메모리에 대해서는, 복수의 활성 영역(A.A)이 게이트 도전체(G.C.)를 공유하고, 이에 따라 크로스 포인트형 셀들을 효율적으로 실현한다. 이러한 간단한 구조 때문에, 미세화 및 제조 비용의 저감이 빠르게 진행되고 있다. 그러나, NAND 플래시 메모리는 자신의 임계 변동에 의해 정보를 기억하는 트랜지스터의 동작에 기초하며, 특성 균일성, 신뢰성, 동작 속도 및 집적 밀도를 더 개선하는 데 한계가 있는 것으로 알려져 있다.
이러한 점에서, 예를 들면, 상 변화 기억 소자들 및 저항 변화 기억 소자들은 저항 재료의 가변 저항 상태에 기초하고, 따라서 기입/소거 동작에 있어서 트랜지스터 동작이 불필요하게 된다. 따라서, 특성 균일성, 신뢰성, 동작 속도 및 집적 밀도에 있어서 추가 개선을 기대할 수 있다.
일반적으로, 일 실시예에 따르면, 불휘발성 기억 장치는 기억 셀을 포함한다. 기억 셀은 제1 배선과 제2 배선에 접속되고 복수의 층을 포함한다. 복수의 층은 기억층 및 기억층과 접하며 복수의 카본 나노튜브를 함유하는 카본 나노튜브 함유층을 포함한다. 카본 나노튜브 함유층은 기억층과의 사이에 배치된 갭(gap)을 포함한다.
다른 일 실시예에 따르면, 제1 배선과 제2 배선에 접속된 기억 셀을 포함하는 불휘발성 기억 장치를 제조하는 방법을 개시한다. 이 방법은, 제1 배선 위에, 복수의 카본 나노튜브를 함유하는 카본 나노튜브 함유층을 형성하는 단계를 포함할 수 있다. 이 방법은 복수의 카본 나노튜브 중 적어도 하나의 카본 나노튜브의 일단을 카본 나노튜브 함유층의 표면 상에 표출시킬 수 있다. 이 방법은 카본 나노튜브 함유층 상에 기억층을 형성할 수 있다. 또한, 이 방법에서는, 기억층에 인접하는 갭이 카본 나노튜브 함유층에 형성될 수 있다.
도 1a와 도 1b는 불휘발성 기억 장치의 기억 셀부의 주요 개략도.
도 2는 불휘발성 기억 장치의 기억 셀부의 주요 개략도.
도 3a 내지 도 3d는 기억 셀의 동작을 도시하는 주요 도.
도 4a 내지 도 8은 기억 셀을 제조하기 위한 공정을 도시하는 도.
도 9는 기억 셀의 비교예를 도시하는 도.
도 10a 내지 도 10c는 불휘발성 기억 장치의 기억 셀부의 주요 개략도.
도 11a 내지 도 14는 기억 셀을 제조하기 위한 공정을 도시하는 도.
이하, 도면을 참조하여 실시예들을 설명한다.
제1 실시예
도 1a와 도 1b는 불휘발성 기억 장치의 기억 셀부의 주요 개략도이다. 도 1a는 기억 셀부의 개략적인 주요 사시도이고, 도 1b는 도 1a의 하부 배선(비트선 BL)(10)과 상부 배선(워드선 WL)(11) 간의 교차 위치에 배치된 기억 셀(기억 유닛 소자)(80a)의 단면도이다.
도 1a에 도시한 바와 같이, 불휘발성 기억 장치의 기억부(80M)는 기억 셀들(80a)을 개재한 하부 배선들(10) 및 상부 배선들(11)을 포함한다. 상부 배선들(11)은 제1 방향(도에서 X축 방향)으로 연장되고 제2 방향(도에서 Y축 방향)으로 주기적으로 배열된다. 하부 배선들(10)은 제1 방향과 평행하지 않은 제2 방향(도에서 Y축 방향)으로 연장되고 제1 방향으로 주기적으로 배열된다. 기억 셀(80a)은 서로 교차하는 (크로스포인트 위치에서) 하부 배선(10)과 상부 배선(11) 간에 배치된다. 불휘발성 기억 장치의 기억 밀도는 하부 배선들(10), 상부 배선들(11) 및 기억 셀들(80a)을 도에서 Z축 방향으로 적층함으로써 증가할 수 있다.
도 1b에 도시한 바와 같이, 하부 배선(10)을 하지로서 이용하여, 기억 셀(80a)은, 밑에서부터 위로, 금속막(20), 다이오드층(21), 금속막(22), 카본 나노튜브를 함유하는 층(카본 나노튜브 함유층으로서, 이하 CNT-함유층이라 함)(23), 기억층인 저항 변화막(24) 및 금속막(25)을 포함한다. 여기서, CNT-함유층(23)은 전기적 전도성을 갖는 카본 나노튜브들을 함유한다. 이 층은 카본 나노튜브들이 저항 변화막(24)과 접하기 때문에 저항 변화막(24)의 전극으로서 기능한다. 저항 변화막(24)은 기억층으로서 기능한다.
CMP(화학적 기계적 연마)를 위한 스토퍼 배선막(26)은 금속막(25) 상에 배치된다. 각 기억 셀들(80a)의 스토퍼 배선막들(26)은 상부 배선(11)에 의해 서로 접속된다. 각 기억 셀(80a)에서는, 전류가 기억 셀(80a)에서 한 방향으로 흐르도록 다이오드층(21), CNT-함유층(23) 및 저형 변화막(24)이 직렬로 접속된다.
층간 절연막(30)은 상부 배선(11) 상에 배치된다. 이 층간 절연막(30) 상에는, 전술한 하부 배선(10), 기억 셀(80a) 및 상부 배선(11)이 반복적으로 적층된다.
따라서, 메모리부(80M)는 하부 배선(10), 기억 셀(80a) 및 상부 배선(11)의 세트가 복수 단으로 적층되는 구조를 갖는다. 소자 분리층(40)은 기억 셀들(80a) 간의 절연성을 보장하도록 인접하는 기억 셀들(80a) 간에 배치된다. 실시예들에서, 특별히 다르게 언급하지 않는 한, 부재의 "폭"은 일반적으로 Z축 방향에 수직으로 절단된 그 부재의 단면의 직경을 가리킨다.
이처럼 메모리부(80M)의 하부 배선(10)과 상부 배선(11)을 통해, 필요로 하는 저항 변화막(24)에 전압이 인가되어, 저항 변화막(24)에 전류가 흐른다. 이어서, 저항 변화막(24)은 제1상태와 제2 상태 간에 가역적으로 천이한다. 예를 들어, 하부 배선(10)과 상부 배선(11)에 인가되는 전위들의 조합에 따라, 저항 변화막(24)의 주면들 간에 인가되는 전압이 변화하고, 저항 변화막(24)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이한다. 이는 ("0" 또는 "1"과 같은) 디지털 정보를 기억 셀(80a)에 기억할 수 있게 하고 기억 셀(80a)로부터 디지털 정보를 소거할 수 있게 한다. 예를 들어, 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 이 경우, "0"에서 "1"로의 기입을 "세트 동작"이라 칭하고, "1"에서 "0"으로의 기입을 "리셋 동작"이라 칭한다.
저항 변화막(24)의 재질로는, 인가되는 전압에 의해 저항값이 가역적으로 천이가능한 가변 저항 재료, 혹은 결정 상태와 비정질 상태 사이에 가역적으로 천이가능한 상 변화 재료 등을 들 수 있다.
예를 들면, 그 재질로서 ZnMnxOy, ZnFexOy, NbOx, Cr-도핑 SrTiO3 -x, PrxCayMnOz, ZrOx, NiOx, Ti-도핑 NiOx 막, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, HfAlOx, CVD-C(탄소), CN(질화 탄소), 양단에 인가된 전압에 의해 발생하는 줄열에 의해 저항 상태가 바뀌는 칼코게나이드계 GST(GexSbyTez), N-도핑 GST와 O-도핑 GST와 같은 도핑 GST, GexSby, InxGeyTez 등으부터 선택되는 적어도 하나를 포함한다.
CNT-함유층(23)은 절연막(23a)에 CNT(23c)가 분산된 층일 수 있다. 절연막(23a)은 산화 규소(SiO2), 알루미나(Al2O3), 탄화 산화 규소(SiOC), 산화 마그네슘(MgO) 등 중 하나의 산화막 또는 유기 절연막일 수 있다. 절연막(23a)은 고 유전(high-k) 재료나 저 유전(low-k) 재료이어도 된다. 여기서, CNT(23c)는, 단층으로 된 단일벽 나노튜브(single-wall nanotube; SWNT)이어도 되고 또는 다수 층으로 된 다중벽 나노튜브(multi-wall nanotube; MWNT)이어도 된다. SWNT의 경우에, CNT(23c)의 직경은 약 2nm이다.
하부 배선(10), 상부 배선(11), 스토퍼 배선막(26)의 재질은, 예를 들면, 고온 내열성이 뛰어나 저항율이 낮은 텅스텐(W)일 수 있다. 하부 배선(10), 상부 배선(11), 스토퍼 배선막(26)의 재질은 질화 텅스텐(WN), 탄화 텅스텐(WC), 티타늄(Ti), 질화 티탄(TiN) 등이어도 된다.
금속막(20, 22, 25)의 재질은, 예를 들면, 티타늄(Ti), 질화 티타늄(TiN), 백금(Pt) 등일 수 있다.
다이오드층(21)은, 예를 들면, 폴리 실리콘(poly-Si)을 주 성분으로 한 정류 소자이며, PIN형 다이오드, PN접합 다이오드, 쇼트키 장벽 다이오드, 제너 다이오드 등일 수 있다. 다이오드층(21)의 재질로는, 실리콘 외에, 게르마늄(Ge) 등의 반도체 재료, NiO, TiO, CuO, InZnO 등의 금속 산화물의 반도체 재료를 조합해도 된다.
금속막(20, 22)과 다이오드층(21) 간의 안정적인 오믹 컨택트를 확보하기 위해, 금속막(20, 22)의 성분과는 다른 성분으로 된 층을 금속막(20, 22)과 다이오드층(21) 간의 계면에 설치해도 된다. 이 층은 예를 들어 금속 실리사이드막이다. 금속 실리사이드막은 금속막(20, 22)과 다이오드층(21)에 어닐링 처리를 수행함으로써 형성된다.
리셋 동작에서 저항 변화막(24)을 효율적으로 가열하기 위해, 저항 변화막(24)의 근처에 히트 싱크층(도시하지 않음)을 설치해도 된다.
따라서, 불휘발성 기억 장치의 기억부(80M)는 크로스 포인트형의 ReRAM(Resistance Random Access Memory) 셀 어레이 구조를 갖는다.
기억부(80M)는, 도 1a에 도시한 ReRAM 셀 어레이 구조 외에, 도 2에 도시한 구조를 가져도 된다.
도 2는 불휘발성 기억 장치의 기억 셀부의 주요 개략도이다.
도 2에 도시한 ReRAM 기억 셀 어레이에서는, 워드선인 상부 배선(11)을 각 단마다 배치하는 것이 아니라, 상부 배선(11)을 공유하고 이 상부 배선(11)의 위아래에 기억 셀(80a)을 배치한다.
예를 들면, 도시하는 상부 배선(11)을 대칭축으로 하여, 상부 배선(11) 아래의 기억 셀(80a)과 상부 배선(11) 위의 기억 셀(80a)이 축대칭으로 배치된다.
기억 밀도를 증가시키는 것에 더하여, 이러한 구조에 의하면, 상부 배선(11)을 공유함으로써, 상부 배선(11)에의 인가 전압 지연의 억제, 기입 동작 및 소거 동작의 신속화, 소자 면적의 저감 등이 가능하다.
따라서, 본 실시예의 불휘발성 기억 장치는, X축 방향으로 연장되는 상부 배선(11), X축 방향에 평행하지 않은 Y축 방향으로 연장되는 하부 배선(10), 상부 배선(11)과 하부 배선(10)의 교차 위치에 각각 배치된 기억 셀들(80a)을 포함한다. 기억 셀(80a)은 기억층과 이 기억층에 접하는 CNT를 함유하는 층(CNT-함유층(23))을 포함하는 복수의 적층막으로 이루어진다.
CNT-함유층은, 복수의 CNT(23c)가 절연막(23a)에 분산된 층이다. 복수의 카본 나노 튜브(23c) 중 적어도 하나의 카본 나노 튜브(23c)의 일단은 기억층과 접하고, 타단은 하부 배선(10)에 전기적으로 접속된다.
기억 셀(80a)의 동작에 대해 설명한다.
도 3a 내지 도 3d는 기억 셀의 동작을 도시하는 주요 도이다.
도 3a에는 기억 셀(80a)의 초기 상태가 도시되어 있다. 예를 들면, 상술한 하부 배선(10)과 상부 배선(11) 사이에 설치된, 금속막(22), CNT-함유층(23), 저항 변화막(24), 금속막(25)의 순서의 적층막이 표시되어 있다. 따라서, 하부 배선(10)과 상부 배선(11) 사이에 전압을 인가하면, 하부 배선(10)의 전위는 금속막(22)을 통해 CNT-함유층(23)에 전도되고, 상부 배선(11)의 전위는 금속막(25)을 통해 저항 변화막(24)에 전도된다. CNT-함유층(23)의 CNT들(23c) 중 적어도 하나는 저항 변화막(24) 및 금속막(22)과 접한다. 따라서, 저항 변화막(24)과 금속막(22)이 CNT(23c)와 연속으로 접한다. 즉, 저항 변화막(24)과 금속막(22)은 복수의 CNT(23c) 중 적어도 하나를 통해 서로 전기적으로 접속되어 있다.
도 3a 내지 도 3c에서는, 일례로, CNT(23c)의 일단이 저항 변화막(24)과 접하는 위치를 "부분 A"라고 하고, CNT(23c)의 일단이 금속막(22)과 접촉하는 위치를 "부분 B"라 한다.
다음으로, 금속막(22)과 금속막(25) 사이에 포밍(forming)을 수행하기 위한 전압을 인가한다. 따라서, CNT(23c)와 저항 변화막(24)이 접하는 부분 A를 기점으로, 저항 변화막(24) 내에 저저항 상태의 필라멘트(24f)가 형성한다.
이 상태가 도 3b에 도시되어 있다.
예를 들면, 도 3b에서는 복수의 부분 A가 있는 경우를 도시하며, 각 부분 A로부터 저항 변화막(24)에서 수직 방향으로 필라멘트(24f)가 연장되는 형태를 도시하고 있다. 저저항 상태의 필라멘트(24f)가 저항 변화막(24) 내에 형성되며, 이는 기억 셀(80a)에, 예를 들면, 정보 "1"이 기입된다는 것을 의미한다.
다음으로, 기억 셀(80a)에 대해 리셋 동작을 실시한다. 도 3b에 도시한 바와 같이, 리셋 동작 전의 부분 A에서의 필라멘트(24f)는, 부분 A 이외의 저항 변화막(24)보다 저저항 상태에 있다. 따라서, 각 필라멘트(24f)에 우선적으로 전류가 흐른다. 이 리셋 동작에 의해, 부분 A에서의 필라멘트(24f)는 저저항 상태로부터 고저항 상태 "0"으로 변화한다. 즉, 기억 셀(80a) 내의 정보 "1"은 정보 "0"으로 되며, 이는 기억 셀(80a)로부터 정보가 소거된다는 것을 의미한다.
이 상태가 도 3c에 도시되어 있다.
다음으로, 기억 셀(80a)에 대해 세트 동작을 수행하면, 각 부분 A에서의 필라멘트(24f)는 우선적으로 고저항 상태 "0"으로부터 저저항 상태 "1"로 변화한다.
세트 동작 전에, 부분 A에의 필라멘트(24f)는 도 3c에 도시한 바와 같이 고저항 상태 "0"에 있다.
필라멘트(24f)의 저항이 부분 A 이외의 저항 변화막(24)의 저항보다 작은 경우에, 필라멘트(24f)의 저항은 부분 A 이외의 저항 변화막(24)의 저항보다 상대적으로 작다. 이 때문에, 세트 동작에 의해, 각 부분 A에서의 필라멘트(24f)에 우선적으로 전류가 흐른다.
한편, 세트 동작 전의 필라멘트(24f)의 저항이 초기 고저항 상태보다 높아지더라도, 각 부분 A에서의 필라멘트(24f)에 우선적으로 전류가 흐른다. 그 이유는, CNT(23c)와 필라멘트(24f)가 직접 접하고 있으므로, 필라멘트(24f) 부분에서의 전계가 부분 A 이외의 저항 변화막(24)의 전계보다 강해지기 때문이다. 여기서, 세트 동작 후 상태는 도 3b에 도시한 바와 같다.
따라서, 각 부분 A에서의 필라멘트(24f)가 세트 동작에 의해 우선적으로 고저항 상태 "0"으로부터 저저항 상태 "1"에로 변화한다. 또한, 각 부분 A에서의 필라멘트(24f)가 리셋 동작에 의해 우선적으로 저저항 상태 "1"으로부터 고저항 상태 "0"으로 변화한다. 환언하면, 기억 셀(80a)에서는, 부분 A에서의 필라멘트(24f)가 기억 스위칭(정보의 기입/소거)에 우선적으로 기여한다.
이러한 기억 셀(80a)에 의하면, 그 소비 전력은 금속막(22)이 저항 변화막(24)과 직접 접하는 경우보다 낮다.
예를 들면, 유니폴라 동작의 평가에서는 이하와 같은 결과를 얻는다.
평가용 시료로서, 본 실시예와 따른 평가용 시료 a와 비교예에 따른 평가용 시료 b를 제작하였다.
평가용 시료 a는 금속막(22), CNT-함유층(23), 저항 변화막(24), 금속막(25)의 순서로 적층막이 구성된 도 3a에 도시한 구조를 갖는다. 대조적으로, 평가용 시료 b는, CNT-함유층(23) 없이 금속막(22), 저항 변화막(24), 금속막(25)의 순서로 적층막이 구성된 도 3d에 도시한 구조를 갖는다. 여기서, 금속막(22, 25)의 재질은 질화 티타늄(TiN)이다. 금속막(22, 25)의 두께는 50nm이다. 저항 변화막(24)의 재질은 망간 산화물을 주성분으로 하고 있다. 기억 셀(80a)의 직경(폭)은 약 50μmφ이다.
여기서, 하부 전극인 금속막(22)을 접지하고 상부 전극인 금속막(25)에 양의 전압을 인가함으로써, 전술한 스위칭 동작을 평가용 시료 a, b에 대하여 수행하였다. 그, 결과, 평가용 시료 a의 리셋 전류는 평가용 시료 b의 리셋 전류의 약 1/10이었다.
리셋 전류가 감소되는 이유는, CNT-함유층(23)이 금속막(22)과 저항 변화막(24) 사이에 개재되어 저항 변화막(24)의 유효 면적을 감소시키기 때문이라고 파악된다. 예를 들면, 그 유효 면적은 1/3 이하로 저감된다.
즉, 평가용 시료 a에서는, 저항 변화막(24)과 접한 CNT(23c)를 통해 저항 변화막(24)과 금속막(22)이 연속된다. 따라서, 평가용 시료 a에서는, CNT(23c)가 접하는 부분 A를 기점으로, 저항 변화막(24) 내에 필라멘트(24f)가 선택적으로 형성된다. 여기서, CNT(23c)의 직경은 SWNT의 경우 약 2nm이다. 따라서, 평가용 시료 a에서는, CNT(23c)의 직경에 대응하는 극세의 필라멘트(24f)가 저항 변화막(24) 내에 형성된다.
대조적으로, 평가용 시료 b에서는, 저항 변화막(24)의 전체 주면과 금속막(22)의 전체 주면이 접하고 있다. 따라서, 평가용 시료 b에서는, 저항 변화막(24)과 금속막(22) 간의 접지 면적이 평가용 시료 a보다 압도적으로 크다. 이러한 상태에서는, 저항 변화막(24) 내에 극세의 필라멘를 선택적으로 형성하기 어렵다. 또한, 평가용 시료 b에서는, 필라멘트의 개수가 평가용 시료 a보다 클 수 있다.
따라서, 본 실시예에 따른 평가용 시료 a에서는, 필라멘트(24f)의 폭 또는 필라멘트(24f)의 개수를, 비교예에 따른 평가용 시료 b에 비해, 저감시킬 수 있다.
또한, 본 실시예에 따른 평가용 시료 a의 리셋 전류는, 비교예에 따른 평가용 시료 b의 리셋 전류의 약 1/10로 저감되므로, 다이오드층(21)에 흐르는 순방향 전류보다 작아진다. 이것에 의해, 고성능의 다이오드층을 기억 셀(80a) 내에 포함시킬 필요가 없어진다. 그 결과, 불휘발성 메모리의 프로세스 마진이 향상된다. 또한, 불휘발성 메모리의 비용이 저감된다.
기억 셀(80a)의 제조 방법에 대해 설명한다.　
도 4a 내지 도 8은 기억 셀의 제조 공정을 도시한다.
먼저, 도 4a에 도시한 바와 같이, 실리콘(Si), 갈륨 비소(GaAs) 등을 주성분으로 하는 반도체 기판(도시하지 않음)의 상층에 평면형(전면적)의 하부 배선층(10A)을 형성한다. 후속하여, 하부 배선층(10A) 상에, 금속막(20), 다이오드층(21), 금속막(22)의 순서로 적층막을 형성한다. 하부 배선층(10A), 금속막(20), 다이오드층(21), 금속막(22)은 예를 들면 스퍼터링법 또는 CVD법에 의해 형성된다.
다음으로, 단층의 CNT(23c)가 분산된 용액을 금속막(22) 상에 도포한다. 용매로는, 유기 용제(예를 들면, 에탄올(C2H5OH))가 가능하다. 따라서, 금속막(22) 상에, CNT(23c) 및 유기 용제를 포함한 도포막(23M)이 형성된다. 이때, 도포막(23M)과 금속막(22) 간의 계면에는, CNT들(23c) 중 임의의 하나의 일단이 금속막(22)과 접하는 부분 B가 발생한다.
다음으로, 도 4b에 도시한 바와 같이, 도포막(23M)을 가열하여 유기 용제를 증발(기화)시킨다. 따라서, 도포막(23M)으로부터 유기 용제가 제거되고, 금속막(22) 상에 복수의 CNT(23c)만이 분산된 층(23ca)이 형성된다. 각 CNT(23c)는 금속막(22) 위에서 소정의 간격으로 서로 분리되어 있다.
다음으로, 도 5a에 도시한 바와 같이, 플라즈마 CVD를 이용하여 CNT들(23c)에 절연막(23a)을 매립하여 CNT-함유층(23)을 형성한다. 절연막(23a)은 CNT들(23c)이 절연막(23a)에 의해 피복되는 정도로 형성된다.
다음으로, 도 5b에 도시한 바와 같이, 저온 하에서, 절연막(23a)의 상면측을 희불화수소산 용액 또는 불화수소산 증기에 노출시켜 에치백(etch-back)한다. 이 에치백에 의해, 절연막(23a)의 표면으로부터 적어도 하나의 CNT(23c)의 타단이 표출된다.
다음으로, 도 6a에 도시한 바와 같이, CNT-함유층(23) 상에 저항 변화막(24)을 형성한다. 따라서, 부분 A에서 저항 변화막(24)과 접하며 부분 B에서 금속막(22)과 접하는 복수의 CNT(23c)가 형성된다.
다음으로, 저항 변화막(24) 상에, 금속막(25), 스토퍼 배선막(26)의 순서로 적층막을 형성한다. 저항 변화막(24), 금속막(25), 스토퍼 배선막(26)은, 예를 들면, 스퍼터링법 또는 CVD법에 의해 형성된다.
이 단계까지 형성된 적층 구조(81)가 도 6b에 개략적인 사시도로서 도시되어 있다.
다음으로, 도 6b에 도시한 적층 구조(81)에 대하여 선택적 에칭 처리(도시하지 않음)를 수행한다. 또한, 에칭된 부분에 절연막(소자 분리층)을 매립하여 도 7a에 도시한 바와 같이 적층 구조(81) 내에 소자 분리층(40)을 형성한다. 소자 분리층(40)은 Y축 방향으로 연장된다. 이때, 적층 구조(81)의 최하층에는 Y축 방향으로 연장되는 하부 배선(10)이 형성된다.
다음으로, 도 7b에 도시한 바와 같이, 적층 구조(81) 상에, 평면형(전면적)의 상부 배선층(11A)을 형성한다. 상부 배선층(11A)은, 예를 들면, 스퍼터링법 또는 CVD법에 의해 형성된다. 후속하여, 상부 배선층(11A) 상에 마스크 부재(산화막)(90)를 패터닝한다.
이 마스크 부재(90)의 일부들 사이에는 X축 방향으로 연장되는 홈부(groove portion; 90tr)가 형성되어 있다. 즉, 홈부(90tr)의 연장 방향은 일반적으로 하부 배선(10)의 연장 방향에 대하여 수직이다. 상부 배선층(11A)은 홈부(90tr)의 바닥에서 표출된다.
후속하여, 홈부(90tr) 아래에 위치하는 적층 구조(81)를 에칭에 의해 선택적으로 제거한다. 예를 들면, 홈부(90tr)로부터 표출되는 부분을 상부 배선층(11A)부터 금속막(20)까지 에칭에 의해 제거한다. 이것에 의해, 점선(91)으로 보이는 적층 구조(81)의 일부가 제거된다. 후속하여, 이렇게 제거된 부분에 소자 분리층(40)을 매립한다. 마스크 부재(90)는 CMP에 의해 제거된다.
이러한 제조 공정에 의해, 도 8에 도시한 제1 실시예의 기억부(80M)가 형성된다. 도시한 바와 같이, 하부 배선(10)과 상부 배선(11)의 교차 위치에 기억 셀(80a)이 배치된다. 도 8에 도시한 기억 셀(80a)은 도 1에 도시한 기억 셀(80a)에 대응한다.
여기서, 도 9에 도시한 비교예(100)와 같이, 저항 변화막(24)의 바로 아래에 금속막(22) 자체를 극세로 한 금속층(22a)을 제공함으로써 저항 변화막(24)에 극세의 필라멘트를 형성하는 것을 고려할 수 있다. 이러한 비교예(100)에 의하면, 금속층(22a) 자체가 극세이므로, 금속층(22a)의 폭(얇음)에 대응하는 극세의 필라멘트를 저항 변화막(24) 내에 형성하는 것을 고려할 수 있다.
그러나, 통상의 웨이퍼 프로세스(성막 기술 및 포토리소그래피 기술 등)에 의해 금속층(22a)의 폭을 나노 수준에 근사시키는 것은 어렵다. 특히, 금속층(22a)의 폭이 미세해지면, 그 폭의 제어가 곤란하게 된다. 또한, 금속층(22a)의 폭이 미세해지면, 각 기억 셀의 금속층(22a)의 폭에 격차가 생긴다. 게다가, 웨이퍼 프로세스 중에 극세의 금속층(22a)을 형성하면, 금속층(22a) 자체의 기계적 강도가 약해지고, 금속층(22a) 자체가 파손될 수 있다. 이는 비교예(100)에서 기억 셀을 안정적으로 구동시키는 것을 어렵게 한다.
대조적으로, 본 실시예에서는, 간편한 방법으로 금속막(22), CNT-함유층(23), 저항 변화막(24), 금속막(25)의 적층 구조를 형성한다. 따라서, 소비 전력이 낮고 생산성이 높은 기억 셀(80a)을 형성한다.
복수의 CNT(23c)는 도전율 및 내열성이 높기 때문에, 금속층(22a)에 동일한 전류값을 갖는 전류를 인가하는 경우에 비해, 발열로 인해 저항 변화막(24)과 정류 소자(다이오드층(21))에 가해지는 손상이 저감된다.
실제로, 절연막(23a)에 분산된 CNT들(23c)은 서로 접할 수 있다. 따라서, 금속막(22)과 저항 변화막(24) 간의 전류 경로는 부분 A(도 3a 내지 도 3c 참조)에서 저항 변화막(24)과 접하는 CNT(23c) 및 이 CNT(23c)에 접하는 다른 CNT를 통해 형성될 수 있다.
그러나, 이 경우에도, 정확히 부분 A에서 CNT(23c)가 저항 변화막(24)과 접한다는 사실에는 변함이 없다. 따라서, 소비 전력이 크게 저감된다. 이는 후술 하는 실시예에도 적용된다.
다음으로, 제1 실시예를 변형한 예에 대하여 설명한다. 이하의 도에서는, 제1 실시예와 동일한 부재에는 동일한 부호를 붙이고, 그 상세한 설명은 필요에 따라 생략한다.
제2 실시예
제2 실시예를 설명한다.
도 10a 내지 도 10c는 불휘발성 기억 장치의 기억 셀부의 주요 개략도이다. 도 10a 내지 도 10c에서는, 기억 셀(80b)의 주요부 구조 외에, 기억 셀(80b)의 동작도 설명한다. 도 10a에는 기억 셀(80b)의 초기 상태가 도시되어 있다.
도 10a에 도시한 바와 같이, 기억 셀(80b)은 금속막(22), CNT-함유층(23), 저항 변화막(24), 금속막(25)을 포함한다. CNT-함유층(23)은 저항 변화막(24)과의 사이에 갭(틈)(27)을 포함한다. 금속막(22), CNT-함유층(23), 저항 변화막(24), 금속막(25)으로 된 적층 구조는 상술한 하부 배선(10)과 상부 배선(11)의 교차 위치에 배치된다.
여기서, CNT-함유층(23)은 갭(27) 내로 연장되고 저항 변화막(24)과 접하는 도전성 CNT들(23c)을 포함하므로, 저항 변화막(24)의 전극으로서 기능한다. 갭(27)은 두께가 50nm 이하의 공간이다. 기억 셀(80b)은, 금속막(22), CNT-함유층(23), 저항 변화막(24), 금속막(25)으로 된 적층 구조 외에는 기억 셀(80a)과 동일하다.
기억 셀(80b)의 동작에 대해 설명한다.　
금속막(22)과 금속막(25) 사이에 포밍을 행하기 위한 전압을 인가한다. 이 때, 정전력 혹은 반데르발스력(van der Waals force)에 의해, CNT들(23c)의 첨단이 저항 변화막(24) 측으로 향하고, CNT들(23c) 중 적어도 하나가 저항 변화막(24)과 접한다. 이러한 접촉부를 부분 A라 한다.
이 상태를 도 10b에 도시한다.
CNT(23c)가 저항 변화막(24)과 접하는 순간에, 하부 배선(10)과 상부 배선(11)이 도통한다. 따라서, 저항 변화막(24)은 외관상 고저항 상태로부터 저저항 상태로 변화한다. 또한, 일단 CNT들(23c)의 첨단이 저항 변화막(24)과 접하면, 반데르발스력에 의해 CNT들(23c)의 첨단과 저항 변화막(24)이 접촉 상태를 유지한다.
후속하여, 금속막(22)과 금속막(25) 사이에 전압이 인가되면, CNT(23c)가 저항 변화막(24)과 접하고 있는 부분 A를 기점으로, 저항 변화막(24) 내에 저저항 상태의 필라멘트(24f)가 형성된다. 예를 들면, 도 10b에 도시한 바와 같이, 부분 A로부터 저항 변화막(24) 내에 수직 방향으로 연장되는 필라멘트(24f)가 형성된다.
도 10b는 부분 A가 하나 있는 경우를 도시하며, 이 부분 A로부터 저항 변화막(24) 내에 수직 방향으로 필라멘트(24f)가 연장되는 구성을 도시하고 있다. 저저항 상태의 필라멘트(24f)가 저항 변화막(24) 내에 형성되므로, 이는 예를 들어 기억 셀(80b)에 정보 "1"이 기입된다는 것을 의미한다.
접촉 상태의 CNT(23c)를 제외한 CNT들(23c)은 저항 변화막(24)과 접하기 어렵다. 그 이유는, 예를 들면, 부분 A에 대해 일단 필라멘트(24f)와 저항 변화막(24)이 선택적으로 접하게 되면 부분 A 이외의 전계의 강도는 부분 A에서보다 약해지지기 때문이다.
다음으로, 기억 셀(80b)에 대해 리셋 동작을 실시한다. 도 10b에 도시한 바와 같이, 리셋 동작 전의 부분 A에서의 필라멘트(24f)는 부분 A 이외의 저항 변화막(24)보다 저저항 상태에 있다. 따라서, 각 필라멘트(24f)에 우선적으로 전류가 흐른다. 이러한 리셋 동작에 의해, 부분 A에서의 필라멘트(24f)는 저저항 상태로부터 고저항 상태 "0"으로 변화한다. 즉, 기억 셀(80b) 내의 정보 "1"은 정보 "0"으로 되고, 이는 기억 셀(80b)로부터 정보가 소거된 것을 의미한다.
이 상태를 도 10c에 도시한다.
후속하여, 기억 셀(80b)에 대해 세트 동작을 실시하면, 각 부분 A에서의 필라멘트(24f)는 우선적으로 고저항 상태 "0"으로부터 저저항 상태 "1"로 변화한다.
세트 동작 전에, 부분 A에서의 필라멘트(24f)는 도 10c에 도시한 바와 같이 고저항 상태 "0"에 있다.
필라멘트(24f)의 저항이 부분 A 이외의 저항 변화막(24)의 저항보다 작은 경우에, 필라멘트(24f)의 저항은 부분 A 이외의 저항 변화막(24)보다 상대적으로 작다. 따라서, 세트 동작에 의해, 각 부분 A에서의 필라멘트(24f)에 우선적으로 전류가 흐른다.
한편, 세트 동작 전의 필라멘트(24f)의 저항이 초기의 고저항 상태보다 높아지더라도, 각 부분 A에서의 필라멘트(24f)에 우선적으로 전류가 흐른다. 그 이유는, CNT(23c)와 필라멘트(24f)가 직접 접하고 있으므로, 필라멘트(24f)의 전계가 부분 A 이외의 저항 변화막(24)의 전계보다 높기 때문이다. 세트 동작 후 상태는 도 10b에 도시한 바와 같다.　
따라서, 세트 동작에 의해, 각 부분 A에서의 필라멘트(24f)가 우선적으로 고저항 상태 "0"으로부터 저저항 상태 "1"로 변화한다. 또한, 리셋 동작에 의해, 각 부분 A에서의 필라멘트(24f)가 우선적으로 저저항 상태 "1"로부터 고저항 상태 "0"으로 변화한다. 기억 셀(80b)에서는, 부분 A에서의 필라멘트(24f)가 기억 스위칭(정보의 기입/소거)에 우선적으로 기여한다.
이러한 기억 셀(80b)에서, 그 소비 전력은 저항 변화막(24)과 금속막(22)을 직접 접촉시킨 경우에 비해 저감된다. 특히, 기억 셀(80b)에서는, 포밍 동작에 의해, 적어도 하나의 CNT(23c)의 첨단이 저항 변화막(24) 측으로 향하여, 저항 변화막(24)과 접하게 된다. 따라서, 기억 셀(80b)의 부분 A의 개수는 기억 셀(80a)의 부분 A의 개수보다 적게 된다. 따라서, 기억 셀(80b)에 대해서는, 기억 셀(80a)에서보다 저항 변화막(24)의 실질적인 면적이 보다 작아진다. 따라서, 기억 셀(80b)에 대한 세트 전류 및 리셋 전류는 기억 셀(80a)에 대한 세트 전류 및 리셋 전류보다 낮다.
기억 셀(80b)에 대한 세트 전류 또는 리셋 전류를 최소화하기 위한 바람직한 구조에서는, 부분 A가 하나만 존재하고, 하나의 CNT(23c)만이 저항 변화막(24)과 접한다.
기억 셀(80b)의 제조 방법을 설명한다.
도 11a 내지 도 14는 기억 셀의 제조 공정을 설명하는 도이다.
제2 실시예의 제조 공정에서는, 상술한 도 4a 내지 도 5b의 제조 공정까지는 동일하다. 따라서, 제2 실시예에서는 그 다음 제조 공정부터 설명한다. 제2 실시예에서는, 도 5b에 도시한 에치백 공정에 의해 절연막(23a)의 상면측을 제1 실시예보다 깊게 제거한다. 예를 들면, 에치백의 깊이를 15nm 이하로 한다. 이러한 에치백에 의해, 절연막(23a)의 상면측에서는 적어도 하나의 CNT(23c)의 일단이 표출된다.
다음으로, 도 11a에 도시한 바와 같이, 레지스트와 같은 유기 피막(28)을 도포법에 의해 CNT-함유층(23) 상에 형성한다. 유기 피막(28)의 두께는 50nm 이하이다. 이때, CNT-함유층(23)의 표면으로부터 표출되는 CNT들(23c)은 유기 피막(28) 내에 매립된다.
후속하여, 유기 피막(28) 상에 저항 변화막(24)을 스퍼터링법 또는 CVD법으로 형성한다.
후속하여, 저항 변화막(24) 상에 금속막(25), 스토퍼 배선막(26)의 순서로 적층막을 형성한다. 저항 변화막(24), 금속막(25), 스토퍼 배선막(26)은 예를 들면 스퍼터링법 또는 CVD법에 의해 형성된다.
이 단계까지 형성된 적층 구조(82)가 도 11b에 개략적인 사시도로서 도시되어 있다.
다음으로, 도 11b에 도시한 적층 구조(82)에 선택적 에칭 처리(도시하지 않음)를 수행한다. 또한, 에칭된 부분에 절연막(소자 분리층)을 매립하여 도 12a에 도시한 바와 같이 적층 구조(82) 내에 소자 분리층(40)을 형성한다. 소자 분리층(40)은 Y축 방향으로 연장된다. 이때, 적층 구조(82)의 최하층에는 Y축 방향으로 연장되는 하부 배선(10)이 형성된다.
다음으로, 도 12b에 도시한 바와 같이, 적층 구조(82) 상에 평면형(전면적)의 상부 배선층(11A)을 형성한다. 상부 배선층(11A)은, 예를 들면, 스퍼터링법 또는 CVD법에 의해 형성된다. 후속하여, 상부 배선층(11A) 상에 마스크 부재(90)를 패터닝한다.
이 마스크 부재(90)의 부분들 사이에는 X축 방향으로 연장되는 홈부(90tr)가 형성된다. 홈부(90tr)의 바닥에서는 상부 배선층(11A)가 표출된다.
후속하여, 홈부(90tr) 아래에 위치하는 적층 구조(82)를 에칭에 의해 선택적으로 제거한다. 예를 들면, 홈부(90tr)로부터 표출되는 부분을 상부 배선층(11A)부터 금속막(20)까지 에칭에 의해 제거한다. 이 상태를 도 13a에 도시한다.
따라서, 상술한 점선(91)으로 표시된 부분이 에칭되고, 적층 구조(82) 내에 트렌치(40tr)가 형성된다. 트렌치(40tr)는 X축 방향으로 연장된다. 즉, 트렌치(40tr)의 연장 방향은 일반적으로 하부 배선(10)의 연장 방향과 수직 관계에 있다.
후속하여, 트렌치(40tr)의 내부를 활성화된 산소(O2) 플라즈마 또는 아세톤, 알코올 등의 유기 용제에 노출시켜, 유기 피막(28)을 선택적으로 제거한다. 따라서, 유기 피막(28)에 의해 점유된 부분이 갭(27)으로 된다. 이 상태를 도 13b에 도시한다.
후속하여, 이렇게 제거된 부분에 소자 분리층(40)을 매립한다. 마스크 부재(90)는 CMP에 의해 제거된다.　
이러한 제조 공정에 의해, 도 14에 도시한 기억부(80M)가 형성된다. 도시한 바와 같이, 하부 배선(10)과 상부 배선(11)의 교차 위치에 기억 셀(80b)이 배치된다.
기억 셀(80b)에서는, 포밍 때 CNT(23c)의 움직임의 자유도를 향상시키려면, 절연막(23a)을 고 유전 재료보다 밀도가 낮은 저 유전 재료로 형성하는 것이 바람직하다.　
따라서, 제2 실시예의 CNT-함유층(23)은 CNT(23c), 절연막(23a), 갭(27)을 포함한다. 복수의 CNT(23c) 중 적어도 하나의 CNT(23c)는 절연막(23a)으로부터 갭(27) 내로 연장된다. 갭(27) 내로 연장되는 CNT(23c)의 일단은 기억층과 접하고, CNT(23c)의 타단은 하부 배선(10)에 전기적으로 접속된다. 또한, 간편한 방법에 의해, 금속막(22), CNT-함유층(23), 저항 변화막(24), 금속막(25)의 적층 구조를 형성한다. 따라서, 소비 전력이 낮고 생산성이 높은 기억 셀(80b)을 형성한다.
구체적인 예들을 참조하여 본 실시예들을 설명했다. 그러나, 본 실시예들은 이러한 예들로 한정되지 않는다. 예를 들어, 전술한 예들의 구성요소들 및 이들의 레이아웃, 재료, 조건, 형상, 크기 등은 예시한 것으로 한정되지 않으며, 적절히 변경될 수 있다.
본 실시예들의 불휘발성 기억 장치는 두 배선의 교차 위치에 기억 셀이 접속되는 이른바 크로스 포인트형으로 한정되지 않는다. 또한, 예를 들면, 복수의 기억 셀 각각에 대해 프로브를 접촉시켜 기입이나 판독을 수행하는 이른바 프로브 메모리형이나, 트랜지스터 등의 스위칭 소자에 의해 기억 셀을 선택해 기입이나 판독을 수행하는 유형의 메모리도 본 실시예들의 범위에 포함된다.
전술한 각 실시예가 갖추는 각 요소는, 기술적으로 가능한 한에 두어 복합시킬 수 있고 이것들을 조합한 것도 본 실시예의 특징을 포함하는 한 본 실시예의 범위에 포함된다.
예를 들어, 본 실시예들은 MRAM(Magnetoresistive Random Access Memory)의의 크로스 포인트 형성에도 적용가능하다. 또한, 필요에 따라 다이오드층(21)을 기억 셀(80a, 80b)로부터 제거한 형태도 본 실시예들에 포함된다. 또한, 필요에 따라 금속막(20, 22, 25)과 스토퍼 배선막(26)을 기억 셀(80a, 80b)로부터 제거한 형태도 본 실시예에 포함된다.
소정의 실시예들을 설명하였지만, 이러한 실시예들은 단지 예일 뿐이며 본 발명의 범위를 한정하려는 것은 아니다. 실제로, 본 명세서에서 설명한 신규한 장치 및 방법은 다양한 다른 형태로 구체화되어도 된다. 또한, 본 발명의 사상으로부터 벗어나지 않고 본 명세서에서 설명한 장치 및 방법의 형태에 있어서 다양한 생략, 대체 및 변경을 행해도 된다. 첨부되는 청구범위 및 그 등가물은 이러한 형태나 변경을 본 발명의 사상과 범위 내에 있도록 포함하려는 것이다.
10:　하부 배선　
11:　상부 배선　
20, 22, 25: 금속막　
21:　다이오드층　
23:　CNT-함유층　
23a:　절연막　
23c:　CNT(카본 나노 튜브)　
24:　저항 변화막　
24f:　필라멘트　
26:　스토퍼 배선막

Claims (18)

  1. 제1 배선과 제2 배선에 접속된 기억 셀을 포함하고,
    상기 기억 셀은 복수의 층을 포함하고,
    상기 복수의 층은
    기억층과,
    상기 기억층과 접하며 복수의 카본 나노튜브를 함유하는 카본 나노튜브 함유층을 포함하고,
    상기 카본 나노튜브 함유층은 상기 기억층과의 사이에 배치된 갭(gap)을 포함하는, 불휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 카본 나노튜브 중 적어도 하나의 카본 나노튜브의 일단은 상기 기억층과 접하는, 불휘발성 기억 장치.
  3. 제1항에 있어서,
    상기 제1 배선은 상기 복수의 카본 나노튜브 중 적어도 하나의 카본 나노튜브를 통해 상기 기억층에 전기적으로 접속된, 불휘발성 기억 장치.
  4. 제1항에 있어서,
    상기 복수의 카본 나노튜브 중 적어도 하나는 단일벽(single-wall) 나노튜브인, 불휘발성 기억 장치.
  5. 제1항에 있어서,
    상기 복수의 카본 나노튜브 중 적어도 하나는 다중벽(multi-wall) 나노튜브인, 불휘발성 기억 장치.
  6. 제1항에 있어서,
    상기 복수의 카본 나노튜브는 절연막에 분산된, 불휘발성 기억 장치.
  7. 제6항에 있어서,
    상기 절연막은 산화 규소(SiO2), 알루미나(Al2O3), 탄화 산화 규소(SiOC) 및 산화 마그네슘(MgO) 중 하나로 형성된, 불휘발성 기억 장치.
  8. 제6항에 있어서,
    상기 절연막은 유기 절연막으로 형성된, 불휘발성 기억 장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 복수의 카본 나노튜브 중 적어도 하나의 카본 나노튜브는 상기 갭 내로 연장되며, 상기 기억층과 접하는 일단을 갖는, 불휘발성 기억 장치.
  11. 제1항에 있어서,
    상기 제1 배선은 제1 방향으로 연장되고, 상기 제2 배선은 상기 제1 방향과 평행하지 않은 제2 방향으로 연장되고, 상기 제1 배선은 상기 제2 배선과 교차하는, 불휘발성 기억 장치.
  12. 제1 배선과 제2 배선에 접속된 기억 셀을 포함하는 불휘발성 기억 장치를 제조하는 방법으로서,
    상기 제1 배선 위에, 복수의 카본 나노튜브를 함유하는 카본 나노튜브 함유층을 형성하는 단계와,
    상기 복수의 카본 나노튜브 중 적어도 하나의 카본 나노튜브의 일단을 상기 카본 나노튜브 함유층의 표면 상에 표출시키는 단계와,
    상기 카본 나노튜브 함유층 상에 기억층을 형성하는 단계
    를 포함하고,
    상기 기억층에 인접하는 갭이 상기 카본 나노튜브 함유층에 형성되는, 불휘발성 기억 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 배선 위에 상기 카본 나노튜브 함유층을 형성하기 전에, 상기 복수의 카본 나노튜브가 분산된 유기 용제를 상기 제1 배선 위에 도포하는, 불휘발성 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 유기 용제가 제거된 후 상기 복수의 카본 나노튜브에 절연막이 매립되는, 불휘발성 기억 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 복수의 카본 나노튜브 중 상기 적어도 하나의 카본 나노튜브의 상기 일단은 상기 절연막의 상면측을 에치백(etch back)함으로써 상기 카본 나노튜브 함유층의 상기 표면 상에 표출되는, 불휘발성 기억 장치의 제조 방법.
  16. 삭제
  17. 제12항에 있어서,
    상기 갭이 형성되기 전에, 상기 복수의 카본 나노튜브 중 상기 적어도 하나의 카본 나노튜브의 상기 일단을 상기 카본 나노튜브 함유층의 상기 표면 상에 표출시켜, 상기 표면 상에 유기 피막(coating)을 형성하는, 불휘발성 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 유기 피막 상에 상기 기억층을 형성한 후 상기 유기 피막을 제거함으로써 상기 기억층에 인접하는 상기 갭이 상기 카본 나노튜브 함유층에 형성되는, 불휘발성 기억 장치의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
JP2012019191A (ja) 2010-06-10 2012-01-26 Toshiba Corp 不揮発性記憶装置の製造方法
JP5555136B2 (ja) * 2010-11-02 2014-07-23 株式会社東芝 記憶装置及びその製造方法
JP5606478B2 (ja) 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
US8558209B1 (en) 2012-05-04 2013-10-15 Micron Technology, Inc. Memory cells having-multi-portion data storage region
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
FR3011067B1 (fr) * 2013-09-23 2016-06-24 Commissariat Energie Atomique Appareil comportant un composant fonctionnel susceptible d'etre en surcharge thermique lors de son fonctionnement et un systeme de refroidissement du composant
US20150171321A1 (en) 2013-12-13 2015-06-18 Micron Technology, Inc. Methods of forming metal on inhomogeneous surfaces and structures incorporating metal on inhomogeneous surfaces
US10256271B1 (en) * 2017-11-30 2019-04-09 International Business Machines Corporation Phase change memory array with integrated polycrystalline diodes
US20190326403A1 (en) * 2018-04-18 2019-10-24 Intel Corporation Thin film diode based back-end temperature sensors
CN112086556B (zh) * 2019-06-13 2024-03-15 联华电子股份有限公司 存储器单元及其形成方法
KR20210111515A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102658214B1 (ko) * 2022-03-03 2024-04-17 연세대학교 산학협력단 3D Xpoint에서 셀 간의 열적 간섭 해소가 가능한 비휘발성 메모리 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3868934B2 (ja) 2003-08-01 2007-01-17 株式会社東芝 電極製造方法
US6955937B1 (en) * 2004-08-12 2005-10-18 Lsi Logic Corporation Carbon nanotube memory cell for integrated circuit structure with removable side spacers to permit access to memory cell and process for forming such memory cell
KR100657944B1 (ko) * 2005-01-12 2006-12-14 삼성전자주식회사 상전이 램 동작 방법
KR100719346B1 (ko) * 2005-04-19 2007-05-17 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
KR100645064B1 (ko) * 2005-05-23 2006-11-10 삼성전자주식회사 금속 산화물 저항 기억소자 및 그 제조방법
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
JP4475186B2 (ja) * 2005-06-30 2010-06-09 富士ゼロックス株式会社 情報記録媒体の製造方法
US7352607B2 (en) * 2005-07-26 2008-04-01 International Business Machines Corporation Non-volatile switching and memory devices using vertical nanotubes
KR100674144B1 (ko) * 2006-01-05 2007-01-29 한국과학기술원 탄소 나노 튜브를 이용한 상변화 메모리 및 이의 제조 방법
WO2007083362A1 (ja) * 2006-01-18 2007-07-26 Fujitsu Limited 抵抗記憶素子及びその製造方法
US7626190B2 (en) 2006-06-02 2009-12-01 Infineon Technologies Ag Memory device, in particular phase change random access memory device with transistor, and method for fabricating a memory device
US8030637B2 (en) * 2006-08-25 2011-10-04 Qimonda Ag Memory element using reversible switching between SP2 and SP3 hybridized carbon
JP5056096B2 (ja) 2007-03-22 2012-10-24 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
US7859036B2 (en) * 2007-04-05 2010-12-28 Micron Technology, Inc. Memory devices having electrodes comprising nanowires, systems including same and methods of forming same
JP5159270B2 (ja) * 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8558220B2 (en) * 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
KR20090083094A (ko) 2008-01-29 2009-08-03 삼성전자주식회사 나노입자를 이용한 저항성 메모리 및 그 제조 방법

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