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KR100719346B1 - 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 - Google Patents

저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 Download PDF

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KR100719346B1
KR100719346B1 KR1020050032470A KR20050032470A KR100719346B1 KR 100719346 B1 KR100719346 B1 KR 100719346B1 KR 1020050032470 A KR1020050032470 A KR 1020050032470A KR 20050032470 A KR20050032470 A KR 20050032470A KR 100719346 B1 KR100719346 B1 KR 100719346B1
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KR
South Korea
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switchable
film
electrode
memory element
element pattern
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조병옥
이문숙
야스에 다카히로
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삼성전자주식회사
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Abstract

본 발명은 광화학선 조사에 의해 패터닝되며 구별가능한 저항 상태들 사이에서 가역적으로 스위칭 가능한 사진현상형 스위칭가능 물질을 메모리 요소로 사용하는 저항 메모리 셀 및 그 형성 방법을 제공한다. 본 발명의 사진현상형 스위칭가능 물질은 광화학선 조사에 의해 직접적으로 패터닝되기 때문에, 단순한 공정을 통해서 저항 메모리 셀이 제조될 수 있다.
저항 메모리 셀, 고분자 메모리, 나노입자

Description

저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리 배열{RESISTIVE MEMORY CELL, METHOD FOR FORMING THE SAME AND RESISTIVE MEMORY ARRAY USING THE SAME}
도 1은 종래 기술에 따른 유기 메모리 셀 배열을 도시하는 사시도;
도 2a 내지 도 2e는 본 발명의 하나의 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기 위한 기판의 일부 단면도;
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기 위한 기판 일부에 대한 단면도;
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기 위한 기판 일부에 대한 단면도;
도 5는 본 발명의 또 다른 실시예에 따른 다층 저항 메모리 배열의 일부를 도시하는 기판의 단면도;
도 6a 내지 도 6b는 본 발명의 또 다른 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기 위한 기판 일부의 단면도;
도 7은 본 발명에 따른 다층 교점 메모리 배열의 일부를 도시하는 기판의 단면도;
도 8은 도 2a 내지 도 2d 및 도 3a 내지 도 3b를 참조하여 설명을 한 메모리 셀 형성 방법 및 그에 따른 메모리 셀 구조에 보다 적합한 메모리 배열에 대한 등가 회로도;
도 9a 및 도 9b는 도 4a 내지 도 4d의 메모리 셀을 적용한 메모리 배열에 대한 단면도로서 9a는 워드라인 방향을 따라 절단했을 때의 단면도이고 도 9b는 비트라인 방향을 따라 절단했을 때의 단면도;
도 10a 및 도 10b는 도 9a 및 도 9b의 메모리 셀에서 상부전극이 라인 형태일 때의 메모리 배열을 보여주는 단면도;
도 11a 및 도 11b는 도 5a 내지 도 5b의 메모리 셀을 적용한 메모리 배열에 대한 단면도로서 11a는 워드라인 방향을 따라 절단했을 때의 단면도이고 도 11b는 비트라인 방향을 따라 절단했을 때의 단면도;
도 12는 도 8의 메모리 배열과 달리 선택 트랜지스터를 필요로 하지 않는 교점 메모리 배열에 대한 등가 회로도;
도 13은 도 4a 내지 도 4d의 메모리 셀을 이용한 교점 메모리 배열의 일부분을 보여주는 사시도;
도 14는 도 6a 및 도 6b의 메모리 셀을 이용한 교점 메모리 배열의 일부분을 보여주는 사시도;
도 15 및 도 16은 본 발명의 하나의 실시예에 따른 메모리 셀의 스위칭 특성을 보여주는 그래프;
도 17은 본 발명의 하나의 실시예에 따른 메모리 셀에 대한 반복적인 스위칭에 따른 저항 메모리 셀의 저항 분포를 보여주는 그래프이다.
본 발명은 메모리 장치에 관한 것으로서 좀 더 상세하게는 저항 메모리 셀 및 그 형성 방법 그리고 저항 메모리 배열에 관한 것이다.
통상적으로 반도체 제조 공정은 박막 증착 공정, 확산공정, 산화공정, 이온주입공정, 사진공정, 식각공정 등의 단위 공정들을 포함한다. 이 중에서, 사진공정은 미리 도안된 회로 패턴에 대응하는 포토레지스트 패턴을 기판상에 형성하는 것을 포함한다. 기판상에 형성된 포토레지스트 패턴을 식각 마스크로 사용하여 그것에 의해 노출된 하부의 박막을 식각하는 것에 의해서 회로 패턴이 기판에 옮겨진다.
포토레지스트 패턴을 기판상에 형성하는 사진공정은 포토레지스트 물질의 코팅(coating), 광노출(exposure) 및 현상(developing) 공정을 포함한다. 광에 의해 노출된 포토레지스트 물질이 광화학적으로(photochemically) 변하게 되고 이에 따라 광에 의해 노출된 부분과 그렇지 않은 부분이 화학적으로 다른 구성을 나타내게 된다. 따라서, 적절한 현상 용액에 의해서 두 부분들 중 어느 한 부분이 선택적으로 제거되고 현상액(developing solution)에 의해서 제거되지 않은 부분이 포토레지스트 패턴으로 된다.
광노출 및 현상 공정에 의해 형성된 포토레지스트 패턴은 하부 막질을 식각하기 위한 식각 마스크로 사용된 이후에 애싱(ashing), 스트리핑(stripping) 등의 공정을 통해서 제거되어야 한다. 애싱은 플라즈마 식각 장비 내에서 산소 플라스마를 이용하여 포토레지스트 패턴을 제거하는 것이고, 스트리핑은 황산 및 산화제의 혼합 용액을 사용하여 섭씨 약 125도 정도에서 포토레지스트 패턴을 제거하는 것이다. 포토레지스트 패턴을 제거함에 있어서 그 하부에 형성된 패턴에 어떠한 영향도 주지 않으면서 가능한 빨리 제거되는 것이 요구된다.
이와 같은 포토레지스터 패턴 제거 공정과 관련된 문제를 메모리 셀 제조와 관련하여 살펴보고자 한다.
최근에는 유기물을 메모리 요소(memory element)로 채택하여 저항 메모리 셀(resistive memory cell)을 제조하려는 시도들이 이루어지고 있으며, 도 1에 종래 유기물을 메모리 요소로 채택한 교점 메모리 배열이 개략적으로 도시되어 있다. 도 1을 참조하면, 유기 메모리 셀 배열에서 서로 평행한 복수 개의 상부전극(15)이 서로 평행한 복수 개의 하부전극(11)과 서로 교차한다. 상부전극(15) 및 하부전극(11) 사이에 메모리 요소(memory element)로 작용을 하는 유기물 박막(13)이 위치한다. 따라서 상부전극(15) 및 하부전극(11) 그리고 이들의 교차 영역에 위치하는 유기물 박막이 단위 메모리 셀을 형성한다. 도 1의 교점 메모리 배열은 하부전극(11)을 형성한 후 유기물 박막(13)을 형성하고 이어서 상부전극을 위해서 도전막을 증착한 후 상부전극을 위한 도전막에 대한 패터닝 공정을 진행하여 상부전극(15)을 형성하는 것을 포함하여 이루어진다. 상부전극(15) 형성을 위한 패터닝 공정은 사진공정과 애싱 및 스트리핑 공정과 같은 포토레지스트 제거 공정이 요구된다.
유기물을 이용한 저항 메모리 셀을 집적화하기 위해서는, 전술한 바와 같은 사진공정 및 포토레지스트 패턴 제거 공정을 진행한 후에 유기물 같은 메모리 요소가 열화 되지 않을 정도의 열적, 기계적 화학적 안정성을 가지는 것이 무엇보다도 중요하다.
그런데 메모리 요소로 사용되는 유기물은 사진공정과 포토레지스트 패턴 제거 공정의 애싱 공정 시의 고온의 산화공정, 플라즈마 입자 에너지 및 반응성 라디칼(reactive radical), 그리고 스트리핑 공정에서의 화학 용액 등과 같은 사진공정 및 포토레지스트 제거 환경으로부터 열화 되기 쉽다. 포토레지스트 제거 공정에 의한 유기물질의 열화는 저항 메모리 셀의 동작 특성의 열화로 이어진다. 예컨대, 두 저항 상태의 구별이 모호해지거나, 스위칭 동작시 누설전류가 증가하거나, 스위칭 동작을 위해서 높은 전압이 요구되는 열화된 동작 특성이 야기된다.
또한, 메모리 요소로 사용되는 유기물 박막이 메모리 셀 단위로 분리 되지 않으면 인접한 메모리 셀 사이에서 누설전류가 발생하여 집적도를 높이는데 한계가 발생할 수 있다.
적어도 이와 같은 사정을 감안하여 본 발명이 제안되었으며, 본 발명은 애싱 및 스트리핑 공정을 받지 않으면서 셀 단위로 분리된 저항 메모리 요소를 포함하는 저항 메모리 셀 제조 방법 및 그에 따른 저항 메모리 셀을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 양호한 특성의 저항 메모리 셀을 포함하는 저항 메모리 배열 및 그 제조 방법을 제공하는 것이다.
상기 본 발명의 목적들을 달성하기 위한 본 발명의 저항 메모리 셀은 광화학선 조사(actinic irradiation)에 의해 패터닝되며 구별가능한 저항 상태들 사이에서 가역적으로 스위칭 가능한 "사진현상형 스위칭가능 물질(photoimageable switchable material)"을 메모리 요소로 사용하는 것을 하나의 특징으로 한다.
본 발명의 "사진현상형 스위칭가능 물질"은 그 용어로부터 인식할 수 있듯이, 빛, 전자빔 등을 이용한 광화학선 조사에 의해서 직접적으로 패터닝될 수 있고 또한, 인가된 전기적 신호에 의해서 구별가능한 저항 상태들 사이에서 가역적으로 스위칭 가능한 임의의 물질이다. 상기 사진현상형 스위칭가능 물질을 스위칭하기 위해 인가되는 전기적 신호는 예컨대 전압 또는 전류 등이 될 수 있으며, 이들은 상기 사진현상형 스위칭가능 물질에 연결된 마주하는(opposite) 두 전극들을 매개로 해서 상기 사진현상형 스위칭가능 물질에 인가된다. 예컨대, 인가되는 전압의 극성 또는 크기에 따라서 상기 사진현상형 스위칭가능 물질이 서로 구별되는 저항 상태를 가지게 된다.
본 발명의 사진현상형 스위칭가능 물질은 포토레지스트의 도움없이 직접적인 광노출 및 현상에 의해서 패터닝되고, 또한 패터닝된 사진현상형 스위칭가능 물질이 메모리 요소로 사용된다. 따라서 본 발명에 따르면, 종래와 달리 포토레지스트 패턴의 제거를 위한 애싱, 스트리핑 공정 등이 근복적으로 필요치 않기 때문에, 특성 열화 없는 사진현상형 스위칭가능 메모리 요소 패턴을 형성할 수 있다.
본 발명의 하나의 실시예에 있어서, 상기 사진현상형 스위칭가능 메모리 요 소 패턴은 대략 1000나노미터 이하의 두께를 가지며, 상기 사진현상형 스위칭가능 물질을 전극이 형성된 기판상에 스핀 코팅한 후 광노출 및 현상하는 것에 의해서 형성될 수 있다.
상기 사진현상형 스위칭가능 물질은, 스위칭 특성을 나타내는 스위칭가능 고분자 물질(switching organic polymer)와 광산발생제(photoacid generator), 광산화합물(photoacid compound) 같은 광감응제(photosensitizer)를 혼합하거나 화학반응시키는 것에 의해 형성될 수 있다. 상기 스위칭가능 고분자 물질은 빛, 전자빔 등을 이용한 광화학선 조사에 의해서 직접적으로 패터닝될 수 있는 고분자 물질이다. 예컨대, 상기 스위칭가능 고분자 물질은, 특별히 여기에 한정되는 것은 아니며, 테트라시아노퀴노디메탄(tetracyanoquinodimethane), 폴리[3-(6-메톡시헥실)]티오펜), 로즈 벵갈(Rose Bengal), 폴리(3, 4-에틸렌디옥시티오펜){(poly(3,4-ethylenedioxythiophene)} 등을 포함할 수 있다.
또한, 상기 사진현상형 스위칭가능 물질은, 사진현상형 유기 고분자 물질(photoimageable organic polymer)에 스위칭 특성을 제공하는 성분(switching component)을 균일하게 분산시키는 것에 의해 형성될 수 있다. 상기 스위칭 특성을 제공하는 성분은, 예컨대 여기에 특별히 한정되는 것은 아니며 나노입자, 금속 이온 또는 금속염을 포함한다. 상기 나노입자는 특별히 여기에 한정되는 것은 아니며, 알루미늄, 구리, 니켈, 철, 코발트, 금, 은, 마그네슘, 인듐, 칼슘, 리튬, 크롬, 타이타늄, 탄탈륨 등의 금속과 이들의 합금, 도전성 금속 산화물을 포함하는 대략 100나노미터 이하의 크기를 갖는 금속성 나노입자, 3, 4-폴리에틸렌디옥시-티 오페네폴리스티렌-설포네이트(3, 4-polyethylenedioxy-thiophenepolystyrene-sulfate), 도핑된 폴리아닐린(doped polyaniline)을 포함하는 대략 100나노미터 이하의 크기를 갖는 도전성 폴리머 나노입자, 벅민스터 풀러렌(buckminsgter fullerene), 덴드리머(dendrimer), 탄소나노튜브를 포함하는 대략 100나노미터 이하의 크기를 갖는 도전성 유기성 나노입자, 또는 상기 금속성, 폴리머, 유기성 나노입자들을 알킬 티올이 둘러싸는 대략 100나노미터 이하의 크기를 갖는 유기/무기 잡종 나노입자를 포함한다. 상기 금속염은 전압이 인가될 때, 양이온 및 음이온으로 분해될 수 있는 금속염으로서, 여기에 한정되는 것은 아니며, 염화나트륨, 염화세슘을 포함한다. 상기 금속 이온은 여기에 한정되는 것은 아니며, 알루미늄, 구리, 은, 금, 니켈, 크롬, 티타늄, 탄탈륨, 아연, 주석 등의 금속 이온을 포함한다.
예컨대 구리 이온의 경우 전구물질로 Cu(BF4)2 를 사용하며, Cu(BF4)2 를 사진현상형 유기 고분자 물질에 테트라 하이드로퓨란(tetra hydrofurane) 같은 적당한 용매를 사용하여 혼합하는 것에 의해 상기 사진현상형 스위칭가능 물질이 형성될 수 있다.
상기 사진현상형 유기 고분자 물질은 빛, 전자빔 등을 이용한 광화학선 조사에 의해서 직접적으로 패터닝될수 있는 물질이다. 예컨대 상기 사진현상형 유기 고분자 물질은 광산발생제(photoacid generator), 광산화합물(photoacid compound) 같은 광감응제(photosensitizer)가 포함된 유기 고분자 물질이다. 상기 유기 고분자 물질은 대략 섭씨 100도 이상의 높은 유리 전이 온도를 가지는 내열성 유기 고 분자 물질인 것이 바람직하다. 상기 유기 고분자 물질은 여기에 한정되는 것은 아니며, 예컨대, 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리메틸메타크릴레이트(polymethylmethacrylate), 폴리 벤족사졸(polybenzoxasol), 폴리스티렌(polystyrene), 폴리카보네이트(polycarbonate), 폴리올레핀(polyolefine), 폴리에스터(polyester), 폴리우레탄(polyurethane), 폴리아세탈(polyacetal), 폴리실리콘(polysilicon), 폴리설포네이트(polysulfonate) 등의 절연성 폴리머와, 폴리(페닐렌 비닐렌)(poly(penylene vinylene)), 폴리티오펜(polythiophene), 폴리아세틸렌(polyacethylene), 폴리파라페닐렌(polyparaphenylene), 폴리아닐린(polyaniline), 폴리피롤(polypyrrole), 폴리플루오린(polyfluorene), 폴리(파라페닐렌)(poly(paraphenylene)), 이들의 유도체 및 공중합체 등의 반도체성 폴리머를 포함한다. 상기 광감응제와 상기 유기 고분자 물질을 혼합하거나 화학반응시키는 것에 의해서 상기 유기 고분자 물질의 근간 사슬(main chain) 또는 가지 사슬(side chain)이 적절히 변경되고 이에 따라 상기 사진현상형 유기 고분자 물질이 형성될 수 있다.
광에 의해 노출된 사진현상형 스위칭가능 물질에서 광감응제에 의해서, 예컨대 다리걸침결합(crosslink)이 발생하여 광에 의해 노출되지 않는 부분과는 다른 화학적 구조를 가지게 되고 이에 따라 적절한 현상액에 의해서 광에 의해 노출되지 않은 부분이 선택적으로 제거되고 광에 의해 노출된 부분은 잔존하여 메모리 요소 패턴이 형성된다. 또는 그 반대로 광에 의해 노출되지 않은 부분이 잔존하여 메모리 요소 패턴을 형성할 수 있다.
상기 사진현상형 스위칭가능 물질막과 상기 전극이 형성된 기판 사이에 스위칭가능 유기 고분자막이 더 형성될 수 있다. 상기 스위칭가능 유기 고분자막은 예컨대 상기 열거된 것 같은 유기 고분자 물질에 상기 스위칭 기능을 제공하는 성분을 균일하게 분산시키는 것에 의해 형성될 수 있다. 이때, 광노출 및 현상에 의해 형성된 사진현상형 스위칭가능 메모리 요소 패턴을 식각 마스크로 사용하여 하부의 스위칭가능 유기 고분자막이 패터닝된다. 패터닝된 스위칭가능 유기 고분자막과 상기 사진현상형 스위칭가능 메모리 요소 패턴이 함께 메모리 요소로 작용을 한다.
본 발명의 다른 실시예에 있어서, 상기 사진현상형 스위칭가능 메모리 요소 패턴은 상술한 것 같은 사진현상형 유기 고분자 물질을 전극이 형성된 기판상에 스핀 코팅한 후 광노출, 현상, 열처리를 진행하는 것에 의해서 형성될 수 있다. 상기 열처리는 상기 현상 전 또는 현상 후 또는 현상 전후에 실시될 수 있으며, 이에 따라 상기 전극과 상기 사진현상형 유기 고분자 물질막 사이의 계면에 스위칭 특성을 제공하는 나노클러스터층(nanocluster layer)이 형성된다. 상기 열처리는 예컨대 섭씨 300도 이상에서 진행될 수 있다. 여기서, 상기 사진현상형 유기 고분자 물질과 상기 전극이 형성된 기판 사이에 유기 고분자막이 더 형성될 수 있다. 이때, 상기 유기 고분자막과 상기 전극과의 사이에 상기 나노클러스터층이 형성되고, 광노출 및 현상에 의해 형성된 사진현상형 유기 고분자 물질막 패턴을 식각 마스크로 사용하여 하부의 상기 유기 고분자막 및 상기 나노클러스터층이 패터닝된다.
본 발명의 또 다른 실시예에 있어서, 상기 사진현상형 스위칭가능 메모리 요소 패턴은 전극이 형성된 기판에 상기 사진현상형 유기 고분자 박막 및 스위칭 특 성을 제공하는 금속 박막을 적어도 1회 이상 적층한 후 광노출, 현상 공정을 진행하는 것에 의해서 형성될 수 있다. 여기서, 최상층의 사진현상형 유기 고분자 박막을 식각 마스크로 사용할 수 있음을 고려하면, 상기 최상층의 사진현상형 유기 고분자막을 제외한 다른 층의 유기 고분자 박막은 사진현상 특성을 구비할 필요는 없을 것이다. 또, 열처리 공정을 추가로 진행을 할 경우, 상기 사진현상형 유기 고분자 박막 및 상기 스위칭 특성을 제공하는 금속 박막 사이의 계면에 나노입자가 생성될 수 있다.
상기 저항 메모리 셀의 두 전극들은 상기 사진현상형 스위칭가능 메모리 요소 패턴에 전압 또는 전류를 인가하기 위한 것으로서 다양한 물질 및 다양한 방법들을 통해서 형성될 수 있다.
예컨대, 상기 두 전극들은 여기에 한정되는 것은 아니며, 독립적으로 알루미늄(Al), 구리(Cu), 질화티타늄(TiN), 질화알루미늄티타늄(TiAlN), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 다결정실리콘, 텅스텐(W) 등으로 형성될 수 있다.
상기 저항 메모리 셀의 하부전극은 상기 스위칭가능 메모리 요소 패턴이 형성되기 전에 미리 정한바 대로의 형상을 가지도록 형성되거나 상기 스위칭가능 메모리 요소 패턴이 형성된 후 이를 식각 마스크로 사용하는 식각 공정에 의해서 형성될 수 있다. 한편, 상기 저항 메모리 셀의 상부전극은 상기 스위칭가능 메모리 요소 패턴이 형성된 이후에 형성된다.
하나의 실시예에 있어서, 상기 저항 메모리 셀의 하부전극은 도전물질을 증착한 후 상술한 바와 같이 형성된 사진현상형 스위칭가능 메모리 요소 패턴을 식각 마스크로 사용하는 식각 공정을 진행하는 것에 의해 형성될 수 있다. 즉, 상기 하부전극을 위해서 도전물질을 증착하고 상술한 바와 같은 방법으로 상기 하부전극용 도전물질 위에 제1방향으로 신장하면서 서로 떨어진 사진현상형 스위칭가능 메모리 요소 라인들을 형성한다. 상기 사진현상형 스위칭가능 메모리 요소 라인들을 식각 마스크로 사용하여 하부에 노출된 도전물질을 패터닝하여 하부전극 라인들을 형성한다. 평탄화 고분자 물질을 형성한 후 상기 평탄화 고분자 물질 상에 상기 하부전극 라인들 및 메모리 요소 라인들과 교차하는 제2방향으로 신장하는 서로 떨어진 상부전극 라인들을 형성한다. 이로써, 상기 상부전극 라인들 및 하부전극 라인들이 교차하는 부분들 각각에 단위 저항 메모리 셀이 정의되는 교점 메모리 배열이 형성된다. 상기 평탄화 고분자 물질은 열적, 기계적, 화학적, 전기적 안정성이 우수한 물질로 형성될 수 있다. 예컨대 상기 평탄화 고분자 물질은 폴리이미드, 폴리아미드, 폴리메틸메타크릴레이트, 폴리 벤족사졸, 폴리스티렌, 폴리카보네이트, 폴리올레핀, 폴리에스터, 폴리우레탄, 폴리아세탈, 폴리실리콘, 폴리설포네이트를 포함하는 절연성 폴리머를 포함한다. 이 같은 평탄화 고분자 물질은 스핀 코팅에 의해서, 별도의 평탄화 공정 없이, 상기 하부전극 라인들 및 메모리 요소 라인들 사이의 공간들을 채우면서 평탄한 상부표면을 가지도록 형성될 수 있다. 또, 상기 내열성 고분자 물질은 열적, 기계적, 화학적 및 전기적 특성이 우수하여, 상기 상부전극 라인들을 형성하기 위한 사진공정, 애싱 및 스트리핑 공정에서 상기 메모리 요소 라인들을 보호해준다. 상기 상부전극 라인 및 메모리 요소 라인이 교차하는 부분에 형성된 고분자 물질은 아주 얇게 형성된다. 그러나 인접한 메모리 요소 라인들 사 이에 형성된 고분자 물질은 상부전극 라인 및 메모리 요소 라인이 교차하는 부분에 형성된 고분자 물질보다 상기 하부전극 라인 및 메모리 요소 라인의 두께에 해당하는 두께만큼 더 두껍다. 따라서 인접한 메모리 요소 라인들 사이에 형성된 고분자 물질은 두꺼워서 스위칭 기능을 제공하지 않으며 인접 메모리 셀에 의한 동작 방해는 발생하지 않는다.
여기서, 상기 평탄화 고분자 물질을 형성하지 않을 수도 있으며, 이 경우 상기 상부전극 라인은 상기 사진현상형 스위칭가능 메모리 요소 라인들을 완전히 감싸도록, 즉 상기 메모리 요소 라인들의 상부면 및 양측면들을 덮도록 형성된다. 따라서, 상기 메모리 요소 라인들이 상기 상부전극 라인들을 위한 사진공정, 애싱 및 스트리핑 공정에서 보호된다. 또는 상기 평탄화 고분자 물질 대신에 사진현상형 물질막이 형성될 수 있다. 이 경우 상기 사진현상형 물질막이 직접적으로 패터닝되어 상기 사진현상형 스위칭가능 메모리 요소 라인을 드러내는 비아 홀들이 형성되고 상부전극 라인을 위한 도전물질이 상기 비아 홀들 내부 및 상기 사진현상형 물질막 상에 형성된 후 패터닝 공정이 진행되어 상부전극 라인들이 형성된다. 상기 사진현상형 물질막은 스핀 코팅에 의해서, 별도의 평탄화 공정 없이, 상기 하부전극 라인들 및 메모리 요소 라인들 사이의 공간들을 채우면서 평탄한 상부표면을 가지도록 형성될 수 있다. 또한, 상기 사진현상형 물질막은 패터닝된 후 제거되지 않고 잔존하기 때문에 근본적으로 상기 패터닝된 사진현상형 물질막에 대한 애싱 및 스트리핑 공정이 수행되지 않는다. 또한, 패터닝된 잔존하는 사진현상형 물질막은 상기 상부전극 라인들을 위한 사진공정, 애싱 및 스트리핑 공정에서 상기 메모리 요소 라인들을 보호한다.
상기 하부전극, 메모리 요소 패턴 및 상부전극을 여러 층 형성하는 것에 의해서 다층 교점 메모리 배열을 형성할 수 있다. 이에 따른 다층 교점 메모리 배열은 절연막에 의해서 절연되면서 층층이 쌓이고 그리고 상하로 인접하는 층 사이에서 서로 교차하도록 배치되는 서로 평행한 복수 개의 전극 라인들과, 각 층의 전극 라인과 절연막 사이에 위치하면서 상기 전극 라인과 동일한 형상의 사진현상형 스위칭 메모리 요소 패턴을 포함한다.
상기 다층 교점 메모리 배열에서 상기 절연막은 상기 평탄화 고분자 물질이거나 상기 사진현상형 물질막이다. 상기 절연막이 상기 사진현상형 물질막일 경우, 상기 사진현상형 물질막 위에 형성된 전극 라인은 상기 사진현상형 물질막의 비아 홀을 채워 상기 사진현상형 스위칭 메모리 요소 라인에 연결된다.
하나의 실시예에 있어서, 상기 저항 메모리 셀의 두 전극들 중 적어도 어느 한 전극 (예컨대 하부전극)은 플러그 형태를 나타낼 수 있다. 상기 하부전극 플러그는 상기 절연막 내에 콘택트 홀들을 형성하고 여기에 도전물질을 채우는 것에 의해서 형성될 수 있다. 상기 콘택트 홀들 내에 도전물질을 채우는 것은 도전물질 증착 및 평탄화 공정을 사용하는 것에 의해서 이루어질 수 있다. 상기 하부전극 플러그들을 형성한 후 상기 절연막 상에 각각 상기 제1방향으로 배열된 하부전극 플러그들에 연결되는 사진현상형 스위칭가능 메모리 요소 라인들을 형성한다. 평탄화 고분자 물질을 형성한 후 상기 평탄화 고분자 물질 상에 상기 메모리 요소 라인들과 교차하는 제2방향으로 신장하는 서로 떨어진 상부전극 라인들을 형성한다. 여기 서, 상기 평탄화 고분자 물질을 형성하지 않을 수도 있으며, 이 경우 상기 상부전극은 상기 사진현상형 스위칭가능 메모리 요소 라인들 및 그 양측의 절연막을 덮도록 형성된다. 또는 상기 평탄화 고분자 물질 대신에 포토레지스트막 같은 사진현상형 물질막이 형성될 수 있다. 이 경우 상기 사진현상형 물질막이 패터닝되어 상기 사진현상형 스위칭가능 메모리 요소 라인을 드러내는 비아 홀들이 형성되고 상부전극 라인을 위한 도전물질이 상기 비아 홀들 내부 및 상기 사진현상형 물질막 상에 형성된 후 패터닝 공정이 진행되어 상부전극 라인들이 형성된다.
상기 하부전극 플러그들 각각은 선택 트랜지스터의 소오스 (또는 드레인)에 연결될 수 있으며, 이때 상기 선택 트랜지스터의 드레인 (또는 소오스)은 드레인 라인 (또는 소오스 라인)에 연결된다. 이 같은 메모리 배열 구조는 통상적인 씨모스 공정을 통해서 용이하게 제조될 수 있다. 즉, 먼저 통상적인 모스(MOS) 공정을 통해서 상기 선택 트랜지스터들이 형성되고, 상기 선택 트랜지스터들의 소오스들 에 연결되는 소오스 라인이 형성된 후에 상술한 방법으로 하부전극 플러그들, 메모리 요소 라인들 및 상부전극 라인들이 형성된다.
또는 상기 제1방향으로 배열된 하부전극 라인들은 도전성 라인에 연결될 수 있다. 즉, 상기 도전성 라인 및 상기 메모리 요소 라인은 상기 제1방향으로 신장하며 상기 절연막 내에 형성된 하부전극 플러그들에 의해서 서로 연결되고, 상기 상부전극 라인은 상기 제2방향으로 신장하며 상기 하부전극 플러그들이 형성된 위치에서 상기 메모리 요소 라인과 교차한다. 이 같은 교점 메모리 배열은 선택 트랜지스터를 필요로 하지 않는다.
하나의 실시예에 있어서, 상기 전극들 중 적어도 어느 한 전극 (예컨대 하부전극)은 다마신(damascene) 공정을 통해서 형성될 수 있다. 절연막을 패터닝하여 하부전극을 한정하는 라인형(line) 홈(groove or trench)을 형성하고 상기 라인형 홈을 도전물질로 채워서 하부전극을 형성한다. 이어서 상술한 바와 같은 방법으로 사진현상형 스위칭가능 메모리 요소 패턴 및 상부전극을 형성한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 여러 실시예들을 통해서 쉽게 이해될 것이다.
도면들에 있어서, 층 (전극, 박막, 막, 라인, 패턴을 포함) 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상" 또는 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호는 동일한 구성요소를 나타낸다. 또, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다.
본 명세서에서 사용된 "기판"은 노출된 반도체 표면을 가지는 반도체에 기초한 임의의 구조를 포함할 수 있다. 그와 같은 구조는 실리콘, 절연층 상의 실리콘(Silicon-On-Insulator), 사파이어 상의 실리콘(Silicon-On-Sapphire), 도핑 그리 고 도핑 되지 않은 실리콘, 기초 반도체층에 의해 지지가 되는 에피탁시층, 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 반도체는 실리콘(silicon)에 기초할 필요는 없으며, 실리콘-게르마늄(silicon-germanium), 게르마늄(germanium), 게르마늄 아세나이드(germanium arsenide) 등일 수 있다. 또한, 기판을 언급할 때, 상기 기판은 소정의 반도체 공정이 진행되어 영역, 도전층, 절연층, 또는 이들의 패턴, 접합 영역이 형성된 상태의 기판일 수 있다.
본 명세서에서 어떤 박막, 층, 물질, 라인 또는 패턴 앞의 "스위칭가능(switchable)"이란 용어의 의미는 그 박막, 층, 물질, 라인 또는 패턴이 인가된 전압에 의해서 구별가능한 저항 상태들 사이에서 가역적으로 스위칭될 수 있다는 것을 의미한다. 그리고 어떤 박막, 층, 또는 물질 앞의 "사진현상형(photoimageable)" 이란 용어의 의미는 그 박막, 층, 또는 물질이 광화학선 조사 및 현상에 의해서 직접적으로 미리 정해진 형상대로 패터닝될 수 있다는 것을 의미한다. 또한, 그와 같은 사진현상형 박막, 층, 또는 물질에 대한 광화학선 조사 및 현상에 의해서 형성된 패턴을 통상적으로 포토레지스트 패턴을 사용한 식각에 의해 형성된 패턴과 구별하기 위해서 "사진현상형"이란 용어를 사용한다.
사진현상형 스위칭가능 물질의 제조
본 발명은 사진현상형 스위칭가능 물질(photoimageable switchable material)을 사용하여 저항 메모리 셀의 메모리 요소(memory element)를 형성한다. 본 발명의 사진현상형 스위칭가능 물질은 유기 고분자 물질에 기초를 두고 있다. 유기 고분자 물질은 폴리이미드, 폴리아미드, 폴리메틸메타크릴레이트, 폴리 벤족 사졸, 폴리스티렌, 폴리카보네이트, 폴리올레핀, 폴리에스터, 폴리우레탄, 폴리아세탈, 폴리실리콘, 폴리설포네이트 등의 절연성 폴리머와, 폴리(페닐렌 비닐렌), 폴리티오펜, 폴리아세틸렌, 폴리파라페닐렌, 폴리아닐린, 폴리피롤, 폴리플루오렌, 폴리(파라페닐렌), 이들의 유도체 및 공중합체 등의 반도체성 폴리머를 포함한다. 그런데 반도체 제조 공정은 열적 환경에서 진행되는 것을 고려하면, 내열성 유기 고분자 물질이 보다 바람직할 것이다.
위에서 나열한 것 같은 유기 고분자 물질이 광화학선 조사를 한 후 현상 공정을 통해서 패터닝될 수 있게 하기 위해서 유기 고분자 물질에 광감응제를 첨가하고, 유기 고분자 물질이 메모리로서의 기능을 나타낼 수 있도록 하기 위해서 나노입자, 금속 이온 또는 금속염을 첨가한다. 유기 고분자 물질과 광상발생제(photoacid generator) 또는 광산화합물(photoacid compound) 같은 광감응제를 혼합하거나 화학반응시키는 것에 의해서 상기 유기 고분자 물질의 근간 사슬(main chain) 또는 가지 사슬(side chain)이 적절히 변경되고 이에 따라 사진현상형 유기 고분자 물질이 형성될 수 있다. 한편, 유기 고분자 물질에 나노입자, 금속 이온 또는 금속염을 적절한 용매를 사용하여 분산시키는 것에 의해서 스위칭가능 유기 고분자 물질이 형성될 수 있다. 상기 나노입자는 특별히 여기에 한정되는 것은 아니며, 알루미늄, 구리, 니켈, 철, 코발트, 금, 은, 마그네슘, 인듐, 칼슘, 리튬, 도전성 금속 산화물을 포함하는 대략 100나노미터 이하의 크기를 갖는 금속성 나노입자, 3, 4-폴리에틸렌디옥시-티오페네폴리스티렌-설포네이트, 도핑된 폴리아닐린을 포함하는 대략 100나노미터 이하의 크기를 갖는 도전성 폴리머 나노입자, 벅민스터 풀러렌, 덴드리머, 탄소나노튜브를 포함하는 대략 100나노미터 이하의 크기를 갖는 도전성 유기성 나노입자, 또는 상기 금속성, 폴리머, 유기성 나노입자들을 알킬 티올이 둘러싸는 대략 100나노미터 이하의 크기를 갖는 유기/무기 잡종 나노입자를 포함한다. 상기 금속염은 전압이 인가될 때, 양이온 및 음이온으로 분해될 수 있는 금속염으로서, 여기에 한정되는 것은 아니며, 염화나트륨, 염화세슘을 포함한다. 상기 금속 이온은 여기에 한정되는 것은 아니며, 알루미늄, 구리, 은, 금, 니켈, 크롬, 티타늄, 탄탈륨, 아연, 주석 등의 금속 이온을 포함한다.
상기와 같은 방식으로 형성된 사진현상형 유기 고분자 물질에 나노입자, 금속 이온 또는 금속염을 분산시키는 것에 의해서 사진현상형 스위칭가능 유기 고분자 물질을 형성할 수 있다. 또는 상기와 같은 방식으로 형성된 스위칭가능 유기 고분자 물질과 광감응제를 혼합하거나 화학반응시키는 것에 의해서 사진현상형 스위칭가능 유기 고분자 물질을 형성할 수 있다.
이와 같이 형성된 사진현상형 스위칭가능 물질을 기판상에 스핀 코팅 등의 방법을 사용하여 형성한 후 광화학선 조사 및 현상 공정을 진행하는 것에 의해서 원하는 형상의 메모리 요소 패턴을 형성할 수 있다.
다른 방식으로서 기판상에 사진현상형 물질막과 위에서 언급한 금속의 박막 같은 얇은 도전성 박막을 교대로 적층하는 것에 의해서 사진현상형 스위칭가능 물질막을 형성할 수 있다. 이어서 광화학선 조사 및 현상 공정을 진행하는 것에 의해서 원하는 형상의 메모리 요소 패턴을 형성할 수 있다. 상기 도전성 박막은 아주 얇아 상기 사진현상형 물질막을 위한 현상액으로 제거된다. 그런데 만약 그렇지 않 을 경우, 현상 공정을 거친 사진현상형 물질막 패턴을 식각 마스크로 사용하여 상기 도전성 박막을 식각할 수도 있다.
또 다른 방식으로서, 기판상에 사진현상형 물질막을 형성한 후 열처리 공정을 진행하는 것에 의해서 사진현상형 물질막이 스위칭 특성을 가지게 할 수 있다. 열처리 공정에 의해서 사진현상형 물질막과 기판과의 계면에 스위칭 특성을 제공하는 얇은 나노클러스터층이 형성된다. 사진현상형 물질막이 전극 위에 형성된다는 점을 고려하면, 나노클러스터층은 도전성을 가질 것이다. 상기 열처리 공정은 대략 섭씨 300도 이상에서 진행되기 때문에 이미 언급하였듯이 사진현상형 물질막은 사진현상형 내열성 유기 고분자 물질인 것이 바람직할 것이다. 마찬가지로 원하는 모양의 메모리 요소 패턴을 형성하기 위해서는 광화학선 조사 및 현상 공정을 진행한다. 전극과 사진현상형 물질막 사이의 계면에 형성되는 나노클러스터층은 아주 얇기 때문에 현상 공정에서 제거될 수 있어 광화학선 조사 및 현상 공정과 열처리 공정 사이의 공정 진행 순서는 크게 상관이 없지만, 바람직하게는 먼저 노광 및 현상 공정을 진행한 후 열처리 공정을 진행한다. 이렇게 함으로써, 자기정렬적인 방식으로 나노클러스터층이 상하부 전극이 교하차는 영역에 한정될 것이다.
메모리 셀 형성
저항 메모리 셀은 상술한 바와 같은 방법 등으로 형성된 메모리 요소 패턴에 전기적인 신호를 공급하기 위한 두 전극들을 포함하는 데, 전극의 형태는 다양한 방식을 통해서 다양하게 형성될 수 있다. 이하에서는 다양한 전극 형태를 갖는 저항 메모리 셀 형성 방법에 대해서 도면을 참조하면서 설명을 하기로 한다. 이하의 여러 실시예들에서 특별한 언급한 없는 한 메모리 요소 또는 메모리 요소 패턴은 상술한 사진현상형 스위칭가능 물질로 형성된 것을 가리킨다.
(제1 실시예)
도 2a 내지 도 2e는 본 발명의 하나의 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기 위한 기판의 일부 단면도이다.
도 2a를 참조하면, 기판(101) 상에 절연막(103)을 형성한다. 절연막(103)은 통상적인 박막 증착 공정을 통해서 형성되며 예컨대 실리콘 산화막 또는 실리콘 산화막 및 실리콘 질화막의 조합에 의한 다층막일 수 있다. 통상적인 사진 공정 및 식각 공정을 진행하여 절연막(103) 내에 콘택트 홀(contact hole)을 형성한 후 여기에 도전물질을 채워 제1전극(105)을 형성한다. 콘택트 홀 내에 도전물질을 채우는 것은 도전물질을 증착한 후 화학적기계적 연마 또는 에치백(etch-back) 등의 평탄화 공정을 진행하는 것에 이해 이루어질 수 있다. 제1전극(105)은 알루미늄(Al), 구리(Cu), 질화티타늄(TiN), 질화알루미늄티타늄(TiAlN), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 다결정실리콘, 텅스텐(W) 등으로 형성될 수 있다.
계속해서 도 2a를 참조하여, 절연막(103) 및 제1전극(105) 상에 사진현상형 스위칭가능 물질막(107)을 형성한다. 원하는 메모리 요소 패턴의 모양에 대응하는 불투명 패턴(109a)을 갖는 제1 투명한 석영기판(109)을 통해 빛 또는 전자빔 같은 광화학선 조사(110)를 진행한다. 이에 따라 사진현상형 스위칭가능 물질막(107)에서 광화학선 조사를 받은 부분과 그렇지 않은 부분 사이에서 화학구조상의 차이가 발생한다.
도 2b를 참조하여, 적절한 현상액을 사용하여 어느 한 부분을, 본 실시예에서는 광화학선 조사를 받은 부분을 선택적으로 제거하여 제1전극(105)에 연결되는 메모리 요소 패턴(107a)을 형성한다. 본 발명에 따르면, 광화학선 조사에 의해서 자체적으로 패터닝될 수 있는 물질이 메모리 요소 패턴으로 사용되기 때문에, 메모리 요소 패턴(107a)은 종래와 달리 근본적으로 애싱 및 스트리핑 공정 환경에 노출되지 않는다. 메모리 요소 패턴(107a)의 형태는 후술하는 설명으로부터 명확해지겠지만, 적용하고자 하는 메모리 배열에 따라서 다양하게 결정된다.
도 2c를 참조하여, 메모리 요소 패턴(107a)을 덮도록 절연막(103) 상에 광화학적 노출에 의해 직접적으로 패터닝될 수 있는 절연막, 예컨대 사진현상형 물질막(111)을 형성한다. 사진현상형 물질막(111)은 전술한 바와 같은 유기 고분자 물질과 광감응제를 혼합하거나 반응시키는 것에 의해 형성된다. 이때, 사진현상형 물질막(111)은 스핀 코팅 등의 방법으로 형성되어 별도의 평탄화 공정의 도움 없이 그 상부가 평탄하게 된다. 개구부(115)를 정의하는 불투명 패턴(113a)을 갖는 제2 투명한 석영기판(113)을 통해서 광화학적 조사(114)를 진행한다. 이에 따라 사진현상형 물질막(111)에서 광화학선 조사를 받은 부분과 그렇지 않은 부분 사이에서 화학구조상의 차이가 발생한다.
도 2d를 참조하여, 적절한 현상액을 사용하여 어느 한 부분을, 본 실시예에서는 광화학선 조사를 받은 사진현상형 물질막을 선택적으로 제거하여 메모리 요소 패턴(107a)을 드러내는 콘택트 홀(117)을 사진현상형 물질막(111)에 형성한다. 사진현상형 물질막(111)은 광화학선 조사에 의해 자체적으로 패터닝되기 때문에, 애 싱 및 스트리핑 공정이 필요치 않으므로 콘택트 홀(117)에 의해 노출된 메모리 요소 패턴(107a)이 근본적으로 애싱 및 스트리핑 공정에 노출되지 않는다.
도 2e를 참조하여, 제2전극을 위한 도전물질을 증착하고 통상적인 사진 공정 및 식각 공정을 진행하여 제2전극(119a)을 형성한다. 이때, 메모리 요소 패턴(107a)은 사진현상형 물질막(111)에 의해 보호되기 때문에, 제2전극(119a)을 형성하기 위한 도전물질에 대한 식각 공정, 그리고 제2전극(119a)의 형성에 사용된 포토레지스트 패턴의 제거를 위한 애싱 및 스트리핑 공정으로부터 메모리 요소 패턴(107a)이 보호된다. 제2전극(119a)은 알루미늄(Al), 구리(Cu), 질화티타늄(TiN), 질화알루미늄티타늄(TiAlN), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 다결정실리콘, 텅스텐(W) 등으로 형성될 수 있다.
(제2 실시예)
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기 위한 기판 일부에 대한 단면도이다.
본 실시예에 따르면, 제2전극(119a)이 메모리 요소 패턴(107a)의 측면 및 상부면을 덮도록 형성된다. 따라서 본 실시예에서는 도 2a 내지 도 2e를 참조하여 설명을 한 방법에서 사진현상형 물질막(111)이 형성되지 않는다는 것을 추측할 수 있을 것이며 이후의 설명으로부터 보다 명확해질 것이다.
도 3a를 참조하여, 앞서 도 2a 내지 도 2b를 참조하여 설명을 한 공정들을 진행하여 제1전극(105) 및 메모리 요소 패턴(107a)을 형성한다. 제1 실시예와 달리 사진현상형 물질막을 형성하지 않고 제2전극을 위한 도전막(119)을 메모리 요소 패 턴(107a)을 덮도록 절연막(103) 상에 형성한다. 도전막(119)은 알루미늄(Al), 구리(Cu), 질화티타늄(TiN), 질화알루미늄티타늄(TiAlN), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 다결정실리콘, 텅스텐(W) 등으로 형성될 수 있다. 도전막(119) 상에 통상적인 광노출 및 노광 공정을 진행하여 제2전극을 한정하는 포토레지스트 패턴(121a)을 형성한다. 포토레지스트 패턴(121a)의 폭이 메모리 요소 패턴(107a)의 폭보다 더 넓도록 형성된다.
도 3b를 참조하여, 포토레지스트 패턴(121a)을 식각 마스크로 사용하여 노출된 도전막(119)을 식각하여 메모리 요소 패턴(107a)을 감싸는 제2전극(119a)을 형성한 후 포토레지스트 패턴(121a)을 제거한다.
본 실시예에서도 제1 실시예와 마찬가지로 광화학선 조사에 의해서 자체적으로 패터닝될 수 있는 물질이 메모리 요소 패턴으로 사용되기 때문에, 메모리 요소 패턴(107a)은 종래와 달리 근본적으로 애싱 및 스트리핑 공정 환경에 노출되지 않는다.
또 본 실시예에 따르면, 제2전극(119a)이 메모리 요소 패턴(107a)을 감싸기 때문에 포토레지스트 패턴(121a)을 제거하기 위한 애싱 및 스트리핑 공정에 메모리 요소 패턴(107a)이 애싱 및 스트리핑 공정에 노출되지 않는다.
지금까지의 메모리 셀 형성 방법은 두 전극들 중 어느 하나(제1전극)(105)가 콘택트 홀을 채우는 콘택트 플러그(contact plug)형태를 나타내는 경우에 대해서 살펴보았다. 이 같은 구조의 저항 메모리 셀을 실제 적용하기 위한 메모리 배열은 다양한 형태를 가질 수 있으나, 하나의 예로써 특히 씨모스(CMOS) 공정을 사용하여 용이하게 메모리 배열이 제조될 수 있다. 이 같은 메모리 배열의 일 예에서는 단위 메모리 셀이 선택 트랜지스터를 포함한다. 이때, 선택 트랜지스터의 드레인 (또는 소오스)이 제1전극(105)에 전기적으로 연결되고 소오스 (또는 드레인)는 소오스 (또는 드레인) 라인에 연결되고 게이트는 특정 메모리 셀을 선택하는 워드라인으로 작용 한다. 한편, 제2전극(119a)은 비트라인으로 작용을 한다. 이 같은 메모리 배열 구조에 대해서는 도 8 내지 도 11을 참조하여 보다 상세히 설명될 것이다.
(제3 실시예)
도 4a 내지 도 4d를 참조하여 본 발명의 또 다른 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기로 한다.
본 실시예에 의해 형성된 저항 메모리 셀에서는 제1전극이 콘택트 플러그 형태가 아니며, 제1전극과 메모리 요소 패턴이 동일한 모양을 가진다. 제조 공정적인 측면에서 메모리 요소 패턴을 식각마스크로 사용하여 식각 공정을 진행하는 것에 의해서 제1전극이 형성된다.
도 4a를 참조하면, 기판(203) 상에 제1전극을 위한 제1도전막(205) 및 메모리 요소 패턴을 위한 사진현상형 스위칭가능 물질막(207)을 형성한다. 원하는 메모리 요소 패턴에 대응하는 불투명 패턴(209a)을 갖는 투명 석영기판(209)을 통해서 광화학선 조사(210)를 사진현상형 스위칭가능 물질막(207)에 대해서 진행한다. 이에 따라 광화학선 조사가 이루어진 부분과 그렇지 않은 부분 사이에 화학적 구조가 서로 차이가 나게 된다.
적절한 현상액을 사용하여 광화학선 조사를 받은 부분을 선택적으로 제거하 여 도 4b에 도시된 바와 같이 메모리 요소 패턴(207a)을 형성한다. 본 실시예에서는 광화학선 조사를 받은 부분이 현상액으로 제거되는 것을 설명하였으나, 사진현상형 스위칭가능 물질의 감광성과 관련된 유형 또는 현상액에 따라서 광학적 조사를 받지 않은 부분이 제거될 수 있다는 것은 당업자에 있어서 자명할 것이다.
도 4c를 참조하여 메모리 요소 패턴(207a)을 식각 마스크로 사용하여 노출된 제1도전막(205)을 식각하여 제1전극(205a)을 형성한다. 제1전극(205a) 및 메모리 요소 패턴(207a)의 형태는 적용하고자 하는 메모리 배열에 따라서 다양하게 결정되는바, 교점 저항 메모리 배열에 적용할 경우, 메모리 요소 패턴(207a)은 제1 방향으로 신장하는 소정 폭을 갖는 라인 형태이며, 제1전극(205a) 역시 제1 방향으로 신장하는 라인 형태를 나타낸다.
이어서 제1 실시예와 동일하게 제1 사진현상형 물질막(211)을 형성한 후 광화학선 조사 및 현상 공정을 진행하여 메모리 요소 패턴(207a)을 드러내는 콘택트 홀(217)을 형성한다.
도 4d를 참조하여, 콘택트 홀(217)을 채우도록 제1 사진현상형 물질막(211) 상에 제2전극을 위한 제2도전막을 형성하고 제2 사진현상형 물질막을 형성한 후 광화학선 조사 및 현상 공정을 진행하여 제2 사진현상형 물질막 패턴(221a)을 형성한다. 제2 사진현상형 물질막 패턴(221a)을 식각 마스크로 사용하여 하부의 제2도전막을 식각하여 제2전극(219a)을 형성한다. 여기서, 제2전극(219a)의 형태는 적용하고자 하는 메모리 배열에 따라서 다양하게 결정되는바, 교점 저항 메모리 배열에 적용할 경우, 제2전극(219a)은 메모리 요소 패턴(207a) 및 제1전극(205a)과 교차하 는 방향 예컨대 제2 방향으로 신장하는 소정 폭을 갖는 라인 형태이며 콘택트 홀(217)을 채우는 플러그 부분(220)에 의해서 메모리 요소 패턴(207a)에 연결된다.
따라서, 교점 메모리 배열에 있어서, 제2전극(219a) 및 제1전극(205a)이 교차하는 부분에서 단위 저항 메모리 셀이 형성된다.
한편, 교점 메모리 배열의 경우, 제1전극, 메모리 요소 패턴 및 제2전극 구조를 적어도 1회 이상 층층이 형성하는 것에 의해 다층 교점 메모리 배열을 형성할 수 있을 것이다. 이때, 제2 사진현상형 물질막 패턴(221a)은 스위칭 특성을 제공할 수 있는 사진현상형 스위칭가능 물질막으로 형성되는 것이 바람직하다. 이를 도 5를 참조하여 설명을 한다. 도 5를 참조하면, 제2전극(219a) 및 메모리 요소 패턴(221a)을 형성한 후, 콘택트 홀(226)을 구비하는 제3 사진현상형 물질막(223)을 형성한다. 이어서 제3전극을 위한 제3도전막 및 사진현상형 스위칭가능 물질막을 형성하고 광화학선 조사 및 현상 공정을 진행하여 하부의 메모리 요소 패턴(211a)에 교차하는 제1 방향으로 신장하는 상부 메모리 요소 패턴(229a)을 형성한다. 상부 메모리 요소 패턴(229a)을 식각 마스크로 사용하여 그 하부의 제3도전막을 식각하여 제3전극(227a)을 형성한다. 제3전극(229a)은 콘택트 홀(226)을 채우는 플러그 부분(225)을 통해서 메모리 요소 패턴(221a)에 연결된다.
(제4 실시예)
도 6a 내지 도 6b를 참조하여 본 발명의 또 다른 실시예에 따른 저항 메모리 셀 형성 방법을 설명하기로 한다. 본 실시예는 전술한 제3 실시예와 달리 제2전극(219a)과 메모리 요소 패턴(207a) 사이에 평탄화 고분자 물질막(211)이 개재하며 그들이 중첩하는 부분에서의 평탄화 고분자 물질막(211)의 두께(t)는 아주 얇게 형성된다.
도 6a를 참조하면, 제3 실시예와 동일하게 기판(203) 상에 제1전극(205a) 및 메모리 요소 패턴(207a)을 형성한다. 이어서 제1전극(205a) 및 메모리 요소 패턴(207a)을 덮도록 평탄화 고분자 물질막(211)을 기판(203) 상에 형성한다. 이때, 평탄화 고분자 물질막(211)은 스핀 코팅에 의해 형성되어 그 상부가 평탄하다. 따라서 추가적인 평탄화 공정이 필요치 않다. 한편, 메모리 요소 패턴(207a) 상부표면에서 측정될 때 평탄화 고분자 물질막(211)은 아주 얇은 두께(t)를 가지도록 형성되는데, 제1전극(205a)과 후속 공정으로 형성될 제2전극(219a)이 교차 영역에 정의되는 저항 메모리 셀의 스위칭 특성에 영향을 주지 않을 정도로 그 두께가 결정된다.
도 6b를 참조하여 평탄화 고분자 물질막(211) 상에 제2전극을 위한 제2도전막 및 사진현상형 스위칭가능 물질막을 차례로 형성한다. 사진현상형 스위칭가능 물질막에 대해 광화학적 노출 및 현상 공정을 진행하여 사진현상형 스위칭가능 물질막 패턴(221a)을 형성하고 이를 식각 마스크로 사용하여 노출된 제2도전막을 식각하여 제2전극(219a)을 형성한다.
본 실시예에서 제1전극(205a) 및 메모리 요소 패턴(207a)을 제1방향으로 달리는 라인 형태로 형성하고, 제2전극(219a)을 제1전극(205a) 및 메모리 요소 패턴(207a)에 교차하는 제2방향으로 달리는 라인 형태로 형성할 경우, 교점 메모리 배열에 적합한 메모리 셀 구조가 될 것이다. 이때, 제1전극, 메모리 요소 패턴 및 제 2전극 구조를 적어도 1회 이상 층층이 형성하는 것에 의해 다층 교점 메모리 배열을 형성할 수 있을 것이며 그와 같은 다층 교점 메모리 배열에 대한 단면 구조가 도 7에 도시되어 있다. 도 7을 참조하면, 제2전극(219a) 및 메모리 요소 패턴(221a)을 형성한 후, 다시 평탄화 고분자 물질막(223)을 형성한 후 제3전극을 위한 도전막 및 메모리 요소 패턴을 위한 사진현상형 스위칭가능 물질막을 형성한다. 광화학선 조사 및 현상 공정을 메모리 요소 패턴을 위한 사진현상형 스위칭가능 물질막에 대하여 진행하여 제1 방향으로 신장하는 메모리 요소 패턴(229a)을 형성하고 이를 식각 마스크로 사용하여 하부의 제3전극을 식각하여 제1 방향으로 신장하는 제3전극(227a)을 형성한다.
이미 기술하였듯이 상술한 제3 실시예 및 제4 실시예의 메모리 셀 구조 및 그 형성 방법은 교점 메모리 배열 형성에 유용하게 적용될 수 있다.
메모리 배열
(제5 실시예)
도 8은 도 2a 내지 도 2e 및 도 3a 내지 도 3b를 참조하여 설명을 한 메모리 셀 형성 방법 및 메모리 셀 구조에 보다 적합한 메모리 배열에 대한 등가 회로도이다. 도 8을 참조하면, 저항 메모리 셀(805)이 행렬로 이차원적으로 배열되고 행 방향으로 배열된 저항 메모리 셀(805)의 제2전극(119a)은 동일한 비트라인(803)에 연결되고 각각의 저항 메모리 셀의 일단(제1전극)(105)에 선택 트랜지스터(807)의 드레인이 연결된다. 선택 트랜지스터의 소오스는 접지 전압이 인가되는 소오스 라인에 연결되고, 선택 트랜지스터(807)의 게이트는 열 방향으로 신장하여 워드라인 (801)으로 작용한다.
따라서 워드라인(801)으로 작용하는 게이트에는 선택 트랜지스터를 '온(ON)'시킬 수 있는 문턱전압 이상의 워드라인 전압을 가하고 비트라인(803)에 적절한 극성 및 크기를 가지는 프로그램 비트라인 전압을 인가하는 것에 의해 상기 프로그램 비트라인 전압이 가해진 비트라인 및 상기 워드라인 전압이 가해진 워드라인이 교차하는 부분에 형성된 저항 메모리 셀이 낮은 저항 상태 (셋 상태) 또는 높은 저항 상태 (리셋 상태)가 된다. 한편, 비트라인(803)에 읽기 비트라인 전압을 인가할 경우 선택된 저항 메모리 셀을 통해 흐르는 전류의 크기에 기초해서 선택된 저항 메모리 셀에 저장된 정보가 데이터 '0'인지 데이터 '1'인지 결정된다.
도 9a 및 도 9b는 도 4a 내지 도 4d의 메모리 셀을 적용한 메모리 배열에 대한 단면도로서 9a는 제1방향(도 8의 워드라인 방향에 대응)을 절단했을 때의 단면도이고 도 9b는 제2방향(도 8의 비트라인 방향에 대응)을 따라 절단했을 때의 단면도이다.
도 9a 및 도 9b를 참조하면, 기판(901)에 소자분리막(903)이 형성되어 있다. 소자분리막(903)은 예컨대 얕은 트렌치 격리 기술을 사용하는 통상적인 방법을 통해서 형성된다. 소자분리막(903)에 의해 둘러싸인 부분의 기판은 통상적으로 활성영역이라 불리며 이곳에 전기적인 연결이 형성된다. 활성영역 상에 워드라인으로 작용을 하는 게이트(905)가 배치되고 그 양측의 활성영역에 소오스(907s) 및 드레인(907d)이 형성된다. 비트라인 방향으로 인접한 두 게이트는 소오스(907s)를 공유한다. 게이트(905) 및 그 양측의 소오스/드레인이 선택 트랜지스터를 구성한다. 이 같은 선택 트랜지스터는 통상적인 모스 공정을 통해서 형성된다.
선택 트랜지스터를 절연시키는 제1절연막(909)이 기판(901)상에 배치된다. 제1절연막(909)은 잘 알려진 박막 증착 공정을 사용하여 형성되며, 예컨대 다양한 종류의 실리콘 산화막으로 형성되거나 또는 실리콘 산화막 및 실리콘 질화막의 조합에 의해서 형성될 수 있다. 선택 트랜지스터의 소오스(907s)에는 제1절연막(909)을 관통하는 소오스 플러그(913s)를 통해서 소오스 라인(915s)이 연결된다. 한편, 선택 트랜지스터의 드레인(907d)에는 제1절연막(909)을 관통하는 드레인 플러그(913d)를 통해서 드레인 콘택트 패드(915d)에 연결된다. 게이트(905) 및 소오스 라인(915s)은 동일한 방향으로 연장하는 라인 형태로 형성된다. 소오스 라인(915s) 및 드레인 콘택트 패드(915d)는 콘택트 홀 형성 공정, 도전물질 증착 공정 및 증착된 도전물질에 대한 패터닝 공정을 진행하는 것에 의해 형성될 수 있다.
드레인 콘택트 패드(915d) 및 소오스 라인(915s)을 절연시키는 제2절연막(917)이 제1절연막(909) 상에 배치된다. 제2절연막(917)은 제1절연막(909)과 동일한 방법을 사용해서 동일한 물질로 형성될 수 있다.
저항 메모리 셀의 하부전극(921)은 콘택트 플러그 모양으로서, 제2절연막(917)을 관통하여 드레인 콘택트 패드(915d)에 연결된다. 하부전극(921)은 드레인 콘택트 패드(915d) 및 드레인 콘택트 플러그(913d)를 통해서 선택 트랜지스터의 드레인(907d)에 연결된다. 하부전극(921)은 제2절연막(917)을 패터닝하여 콘택트 홀을 형성한 후 여기에 도전물질을 채우는 것에 의해 형성될 수 있다.
제2절연막(917) 상에 하부전극(921)에 연결되는 메모리 요소 패턴(923)이 배 치된다. 메모리 요소 패턴(923)은 인접한 메모리 요소 패턴과 물리적으로 떨어져 배치된다. 광화학선 조사 및 현상에 의해 직접적으로 패터닝되어 하부전극(921)을 드러내는 콘택트 홀(926)을 구비하는 사진현상형 제3절연막(925)이 메모리 요소 패턴(923) 및 제2절연막(917) 상에 배치된다. 콘택트 홀(926)을 채우면서 사진현상형 제3절연막(925) 상에 상부전극(527)이 배치된다.
비록 도면에는 도시되어 있지 않지만, 제2방향으로 배치된 상부전극들은 대응하는 비트라인에 연결된다.
한편 도 10a 및 도 10b에 도시된 바와 같이 상부전극(1027)이 제2방향으로 연장하는 라인 형태로서, 그 자체가 비트라인의 기능을 할 수 있다. 이와 동시에 메모리 요소 패턴(1023) 역시 상부전극(1027)과 마찬가지로 제2 방향으로 신장하는 라인 형태를 나타낼 수 있다.
또한, 도 9a 및 도 9b의 메모리 배열에서, 상부전극(927)이 메모리 요소 패턴(923)에 직접 접촉하지 않을 수도 있다. 즉, 도 6a 및 도 6b에서 보인 것 같이 상부전극(927)과 메모리 요소 패턴(923) 사이에 얇은 평탄화 고분자 물질막이 위치할 수도 있다.
도 11a 및 도 11b는 도 5a 내지 도 5b의 메모리 셀을 적용한 메모리 배열에 대한 단면도로서 11a는 제1방향(도 8의 워드라인 방향)을 절단했을 때의 단면도이고 도 11b는 제2방향(도 8의 비트라인 방향)을 따라 절단했을 때의 단면도이다.
도 11a 및 도 11b를 참조하면, 기판(901)으로부터 메모리 요소 패턴(923) 까지의 구조는 도 9a 및 도 9b와 동일하다. 상부전극(1127)이 제2절연막(917) 상에 배치되어 메모리 요소 패턴(923)을 감싼다.
도 12는 도 8의 메모리 배열과 달리 선택 트랜지스터를 필요로 하지 않는 교점 메모리 배열에 대한 등가 회로도이다.
제1방향으로 복수 개의 워드라인(1201)이 지나가고, 제2방향으로 복수 개의 비트라인(1203)이 지나간다. 워드라인 및 비트라인이 교차하는 부분에 정보저장을 담당하는 저항 메모리 요소(1205)가 형성된다. 워드라인(1201)은 도 4a-4d, 도 5, 도 6a-6b 그리고 도 7의 제1전극(205a)에 대응하고, 비트라인(1203)은 제2전극(219a)에 대응한다.
특정 워드라인 및 특정 비트라인을 선택하는 것에 의해서 이들 선택된 워드라인 및 비트라인에 교차하는 부분에 정의되는 저항 메모리 셀이 선택된다. 적절한 워드라인을 선택하고, 적절한 비트라인을 선택하여 적절한 극성 및 크기를 갖는 비트라인 전압을 인가하는 것에 의해서 선택된 비트라인 및 선택된 워드라인의 교차 영역에 형성된 저항 메모리 요소(1205)의 저항값이 가역적으로 스위칭 되거나, 저항 메모리 요소(1205)에 저장된 정보가 판별된다.
선택된 저항 메모리 셀 이외의 다른 저항 메모리 셀들로 향하는 누설전류를 방지하기 위해서 저항 메모리 셀 배열은 다이오드를 더 포함할 수 있다. 이 같은 다이오드는 제1전극과 메모리 요소 패턴 사이에 서로 다른 도전형의 불순물이 도핑된 유기막을 개재하는 것에 의해서 이루어질 수 있다.
도 13은 도 4a 내지 도 4d의 메모리 셀을 이용한 교점 메모리 배열의 일부분을 보여주는 사시도이다. 도 13을 참조하면 기판(1301) 상에 서로 떨어져서 제1 방향으로 신장하는 복수 개의 제1전극(1303)이 배치되고 각각의 제1전극(1303)위에 메모리 요소 패턴(1305)이 배치된다. 상기 제1전극(1303) 및 사진현상형 스위칭 가능 메모리 요소 패턴(1305)을 덮으며 상기 사진현상형 스위칭가능 메모리 요소 패턴(1305)을 드러내는 복수 개의 콘택트 홀(1309)을 구비하는 절연막(1307)이 상기 기판(1301) 상에 배치된다. 각각이 제2방향으로 배치된 복수 개의 콘택트 홀(1309)을 채우면서 상기 절연막(1307) 상에 상기 제2방향으로 신장하는 복수 개의 제2전극(1313)이 배치된다. 상기 제2전극(1313) 위에 메모리 요소 패턴(1315)이 위치한다.
도 14는 도 6a 및 도 6b의 메모리 셀을 이용한 교점 메모리 배열의 일부분을 보여주는 사시도이다. 본 실시예의 교점 저항 메모리 배열은 도 13을 참조하여 설명한 교점 저항 메모리 배열의 사진현상형 물질로 이루어진 콘택트 홀(1309)을 갖는 절연막(1307)이 상대적으로 얇은 평탄화 고분자 물질막(1407r)으로 대체된 것을 제외하고는 실질적으로 동일 하다. 제2전극(1413) 및 메모리 요소 패턴(1405) 사이에 개재하는 상기 평탄화 고분자 물질막(1407r)의 두께(t)는 상기 제2전극(1413) 및 제1전극(1403)이 교차하는 영역에서 정의되는 저항 메모리 셀의 스위칭 동작에 영향을 주지 않을 정도로 결정된다. 상기 평탄화 고분자 물질막(1407r)은 스핀 코팅에 의해서 평탄화가 이루어지기 때문에 추가적인 평탄화 공정을 요구하지 않는다다.
실험예
(실험예1)
통상적으로 포토레지스트에 많이 사용되는 폴리메틸메타크릴레이트(PMMA: polymethylmethancrrylate)와 Cu(BF4)2 를 사용하여 사진현상형 스위칭가능 메모리 요소를 제조하여 스위칭 특성을 확인해 보았다.
폴리메타크릴레이트와 광감응제를 반영시켜 사진현상형 폴리메타크릴레이트를 형성하였다. 사진현상형 폴리메타크릴레이트에 약 20 중량 퍼센트의 Cu(BF4)2 를 섞은 후 용매 테트라하이드로퓨란(THF: tetra hydrofuran)에 완전히 녹여 사진현상형 스위칭가능 폴리메타크릴레이트를 형성하였다. 이어서, 기판에 알루미늄 하부전극을 형성한 후 준비된 사진현상형 스위칭가능 폴리메타크릴레이트를 2000rpm으로 약 30초간 스핀 코팅을 진행하여 알루미늄 하부전극 상에 형성한 후 섭씨 약 60도에서 베이크 공정을 진행하였다. 베이크 공정을 진행하여 사진현상형 스위칭 가능 폴리메타크릴레이트로 이루어진 메모리 요소 박막을 완성한 이후에 알루미늄 상부전극을 형성하여 메모리 셀 시편(sample)을 완성하였다.
이와 같이 준비되 메모리 셀 시편을 사용하여 스위칭 특성을 확인해 보았으며 그 결과가 도 15 및 도 16에 나타나 있다. 도 15 및 도 15에서 가로축은 메모리 셀의 두 전극들에 인가되는 전압을, 세로 축은 메모리 셀을 통해서 흐르는 전류를 각각 나타낸다.
도 15를 참조하면, 메모리 셀의 두 전극들에 양의 극성의 전압, 예컨대 약 3.5볼트의 전압을 인가했을 때, 갑자기 전류가 증가하였다. 이는 낮은 저항 상태(셋 상태)로의 스위칭을 의미한다.
도 16을 참조하면, 두 전극들에 음의 극서의 전압, 예컨대 약 -1.5볼트를 인가했을 때, 갑자기 전류가 감소하였다. 이는 높은 저항 상태(리셋 상태)로의 스위칭을 의미한다.
또한, 메모리 셀의 내구성(endurance) 특성을 알아보기 위해 이와 같은 낮은 저항 상태 및 높은 저항 상태 사이의 스위칭을 수 회 실시하였다. 도 17에 그 결과가 개략적으로 도시되어 있다. 도 17에서 가로 축은 스위칭 회수를 세로 축은 셋 상태 및 리셋 상태에서의 저항에 대한 로그값이다.
도 17을 참조하면 반복적인 스위칭에도 불구하고 셋 상태 및 리셋 상태에서의 저항 산포가 양호하게 유지되고 있음을 확인할 수 있다.
(실험예2)
본 실험예에서는 사진현상형 스위칭가능 물질을 형성하기 위한 출발 물질로서 고분자 물질로 폴리이미드를 사용하였다. 폴리이미드는 폴리아믹산(polyamic acid)을 제조한 후 화학적 방법 또는 열적 방법을 통해서 폴이아믹산에 대한 이미드화 반응을 진행하는 것에 의해 형성될 수 있다. 이어서, 폴리이미드와 광감응제를 혼합하여 사진현상형 폴리이미드를 제조하였다. 실험예1과 동일한 방법으로 형성된 알루미늄 하부전극 상에 사진현상형 폴리이미드를 수십 나노미터 두께로 스핀코팅한 후 섭씨 약 150도에서 약 30분 동안 소프트 베이크(soft bake)를 실시하였다. 이어서 섭씨 약 350도의 질소 분위기에서 약 30분간 큐어링(curing) 공정을 진행하여 폴리이미드막을 완성하였다. 폴리이미드막 상에 전술한 실험예1과 동일한 방법으로 알루미늄 상부전극을 형성하였다.
본 실험예에 의한 메모리 셀의 스위칭 특성은 앞서 설명한 실험예1과 대동소이하게 나타났다.
폴리이미드에 대한 큐어링 공정에서 폴리이미드와 그 아래의 알루미늄 하부전극 사이의 이미드화 반응(imidization)으로 폴리이미드와 알루미늄 하부전극의 계면에 얇은 금속막 또는 금속 산화물 나노클러스터층이 형성된다. 이 같은 나노클러스터층 또는 얇은 금속막은 두 알루미늄 전극에 전압이 인가될 때 전하 포획(trap)을 하는 것에 의해서 스위칭이 일어나는 것으로 추측된다. 또는 아주 얇은 폴리이미드 박막이 정전기적으로 전기장에 따라 충전(charge) 또는 방전(discharge)을 반복하는 것에 의해서 스위칭이 일어나는 것으로 추측된다.
이상에서 설명한 본 발명에 따르면 광화학선 조사에 의해서 직접적으로 패터닝될 수 있으며 인가된 전압에 의해서 서로 구별되는 저항 상태들 사이에서 가역적으로 스위칭되는 사진현상형 스위칭가능 물질을 메모리 요소로 채택하기 때문에, 간단하면서도 효율적으로 저항 메모리 장치를 구현할 수 있다.
또 사진현상형 스위칭가능 물질은 기존에 반도체 제조 공정에서 포토레지스트로 널리 알려진 물질에 본 발명에 따른 방식으로 스위칭 특성을 제공하는 성분을 추가하는 것에 의해서 용이하게 사진현상형 스위칭가능 물질을 제조할 수 있다.

Claims (29)

  1. 광화학선 조사에 의해 패터닝될 수 있고 구별가능한 저항 상태들 사이에서 스위칭가능한 사진현상형 스위칭가능 메모리 요소 패턴;
    상기 사진현상형 스위칭가능 메모리 요소 패턴의 마주하는 양면들에 배치된 두 전극들을 포함하는 저항 메모리 셀.
  2. 제1항에 있어서,
    상기 사진현상형 스위칭가능 메모리 요소 패턴은 테트라시아노퀴노디메탄(tetracyanoquinodimethane), 폴리[3-(6-메톡시헥실)]티오펜), 로즈 벵갈(Rose Bengal), 또는 폴리(3, 4-에틸렌디옥시티오펜)와 광감응제를 혼합하여 형성된 사진현상형 스위칭 가능 물질막을 노광 및 현상하는 것에 의해 형성된 것을 특징으로 하는 저항 메모리 셀.
  3. 제1항에 있어서,
    상기 사진현상형 스위칭가능 메모리 요소 패턴은 나노입자, 금속 이온 또는 금속염 중 적어도 어느 하나 이상이 균일하게 분산된 사진현상형 고분자막을 노광 및 현상하는 것에의해 형성된 것을 특징으로 하는 저항 메모리 셀.
  4. 제3항에 있어서,
    상기 나노입자는 알루미늄, 구리, 니켈, 철, 코발트, 금, 은, 마그네슘, 인듐, 칼슘, 리튬, 크롬, 타이타늄, 탄탈륨, 이들의 합금, 그리고 도전성 금속 산화물을 포함하는 금속성 나노입자, 3, 4-폴리에틸렌디옥시-티오페네폴리스티렌-설포네이트, 도핑된 폴리아닐린을 포함하는 도전성 폴리머 나노입자, 벅민스터 풀러렌, 덴드리머, 탄소나노튜브를 포함하는 도전성 유기성 나노입자, 또는 상기 금속성, 폴리머, 유기성 나노입자들을 알킬 티올이 둘러싸는 유기/무기 잡종 나노입자를 포함하는 것을 특징으로 하는 저항 메모리 셀.
  5. 제3항에 있어서,
    상기 사진현상형 고분자막은 폴리이미드, 폴리아미드, 폴리메틸메타크릴레이트, 폴리 벤족사졸, 폴리스티렌, 폴리카보네이트, 폴리올레핀, 폴리에스터, 폴리우레탄, 폴리아세탈, 폴리실리콘, 폴리설포네이트를 포함하는 절연성 폴리머, 폴리(페닐렌 비닐렌), 폴리티오펜, 폴리아세틸렌, 폴리파라페닐렌, 폴리아닐린, 폴리피롤, 폴리플로렌, 폴리(파라페닐렌), 이들의 유도체 및 공중합체를 포함하는 반도체성 폴리머를 포함하는 저항 메모리 셀.
  6. 제1항에 있어서,
    상기 사진현상형 스위칭가능 메모리 요소 패턴은 나노입자막, 금속 이온막 및 금속염막 중 어느 하나의 막과 사진현상형 고분자막이 적층되어 이루어진 사진현상형 스위칭가능 물질막 또는 1층 이상의 나노입자막, 금속 이온막 및 금속염막 중 어느 하나의 막과 1층 이상의 사진현상형 고분자막의 조합막으로 이루어진 사진현상형 스위칭가능 물질막을 노광 및 현상하는 것에 의해 형성된 것을 특징으로 하는 저항 메모리 셀.
  7. 제6항에 있어서,
    상기 나노입자막은 알루미늄, 구리, 니켈, 철, 코발트, 금, 은, 마그네슘, 인듐, 칼슘, 리튬, 크롬, 타이타늄, 탄탈륨, 이들의 합금, 도전성 금속 산화물을 포함하는 금속성 나노입자막, 3, 4-폴리에틸렌디옥시-티오페네폴리스티렌-설포네이트, 도핑된 폴리아닐린을 포함하는 도전성 폴리머 나노입자막, 벅민스터 풀러렌, 덴드리머, 탄소나노튜브를 포함하는 도전성 유기성 나노입자막, 또는 상기 금속성, 폴리머, 유기성 나노입자들을 알킬 티올이 둘러싸는 유기/무기 잡종 나노입자를 포함하는 것을 특징으로 하는 저항 메모리 셀.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 두 전극들 중 적어도 어느 하나의 전극과 상기 사진현상형 스위칭가능 메모리 요소 패턴 사이에 평탄화 고분자막을 더 포함하는 것을 특징으로 하는 저항 메모리 셀.
  9. 제8항에 있어서,
    상기 평탄화 고분자막은 폴리이미드, 폴리아미드, 폴리메틸메타크릴레이트, 폴리 벤족사졸, 폴리스티렌, 폴리카보네이트, 폴리올레핀, 폴리에스터, 폴리우레탄, 폴리아세탈, 폴리실리콘, 폴리설포네이트를 포함하는 절연성 폴리머인 것을 특징으로 하는 저항 메모리 셀.
  10. 제1항에 있어서,
    상기 두 전극들 중 어느 한 전극은 절연막 내에 형성된 제1콘택트 홀을 채우는 플러그 형태이고,
    상기 두 전극들 다른 전극은 상기 사진현상형 스위칭가능 메모리 요소 패턴 및 상기 절연막을 덮는 것을 특징으로 하는 저항 메모리 셀.
  11. 제1항에 있어서,
    상기 두 전극들 중 어느 한 전극은 절연막 내에 형성된 제1콘택트 홀을 채우는 플러그 형태이고,
    상기 사진현상형 스위칭가능 메모리 요소 패턴 및 상기 절연막을 덮으면서 상기 사진현상형 스위칭가능 메모리 요소 패턴을 드러내는 제2콘택트 홀을 구비하는 사진현상형 물질 패턴을 더 포함하고,
    상기 두 전극들 중 다른 한 전극은 상기 제2콘택트 홀을 채우면서 상기 사진현상형 물질 패턴 상에 배치되는 것을 특징으로 하는 저항 메모리 셀.
  12. 제1항에 있어서,
    상기 두 전극들 중 어느 한 전극 및 상기 사진현상형 스위칭가능 메모리 요소 패턴은 제1방향으로 지나가는 라인 형태이고,
    상기 두 전극들 다른 한 전극은 상기 제1방향과 교차하는 제2방향으로 지나가는 라인 형태인 것을 특징으로 하는 저항 메모리 셀.
  13. 제12항에 있어서,
    상기 제1방향으로 지나가는 전극 및 사진현상형 스위칭가능 메모리 요소 패턴을 덮으면서 그 상부가 평탄한 사진현상형 물질막을 더 포함하며,
    상기 제2방향으로 지나가는 전극은 상기 사진현상형 물질막 위에 배치되고 상기 사진현상형 물질막을 관통하여 상기 사진현상형 스위칭가능 메모리 요소 패턴에 연결되는 것을 특징으로 하는 저항 메모리 셀.
  14. 제12항에 있어서,
    상기 제1방향으로 지나가는 전극 및 사진현상형 스위칭가능 메모리 요소 패턴을 덮으면서 그 상부가 평탄한 평탄화 고분자막을 더 포함하며,
    상기 제2방향으로 지나가는 전극은 상기 평탄화 고분자막 위에 배치되는 것을 특징으로 하는 저항 메모리 셀.
  15. 기판상에 제1전극을 형성하고;
    상기 제1전극 위에 구별가능한 저항 상태들 사이에서 스위칭가능하고 광화학 선 조사에 의해 패터닝될 수 있는 사진현상형 스위칭가능 메모리 요소 패턴을 형성하고;
    상기 사진현상형 스위칭가능 메모리 요소 패턴 위에 제2전극을 형성하는 것을 포함하는 저항 메모리 셀 형성 방법.
  16. 제15항에 있어서,
    상기 사진현상형 스위칭가능 메모리 요소 패턴을 형성하는 것은:
    상기 제1전극 위에 구별가능한 두 저항 상태들 사이에서 스위칭가능하고 패터닝될 수 있는 사진현상형 스위칭가능 물질막을 형성하고;
    상기 사진현상형 스위칭가능 물질막을 노광하고 현상하는 것을 포함하는 저항 메모리 셀 형성 방법.
  17. 제16항에 있어서,
    상기 사진현상형 스위칭가능 물질막을 형성하는 것은:
    고분자 물질과 광감응제를 반응시켜 사진현상형 고분자 물질을 준비하고;
    상기 사진현상형 고분자 물질에 나노입자, 금속 이온 또는 금속염 중 어느 하나 이상을 균일하게 분산시켜 사진현상형 스위칭가능 고분자 물질을 준비하고;
    상기 사진현상형 스위칭가능 고분자 물질을 스핀 코팅하는 것을 포함하는 저항 메모리 셀 형성 방법.
  18. 제16항에 있어서,
    상기 사진현상형 스위칭가능 물질막을 형성하는 것은:
    고분자 물질에 나노입자, 금속 이온 또는 금속염 중 어느 하나 이상을 균일하게 분산시켜 스위칭가능 고분자 물질을 준비하고;
    상기 스위칭 가능 고분자 물질과 광감응제를 혼합하여 사진현상형 스위칭가능 고분자 물질을 준비하고;
    사진현상형 스위칭가능 고분자 물질을 스핀 코팅하는 것을 포함하는 저항 메모리 셀 형성 방법.
  19. 제16항에 있어서,
    상기 사진현상형 스위칭가능 물질막을 형성하는 것은:
    스위칭가능 고분자 물질과 광감응제를 혼합하여 사진현상형 스위칭 가능 물질을 준비하고;
    상기 사진현상형 스위칭가능 고분자 물질을 스핀코팅하는 것을 포함하는 저항 메모리 셀 형성 방법.
  20. 제15항에 있어서,
    상기 사진현상형 스위칭가능 메모리 요소 패턴을 형성하는 것은:
    상기 제1전극 위에 사진현상형 물질막을 형성하고;
    열처리 공정을 진행하여 상기 사진현상형 물질막과 상기 제1전극 사이의 계 면에 나노클러스터막 또는 금속박막을 형성하고;
    상기 사진현상형 물질막에 대해서 노광 및 현상 공정을 진행하는 것을 포함하는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  21. 제15항에 있어서,
    상기 사진현상형 스위칭가능 메모리 요소 패턴을 형성하는 것은:
    상기 제1전극 위에 적어도 1회 이상 번갈아 가면서 사진현상형 물질막 및 금속박막을 형성하고;
    상기 사진현상형 물질막에 대해서 노광 및 현상 공정을 진행하는 것을 포함하는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  22. 제15항 내지 제21항 중 어느 한 항에 있어서,
    상기 사진현상형 스위칭가능 메모리 요소 패턴을 형성한 후 상기 제2전극을 형성하기 전에 평탄화 고분자를 형성하는 것을 더 포함하는 저항 메모리 셀 형성 방법.
  23. 제16항, 제19항, 제20항 또는 제21항 중 어느 한 항에 있어서,
    상기 제1전극은 상기 기판상에 제1콘택트 홀을 구비하는 절연막을 형하고, 상기 제1콘택트 홀을 제1도전물질로 채우는 것에 의해 형성되고;
    상기 제2전극은 상기 절연막 및 상기 사진현상형 스위칭가능 메모리 요소 패 턴 상에 상기 사진현상형 스위칭가능 메모리 요소 패턴을 드러내는 제2콘택트 홀을 구비하는 사진현상형 물질막을 형성하고, 상기 제2콘택트 홀 및 상기 사진현상형 물질막 상에 상기 제2전극을 위한 제2도전물질을 형성하고 패터닝하는 것에 의해 형성되는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  24. 제16항, 제19항, 제20항 또는 제21항 중 어느 한 항에 있어서,
    상기 기판상에 콘택트 홀을 구비하는 절연막을 형성하고, 상기 콘택트 홀을 제1도전물질로 채워 상기 제1전극을 형성하고,
    상기 제2전극은 상기 절연막 및 상기 사진현상형 스위칭가능 메모리 요소 패턴 상에 상기 제2전극을 위한 제2도전물질을 형성하고, 상기 제2도전물질을 패터닝하여 상기 제2전극을 형성하되, 상기 사진현상형 스위칭가능 메모리 요소 패턴의 상부면 및 측면들을 덮도록 상기 제2전극을 형성하는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  25. 제16항, 제19항, 제20항 또는 제21항 중 어느 한 항에 있어서,
    상기 제1전극은 상기 기판상에 절연막 및 상기 제1전극을 위한 제1도전물질을 증착한 후 상기 사진현상형 스위칭가능 메모리 요소 패턴을 식각 마스크로 하여 상기 제1도전물질을 식각하는 것에 의해 형성되고,
    상기 제2전극은 상기 절연막 및 상기 사진현상형 스위칭가능 메모리 요소 패턴 상에 상기 사진현상형 스위칭가능 메모리 요소 패턴을 드러내는 제2콘택트 홀을 구비하는 사진현상형 물질막을 형성하고, 상기 제2콘택트 홀 및 상기 사진현상형 물질막 상에 상기 제2전극을 위한 제2도전물질을 형성하고 패터닝하는 것에 의해 형성되는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  26. 제16항, 제19항, 제20항 또는 제21항 중 어느 한 항에 있어서,
    상기 제1전극은 상기 기판상에 절연막 및 상기 제1전극을 위한 제1도전물질을 증착한 후 상기 스위칭 사진현상형 스위칭 물질막 패턴을 식각 마스크로 하여 상기 제1도전물질을 식각하는 것에 의해 형성되고,
    상기 제2전극은 상기 절연막 및 상기 사진현상형 스위칭가능 메모리 요소 패턴 상에 평탄화 고분자막 및 상기 제2전극을 위한 제2도전물질을 형성하고 상기 제2도전물질을 패터닝하는 것에 의해 형성되는 것을 특징으로 하는 저항 메모리 셀 형성 방법.
  27. 절연막에 의해서 절연되면서 층층이 쌓이고 그리고 인접하는 층 사이에서 서로 교차하도록 배치되는 서로 평행한 복수 개의 전극 라인들;
    각 층의 전극 라인과 절연막 사이에 위치하면서 상기 전극 라인과 동일한 형상의 사진현상형 스위칭가능 메모리 요소 패턴을 포함하는 다층 저항 메모리 배열.
  28. 제27항에 있어서,
    상기 절연막은 평탄화 고분자막인 것을 특징으로 하는 다층 저항 메모리 배 열.
  29. 제27항에 있어서,
    상기 절연막은 사진현상형 물질막이고,
    상기 사진현상형 물질막은 교차하는 전극 라인들의 교점 부분들에서 각각 사진현상형 스위칭가능 메모리 요소 패턴을 드러내는 콘택트 홀을 구비하며,
    상기 사진현상형 물질막 위에 형성된 전극 라인은 상기 사진현상형 물질막의 콘택트 홀을 채워 상기 사진현상형 스위칭가능 메모리 요소 패턴에 연결되는 것을 특징으로 하는 다층 저항 메모리 배열.
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