JP5580126B2 - 不揮発性記憶装置及びその製造方法 - Google Patents

Description

本発明の実施形態は、不揮発性記憶装置及びその製造方法に関する。

近年、携帯電話、デジタルスチルカメラ、デジタルビデオカメラ、携帯型音楽プレーヤー等の小型で携帯可能な電子機器が広く使われており、これらの電子機器が取り扱うデータ量も増加している。このため、小型で大容量の不揮発性メモリデバイスの需要が増えており、大規模な市場を形成するに至っている。また、これらの電子機器が扱う画像は静止画から動画に移行し、画像に求められる解像度も増加しているため、必要とされるメモリデバイスの容量は増える一方である。

従来、不揮発性のメモリデバイスとして、ＮＡＮＤ型及びＮＯＲ型のフラッシュメモリ、小型ハードディスク、ＤＶＤ（Digital Versatile Disc）等が用いられてきた。このうち、特にＮＡＮＤ型フラッシュメモリは、小型で大容量化が容易であり、衝撃に強いなど、携帯用途に適したデバイスとして広く用いられてきた。

しかしながら、フラッシュメモリにおいては、記録層への電荷の注入及び引き抜きを繰り返すことによる特性の劣化が懸念されている。また、情報の書き込み、読み出し速度も不十分である。更に、大容量化のためにより一層の微細化を推し進めると、情報の読み書きに必要な電荷量が注入できなくなってしまい、動作不良となることが予想されている。

そこで、フラッシュメモリとは異なる動作原理に基づき、且つ微細化に対応できるデバイスとして、抵抗状態を可逆的に変化させることで情報を記憶する抵抗変化型メモリが注目されている。抵抗変化型メモリは、通常、抵抗変化層と、抵抗変化層を挟む電極から構成されている。抵抗変化層は、異なる二つ以上の電気抵抗状態を取ることができ、電極間に一定の閾値電圧、閾値電流又は閾値電荷を印加することにより、抵抗変化層の抵抗状態を変化させることにより、その抵抗値の違いをデータに対応させて記録することができる。また、記録したデータを非破壊で読み出すことができる。

フラッシュメモリにおいては、電荷を注入することによりトランジスタの閾値を制御してデータを記録する。このため、各メモリセルにトランジスタを設けることが必要である。これに対して、抵抗変化型メモリは、抵抗変化層を上下の電極で挟んだ単純な構造であるため、メモリセルを立体的に積層したり、制御用トランジスタを同一チップ面内に形成することが可能である。この結果、記録容量を増やしつつ実効的なセル面積を縮小することができる。なお、抵抗変化層の材料には、例えば、ニッケル酸化物（ＮｉＯ）若しくはストロンチウムジルコニウム酸化物（ＳｒＺｒＯ_３）等の多元系金属酸化物が提案されている。しかしながら、金属酸化物を用いた抵抗変化型記憶装置は、信頼性が低いという問題点がある。

特開２００９−２５２９７４号公報

本発明の実施形態の目的は、信頼性が高い不揮発性記憶装置及びその製造方法を提供することである。

実施形態に係る不揮発性記憶装置は、第１配線と、前記第１配線上に設けられ、炭素を含む複数の微小導電体が集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられた第２配線と、を備える。前記ナノマテリアル集合層は、下層と、密度が前記下層の密度よりも高い上層と、を有する。そして、上方から見て、前記ナノマテリアル集合層の少なくとも下部は、前記第２配線の内側に配置されている。

他の実施形態に係る不揮発性記憶装置の製造方法は、第１配線上に、少なくとも上部にダミー層が設けられたピラー、及び前記ピラーの側面を覆い上面を露出させる層間絶縁膜を形成する工程と、前記ダミー層を除去することにより、前記層間絶縁膜の上面に凹部を形成する工程と、前記凹部内に炭素を含む複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記層間絶縁膜上及び前記ナノマテリアル集合層上に導電膜を形成する工程と、前記導電膜を、前記ナノマテリアル集合層を覆うようにパターニングすることにより、第２配線を形成する工程と、を備える。前記ナノマテリアル集合層を形成する工程は、複数の前記微小導電体を含有するナノマテリアル材料を第１の厚さに塗布する工程と、前記第１の厚さに塗布された前記ナノマテリアル材料を乾燥させる工程と、前記ナノマテリアル材料を前記第１の厚さよりも薄い第２の厚さに塗布する工程と、前記第２の厚さに塗布された前記ナノマテリアル材料を乾燥させる工程と、を有する。

第１の実施形態に係る不揮発性記憶装置を例示する斜視図である。 （ａ）及び（ｂ）は、第１の実施形態におけるメモリセルを例示する断面図である。 第１の実施形態におけるメモリセルを例示する平面図である。 第１の実施形態におけるナノマテリアル集合層を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第２の実施形態におけるメモリセルを例示する断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第３の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 第４の実施形態におけるメモリセルを例示する断面図である。 第４の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図２（ａ）及び（ｂ）は、本実施形態におけるメモリセルを例示する断面図であり、相互に直交する断面を示し、
図３は、本実施形態におけるメモリセルを例示する平面図であり、
図４は、本実施形態におけるナノマテリアル集合層を例示する断面図である。
本実施形態に係る不揮発性記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ）である。

先ず、本実施形態に係る不揮発性記憶装置について概略的に説明する。
本実施形態に係る不揮発性記憶装置においては、ビット線とワード線との間にピラーが設けられており、これがメモリセルとなっている。各ピラーにおいては、記録層としてのナノマテリアル集合層が設けられている。ナノマテリアル集合層は、微小導電体であるカーボンナノチューブ（Carbon nanotube：ＣＮＴ）が隙間を介して緩く集合した中空構造層であり、各ＣＮＴは微小な範囲で移動することができる。例えば、あるＣＮＴは、周囲のＣＮＴに囲まれた空間内で、位置及び姿勢を変えることができる。ＣＮＴ同士が離隔していると、下部電極層と上部電極層との間の電気抵抗は高くなる。一方、下部電極層と上部電極層との間に電圧が印加されると、隣り合うＣＮＴ同士がクーロン力によって接触し、電流経路が形成されるため、下部電極層と上部電極層との間の電気抵抗は低くなる。この状態は電圧をオフにしても持続する。そして、本実施形態においては、上方から見て、ビット線及びワード線の幅をナノマテリアル集合層の幅よりも大きくしている。これにより、ナノマテリアル集合層においては電流密度を確保しつつ、ビット線及びワード線の配線抵抗を低減することができる。

次に、本実施形態に係る不揮発性記憶装置の製造方法について概略的に説明する。
本実施形態においては、配線（例えば、ワード線）上に下部電極層及びダミー層を積層させた後、ドライエッチングによってピラーに加工する。ピラーの上部にはダミー層が設けられている。そして、ピラーの周囲を層間絶縁膜によって埋め込んだ後、平坦化処理を施し、層間絶縁膜の上面においてピラーの上面を露出させる。次に、ダミー層を除去する。これにより、層間絶縁膜の上面に凹部が形成される。次に、ＣＮＴが分散されたナノマテリアル材料を塗布し、乾燥させることにより、凹部内にナノマテリアル集合層を形成する。その後、ナノマテリアル集合層上に導電膜を形成し、この導電膜をナノマテリアル集合層を覆うようにパターニングすることにより、配線（例えば、ビット線）を形成する。これにより、ナノマテリアル集合層の側面がドライエッチングに曝されることがなく、ダメージを受けることがない。また、ナノマテリアル集合層の厚さをダミー層の厚さによって規定することができるため、厚さのばらつきが小さい。これにより、信頼性が高い不揮発性記憶装置を製造することができる。

次に、本実施形態に係る不揮発性記憶装置について詳細に説明する。
図１に示すように、本実施形態に係る不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。

メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、層間絶縁膜３０（図２参照）を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。

そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に接続されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜３０（図２参照）によって埋め込まれている。

以下、ピラー１６の構成を説明する。
図２（ａ）及び（ｂ）に示すように、ピラー１６の形状は上下方向に延びる柱状であり、例えば円柱状である。ピラー１６の直径は例えば２０〜１００ｎｍである。各ピラー１６においては、下方から上方に向かって、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３及びナノマテリアル集合層２４がこの順に積層されている。以下、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６を例に挙げて説明する。

バリアメタル層２１はワード線ＷＬ（図１参照）に接している。また、ナノマテリアル集合層２４の下部２４ａはピラー１６の上部を構成しており、ナノマテリアル集合層２４の上部２４ｂはピラー１６の上方においてピラー１６の直上域からワード線方向にはみ出し、ビット線方向に延びている。これにより、ナノマテリアル集合層２４の上部２４ｂは、ビット線ＢＬの直下域に配置されている。上部２４ｂの直上域には、上部電極層２５が設けられている。上部電極層２５はビット線ＢＬ（図１参照）に接している。すなわち、ナノマテリアル集合層２４の上部２４ｂ及び上部電極層２５は、ビット線方向に配列された複数本のピラー１６について共通に設けられている。また、下部２４ａの高さは例えば２０〜５０ｎｍである。

バリアメタル層２１は、例えば、チタン（Ｔｉ）層上に窒化チタン（ＴｉＮ）層が積層された２層膜からなる。シリコンダイオード層２２は例えばポリシリコンからなり、下層側から順に、導電形がｎ^＋形のｎ形層、真性半導体からなるｉ形層、及び導電型がｐ^＋形のｐ形層が積層されている。これにより、シリコンダイオード層２２は、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子層として機能する。すなわち、シリコンダイオード層２２は、電流を流すか否かを選択する選択素子層である。下部電極層２３及び上部電極層２５は、タングステン又は窒化チタン等の導電性材料によって形成されている。

図４に示すように、ナノマテリアル集合層２４は、上述の如く、単一の導電体材料からなる連続層ではなく、ＣＮＴ（カーボンナノチューブ）３１が隙間３２を介して集合した層である。隙間３２は窒素ガス（Ｎ_２）又は水素ガス（Ｈ_２）を含む層となっており、従って、ナノマテリアル集合層２４の構造は中空構造である。各ＣＮＴ３１の形状は筒形であり、その直径は例えば１〜２ｎｍであり、その長さはたとえば２０〜３０ｎｍである。例えば、ＣＮＴ３１の直径が２ｎｍである場合には、ナノマテリアル集合層２４の抵抗値を確保するために、下部２４ａの高さは５０ｎｍ程度であることが好ましい。ＣＮＴ３１の長さは、ナノマテリアル集合層２４の下部２４ａの直径よりも短いことが好ましい。また、ＣＮＴ３１は概ね水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に延びている。ナノマテリアル集合層２４の厚さ方向におけるＣＮＴ３１の積層数は、例えば、数層〜数十層程度である。

そして、図２（ａ）、（ｂ）及び図３に示すように、上方から見て、ピラー１６の幅は、ワード線ＷＬの幅よりも細く、ビット線ＢＬの幅よりも細い。これにより、上方から見て、ピラー１６はワード線ＷＬ及びビット線ＢＬの内側に配置されている。すなわち、上方から見て、ピラー１６を構成するバリアメタル層２１、シリコンダイオード層２２、下部電極層２３、及びナノマテリアル集合層２４の下部２４ａは、ナノマテリアル集合層２４の上部２４ｂ、上部電極層２５、ワード線ＷＬ及びビット線ＢＬの内側に配置されている。なお、図１においては、図示の便宜上、ワード線ＷＬ、ビット線ＢＬ、ピラー１６の幅は、ほぼ等しく描かれている。

次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図５〜図１０は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）及び（ｂ）は、相互に直交する断面を示している。
先ず、図１に示すように、シリコン基板１１を用意する。シリコン基板１１は、例えば、シリコンウェーハの一部である。次に、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。

次に、図５（ａ）及び（ｂ）に示すように、層間絶縁膜１２上に層間絶縁膜１７を形成する。次に、レジストパターンをマスクとしてエッチングを施すことにより、層間絶縁膜１７の上面にワード線方向に延びる複数本の溝１７ａを形成する。次に、全面に例えばタングステン等の導電性材料を堆積させて、導電膜を形成する。次に、この導電膜の上面に対してＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、導電膜における層間絶縁膜１７の上面上に堆積された部分を除去すると共に、溝１７ａ内に堆積された部分を残留させる。これにより、溝１７ａ内に、層間絶縁膜１７によって相互に分離された複数本のワード線ＷＬが形成される。これらのワード線ＷＬにより、ワード線配線層１４が形成される。

次に、ワード線配線層１４上に、例えばチタン及び窒化チタンを堆積させて、バリアメタル層２１を形成する。次に、バリアメタル層２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ形層、ｉ形層及びｐ形層を連続的に形成する。バリアメタル層２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード層２２を形成するシリコンとの反応を抑制すると共に、ワード線ＷＬとシリコンダイオード層２２との間の密着性を強化するための層である。次に、シリコンダイオード層２２上にタングステン又は窒化チタン等の導電性材料を堆積させて、下部電極層２３を形成する。

次に、下部電極層２３上にダミー層４１を形成する。ダミー層４１は、下部電極層２３及び後の工程において形成される層間絶縁膜３０（図２参照）との間でエッチング選択比が取れる材料であればよく、例えば、シリコン窒化物（ＳｉＮ）、ポリシリコン若しくは炭素（Ｃ）からなる単一層又は複合層とすることができる。バリアメタル層２１、シリコンダイオード層２２、下部電極層２３及びダミー層４１は、ＣＶＤ（chemical vapor deposition：化学気相成長）法によって形成してもよく、スパッタ法によって形成してもよい。

次に、図６（ａ）及び（ｂ）に示すように、ダミー層４１上にレジストパターンを形成し、これをマスクとして、例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）等のドライエッチングを施す。これにより、ダミー層４１、下部電極層２３、シリコンダイオード層２２及びバリアメタル層２１を選択的に除去して、ピラー４２を形成する。ピラー４２は、ピラー１６（図１参照）を形成する予定の領域に形成し、ワード線方向及びビット線方向の双方に沿って周期的に配列されたマトリクス状に形成する。また、各ピラー１６の形状は、例えば円柱形とする。

次に、図７（ａ）及び（ｂ）に示すように、例えば、シリコン酸化物を堆積させて、ピラー４２の周囲に層間絶縁膜３０を形成する。このとき、ピラー４２は層間絶縁膜３０によって埋め込まれる。次に、ＣＭＰを施して層間絶縁膜３０の上面を平坦化し、層間絶縁膜３０の上面においてダミー層４１を露出させる。すなわち、この段階において、層間絶縁膜３０はピラー４２の側面を覆い上面を露出させる。

次に、図８（ａ）及び（ｂ）に示すように、ダミー層４１（図７参照）を除去する。例えば、ダミー層４１をシリコン窒化物によって形成した場合は、熱リン酸でウェットエッチングを行うことにより、層間絶縁膜３０及び下部電極層２３をほとんどエッチングすることなく、ダミー層４１を選択的に除去することができる。これにより、層間絶縁膜３０の上面に凹部４３が形成される。凹部４３の底面においては、下部電極層２３が露出する。

次に、図９（ａ）及び（ｂ）に示すように、多数のカーボンナノチューブ（ＣＮＴ）を含有するナノマテリアル材料を用意する。ナノマテリアル材料には、例えば、水にＣＮＴを分散させた分散液を用いることができる。そして、この分散液を層間絶縁膜３０の上面に塗布する。このとき、分散液は凹部４３内を満たし、層間絶縁膜３０の上面上にも配置される。次に、ベークを行い、分散液から水分を蒸発させる。これにより、凹部４３内及び層間絶縁膜３０の上面上に、薄いナノマテリアル集合層が形成される。ナノマテリアル集合層においては、複数本のＣＮＴ３１（図４参照）がファンデルワールス力によって緩く結合しており、ＣＮＴ３１間には隙間３２（図４参照）が形成されている。また、分散液が乾燥して厚さが減少する過程で、ＣＮＴ３１が延びる方向は、水平方向に近づく。

そして、この分散液の塗布及びベークを複数回繰り返すことにより、薄いナノマテリアル集合層が複数層積層されて凹部４３が埋まっていき、凹部４３内に、ボイドがないナノマテリアル集合層２４が形成される。また、ナノマテリアル集合層２４は、層間絶縁膜３０の上面上にも形成される。すなわち、ナノマテリアル集合層２４の下部２４ａは凹部４３内に配置され、上部２４ｂは層間絶縁膜３０の上面上に配置される。これにより、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３及びナノマテリアル集合層２４の下部２４ａがこの順に積層されたピラー１６が形成される。

なお、ナノマテリアル集合層２４の形成に際しては、各塗布工程において分散液をなるべく薄く塗布し、分散液の塗布及びベークの実施回数を多くすることが好ましい。これにより、各ＣＮＴ３１が上下方向に延びる距離が小さくなり、ＣＮＴ３１同士の接点が多くなり、ナノマテリアル集合層２４全体の抵抗変化の幅を大きくすることができる。

次に、図１０（ａ）及び（ｂ）に示すように、ナノマテリアル集合層２４上にタングステン等の導電性材料を堆積させて、上部電極層２５を形成する。次に、上部電極層２５及びナノマテリアル集合層２４の上部２４ｂを、凹部４３内に形成されたナノマテリアル集合層２４の下部２４ａを覆うようにパターニングする。すなわち、上方から見て、上部電極層２５及び上部２４ｂの外縁が、下部２４ａの外縁の外側に位置するようにパターニングする。これにより、ナノマテリアル集合層２４の上部２４ｂ及び上部電極層２５がビット線方向に延びるライン状に加工される。

次に、図２（ａ）及び（ｂ）に示すように、層間絶縁膜３０上に上部電極層２５を覆うように層間絶縁膜４６を形成する。次に、層間絶縁膜４６の上面に対してＣＭＰを施すことにより、上部電極層２５を露出させる。次に、全面にタングステン等の導電性材料を堆積させて導電膜を形成し、これをパターニングすることにより、上層電極層２５の直上域にビット線ＢＬを形成する。これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。次に、層間絶縁膜４６上にビット線ＢＬを覆うように層間絶縁膜４７を形成し、ＣＭＰを施すことにより、ビット線ＢＬを露出させる。

次に、図１に示すように、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、シリコンダイオード層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、本実施形態に係る不揮発性記憶装置１が製造される。

次に、本実施形態の動作について説明する。
本実施形態に係る不揮発性記憶装置１において、ナノマテリアル集合層２４は、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。そのメカニズムは完全には解明されていないが、例えば、以下のように考えられる。

下部電極層２３と上部電極層２５との間に電圧が印加されていないときは、ナノマテリアル集合層２４において、ＣＮＴ３１同士は概ね相互に離隔した状態にあり、ナノマテリアル集合層２４は「高抵抗状態」にある。一方、下部電極層２３と上部電極層２５との間に電圧を印加すると、ＣＮＴ３１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってＣＮＴ３１が移動・回転し、隣のＣＮＴ３１と接触し、下部電極層２３と上部電極層２５との間に複数本のＣＮＴ３１を介した電流経路が形成される。この結果、ナノマテリアル集合層２４は「低抵抗状態」となる。この状態は、下部電極層２３と上部電極層２５との間に電圧が印加されなくなっても、維持される。また、下部電極層２３と上部電極層２５との間に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、ＣＮＴ３１同士の接触部分が発熱し、ＣＮＴ３１同士が離れる。この結果、ナノマテリアル集合層２４は「高抵抗状態」に戻る。このように、ナノマテリアル集合層２４は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。

次に、本実施形態の効果について説明する。
本実施形態によれば、カーボンナノチューブ（ＣＮＴ）によって抵抗変化層が形成されており、これにより、ＲｅＲＡＭが実現されている。従来の金属酸化物を用いた抵抗変化層は、金属酸化物が本来絶縁体であるため、動作が不安定であるという問題点があった。これに対して、本実施形態によれば、導電体であるＣＮＴを用いて抵抗変化層を形成しているため、低い電圧で駆動することができ、動作が安定する。これにより、信頼性が高い不揮発性記憶装置を実現することができる。

また、本実施形態においては、上方から見て、ナノマテリアル集合層２４の下部２４ａが、ワード線ＷＬ及びビット線ＢＬの内側に配置されている。これにより、ピラー１６をワード線ＷＬ及びビット線ＢＬよりも細くすることができる。この結果、ナノマテリアル集合層２４においては、「高抵抗状態」と「低抵抗状態」との切り替えに必要な電流密度を確保しつつ、電流量を減らすことができる。一方、ワード線ＷＬ及びビット線ＢＬは相対的に太く形成して、配線抵抗を低減することができる。これにより、ワード線ＷＬ及びビット線ＢＬに電流を流す際の電流量及び抵抗値を低減し、電圧降下量を低減することができる。この結果、メモリセルを高集積化しても、不揮発性記憶装置１の動作を安定に保つことができる。

更に、本実施形態においては、上部にダミー層４１が設けられたピラー４２を形成し、これを層間絶縁膜３０によって埋め込み、その後、ダミー層４１を除去することにより、層間絶縁膜３０の上面に凹部４３を形成する。そして、凹部４３内にＣＮＴ３１を含むナノマテリアル材料を埋め込むことにより、ナノマテリアル集合層２４を形成している。従って、ナノマテリアル集合層２４の形成に際して、ナノマテリアル集合層２４がエッチングされることがないため、エッチングによるダメージを受けることがない。この結果、ナノマテリアル集合層２４内に欠陥が導入されることを抑制し、不揮発性記憶装置１の信頼性を高めることができる。

これに対して、仮に、バリアメタル層２１、シリコンダイオード層２２、下部電極層２３及びナノマテリアル集合層２４をこの順に積層し、これらの積層膜をドライエッチングによりパターニングしてピラー１６を形成しようとすると、ナノマテリアル集合層２４の側面が、ドライエッチングの際のプラズマ雰囲気に曝されることになる。しかしながら、ナノマテリアル集合層２４は、ＣＮＴを分散３１が隙間３２を介して緩く結合したものであるため、物理的及び化学的に脆弱である。このため、ナノマテリアル集合層２４の側面がプラズマとの接触、副生成物の付着、電荷の蓄積による帯電等によってダメージを受け、例えば修復不能な欠陥が導入されて、メモリセル特性が劣化してしまう。

また、このように、ナノマテリアル集合層２４を広い領域に成膜する方法では、成膜時及びその後の冷却時において、ナノマテリアル集合層２４に内部応力が発生する。そして、ナノマテリアル集合層２４と下部電極層２３との間の密着性が不十分であると、ナノマテリアル集合層２４が変形して下部電極層２３から剥離してしまう。このため、密着性を確保するために、ナノマテリアル集合層２４を薄くしたり、組成を調整したりする等の工夫が必要となり、設計の自由度が低くなる。

これに対して、本実施形態によれば、ナノマテリアル集合層２４を凹部４３内に埋め込んでいるため、広い領域に成膜する場合と比較して、内部応力が小さい。また、下部電極層２３とナノマテリアル集合層２４との間の密着性が低い場合であっても、ナノマテリアル集合層２４の位置及び形状は凹部４３によって規定されるため、剥離が生じにくい。

更にまた、一般に、液体材料を塗布する場合には、塗布厚さを一定とすることが困難である。例えば、液体材料を供給するノズルの近傍は塗布厚さが厚くなり、ノズルから離れるにつれて塗布厚さが薄くなる。また、スピンコート法によってウェーハ上に液体材料を塗布する場合には、ウェーハの中心において塗布厚さが最も厚くなり、ウェーハの端部において塗布厚さが薄くなる。しかしながら、本実施形態によれば、凹部４３内にナノマテリアル材料を埋め込んでナノマテリアル集合層２４を形成しているため、凹部４３の深さ、すなわち、ダミー層４１の厚さによって、ナノマテリアル集合層２４の厚さを規定することができる。なお、ダミー層４１は、例えばシリコン窒化物をＣＶＤ法等によって堆積させることによって形成しているため、厚さの制御が容易である。この結果、ピラー１６間でナノマテリアル集合層２４の厚さを均一にすることができ、不揮発性記憶装置１の動作の信頼性を高めることができる。

更にまた、本実施形態においては、ナノマテリアル集合層２４を塗布法によって形成しているため、ＣＶＤ法及びスパッタ法等の気相成長法によって形成する場合とは異なり、上方から見た凹部４３の中央部にボイド（す）が形成されることがない。特に、ナノマテリアル材料の塗布及び乾燥を複数回繰り返すことにより、ボイドの発生を確実に防止することができる。この結果、ナノマテリアル集合層２４を均質に形成することができ、各メモリセルのデバイス構造及び電気特性を安定化させることができる。

なお、本実施形態においては、ダミー層４１をシリコン窒化物によって形成し、層間絶縁膜３０をシリコン酸化物によって形成し、熱リン酸によってシリコン窒化物のみを選択的に除去する例を示したが、ダミー層４１の材料、層間絶縁膜３０の材料及びダミー層４１の除去方法の組合せは、これに限定されない。例えば、ダミー層４１をＢＰＳＧ（boron phosphorous silicate glass：ボロン−リン添加シリコン酸化物）によって形成し、層間絶縁膜３０をＴＥＯＳ（tetra ethyl ortho silicate）を原料としたシリコン酸化物によって形成し、気相フッ酸若しくは希釈フッ酸液によってエッチングを行い、エッチングレートの差を利用してＢＰＳＧを選択的に除去してもよい。又は、ダミー層４１を金属タングステンによって形成し、層間絶縁膜３０をシリコン酸化物によって形成し、過酸化水素水（Ｈ_２Ｏ_２）、アンモニア及び水の混合液によりウェットエッチングを施し、金属タングステンのみを除去してもよい。また、金属タングステンはドライエッチングによって除去してもよい。

次に、第２の実施形態について説明する。
図１１（ａ）及び（ｂ）は、本実施形態におけるメモリセルを例示する断面図であり、相互に直交する断面を示す。
図１１（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性記憶装置２は、前述の第１の実施形態に係る不揮発性記憶装置１（図２参照）と比較して、ナノマテリアル集合層２４の上部２４ｂが設けられていない点が異なっている。すなわち、不揮発性記憶装置２においては、ナノマテリアル集合層２４全体が層間絶縁膜３０内に埋め込まれており、ピラー１６の一部となっている。

次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図１２（ａ）及び（ｂ）は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
先ず、前述の第１の実施形態において説明した方法のうち、図９に示す工程までを実施する。すなわち、図９（ａ）及び（ｂ）に示すように、凹部４３内及び層間絶縁膜３０の上面上に、ナノマテリアル集合層２４を形成する。

次に、図１２（ａ）及び（ｂ）に示すように、全面にＣＭＰ等の平坦化処理を施すことにより、層間絶縁膜３０の上面を露出させる。すなわち、ナノマテリアル集合層２４の上面を、層間絶縁膜３０の上面と同一平面とする。これにより、ナノマテリアル集合層２４の上部２４ｂ（図９参照）が除去されて、凹部４３内に埋め込まれた下部２４ａのみが残留する。以後の製造方法は、第１の実施形態と同様である。

本実施形態によれば、ナノマテリアル集合層２４において、エッチングに曝される部分が皆無となることにより、ナノマテリアル集合層２４の品質をより向上させることができる。また、上部２４ｂが存在しないため、ナノマテリアル集合層２４の厚さをより精度よく制御することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

次に、第３の実施形態について説明する。
図１３（ａ）〜（ｃ）は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
本実施形態は、前述の第１の実施形態と比較して、ダミー層４１（図５〜図７参照）を形成した後にピラーに加工するのではなく、ピラー加工後に下層電極層２３の上部を酸化することによってダミー層を形成する点が異なっている。

すなわち、図１３（ａ）に示すように、ワード線配線層１４上に、バリアメタル層２１、シリコンダイオード層２２及び下部電極層２３をこの順に堆積させる。そして、下部電極層２３上にレジストパターン（図示せず）を形成し、これをマスクとしてエッチングを施すことにより、下部電極層２３、シリコンダイオード層２２及びバリアメタル層２１を選択的に除去し、ピラー５１を形成する。次に、ピラー５１を埋め込むように層間絶縁膜３０を形成し、上面にＣＭＰを施し、下部電極層２３を露出させる。なお、ＣＭＰの代わりに、層間絶縁膜３０をエッチバックしてもよい。

次に、図１３（ｂ）に示すように、酸素雰囲気中で熱処理を行うか、酸素プラズマ処理を施すことにより、下部電極層２３の上部を酸化させる。これにより、下部電極層２３の上部が、金属酸化物からなるダミー層５２に変化する。すなわち、上部がダミー層５２からなるピラー５３が形成される。

次に、図１３（ｃ）に示すように、例えばウェット処理を行うことにより、ダミー層５２を除去する。これにより、層間絶縁膜３０の上面に凹部４３が形成される。以後の工程は、前述の第１の実施形態と同様である。
本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

次に、第４の実施形態について説明する。
図１４は、本実施形態におけるメモリセルを例示する断面図である。
図１４に示すように、本実施形態に係る不揮発性記憶装置４においては、前述の第１の実施形態に係る不揮発性記憶装置１（図２参照）と比較して、ナノマテリアル集合層２４の上部２４ｂの上部に、高密度層２４ｃが形成されている点が異なっている。高密度層２４ｃの密度は、例えば、２．０ｇ／ｃｍ^３以上であり、例えば、２．０〜２．２ｇ／ｃｍ^３である。一方、ナノマテリアル集合層２４における高密度層２４ｃ以外の部分の密度は、例えば１．８ｇ／ｃｍ^３以下であり、例えば、１．５〜１．８ｇ／ｃｍ^３である。高密度層２４ｃにおける単位体積当たりのＣＮＴ３１の合計長さは、ナノマテリアル集合層２４における高密度層２４ｃ以外の部分における単位体積当たりのＣＮＴ３１の合計長さよりも長い。

次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図１５は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
図１５に示すように、本実施形態においては、前述の第１の実施形態の図９に示す工程において、先ず、相対的に密度が低い低密度層５５ａを成膜し、次に、相対的に密度が高い高密度層５５ｂを成膜する。例えば、低密度層５５ａは、塗布工程１回当たりの塗布厚さを厚くし、塗布及び乾燥の回数を少なくすることによって、形成することができる。一方、高密度層５５ｂは、塗布工程１回当たりの塗布厚さを薄くし、塗布及び乾燥の回数を多くすることによって、形成することができる。低密度層５５ａがナノマテリアル集合層２４の下部２４ａ及び上部２４ｂの下部となり、高密度層５５ｂがナノマテリアル集合層２４の高密度層２４ｃとなる。

本実施形態によれば、ナノマテリアル集合層２４を形成した後、ＣＶＤ法等の気相成長法によって上部電極層２５を形成する際に、タングステン等の原子がナノマテリアル集合層２４の内部に侵入することを抑制できる。すなわち、高密度層２４ｃにおいてはＣＮＴ３１間の隙間３２が狭いため、ナノマテリアル集合層２４に高密度層２４ｃを設けることにより、導電性材料が深く侵入しにくくなる。これにより、ナノマテリアル集合層２４と上部電極層２５との界面を平坦にし、ナノマテリアル集合層２４の実効的な厚さを均一にすることができる。なお、低密度層５５ａは高密度層５５ｂよりも脆弱であるが、本実施形態においては、低密度層５５ａは凹部４３内に埋め込まれるため、ストレスを受けにくく、形状を保持することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

なお、前述の各実施形態においては、ナノマテリアル集合層を構成する微小導電体として、カーボンナノチューブ（ＣＮＴ）を例に挙げて説明したが、本発明はこれに限定されず、微小導電体は、例えば、炭素シート、炭素チューブ、炭素球等の炭素エレメントであってもよく、より具体的には、グラフェン、フラーレン又はカーボンナノリボン等のカーボンナノマテリアルであってもよい。また、カーボンナノチューブは、シングル・ウォール、ダブル・ウォール又はマルチ・ウォールのいずれであってもよい。更に、微小導電体は炭素以外の材料によって形成されていてもよい。更にまた、ナノマテリアル集合層２４の隙間３２内に絶縁性の粒子を配置して、ナノマテリアル集合層２４全体の抵抗値を調整してもよい。

また、前述の各実施形態においては、微小導電体を分散させた液体状のナノマテリアル材料を塗布し乾燥させることにより、ナノマテリアル集合層を形成する例を示したが、本発明はこれに限定されない。例えば、ナノマテリアル材料を散布することにより、ナノマテリアル集合層を形成してもよい。

更に、前述の各実施形態においては、選択素子をｐｉｎ形のシリコンダイオード層２２によって構成する例を示したが、本発明はこれに限定されない。例えば、選択素子としてＭＩＭ（metal-insulator-metal：金属−絶縁物−金属）ダイオードを用いてもよく、ダイオード以外の素子を用いてもよい。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

以上説明した実施形態によれば、信頼性が高い不揮発性記憶装置及びその製造方法を実現することができる。

１、２、４：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１７：層間絶縁膜、１７ａ：溝、２１：バリアメタル層、２２：シリコンダイオード層、２３：下部電極層、２４：ナノマテリアル集合層、２４ａ：下部、２４ｂ：上部、２４ｃ：高密度層、２５：上部電極層、３０：層間絶縁膜、３１：カーボンナノチューブ（ＣＮＴ）、３２：隙間、４１：ダミー層、４２：ピラー、４３：凹部、４６：層間絶縁膜、４７：層間絶縁膜、５１：ピラー、５２：ダミー層、５３：ピラー、５５ａ：低密度層、５５ｂ：高密度層、ＢＬ：ビット線、ＷＬ：ワード線

Claims (7)

1. 第１配線と、
   前記第１配線上に設けられ、炭素を含む複数の微小導電体が集合したナノマテリアル集合層と、
   前記ナノマテリアル集合層上に設けられた第２配線と、
   を備え、
   前記ナノマテリアル集合層は、
   下層と、
   密度が前記下層の密度よりも高い上層と、
   を有し、
   上方から見て、前記ナノマテリアル集合層の少なくとも下部は、前記第２配線の内側に配置されていることを特徴とする不揮発性記憶装置。
2. 上方から見て、前記ナノマテリアル集合層の全体が、前記第２配線の内側に配置されていることを特徴とする請求項１記載の不揮発性記憶装置。
3. 前記ナノマテリアル集合層にはボイドが形成されていないことを特徴とする請求項１または２に記載の不揮発性記憶装置。
4. 前記微小導電体はカーボンナノチューブであることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
5. 前記第２配線が延びる方向は、前記第１配線が延びる方向に対して交差しており、
   複数本の前記第１配線によって構成された第１配線層と、複数本の前記第２配線によって構成された第２配線層とが交互に積層されており、
   前記ナノマテリアル集合層の少なくとも一部は、各前記第１配線と各前記第２配線との間に設けられたピラーを構成していることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
6. 前記ピラー内における前記第１配線と前記ナノマテリアル集合層との間に設けられ、電流を流すか否かを選択する選択素子層と、
   前記選択素子層と前記ナノマテリアル集合層との間に設けられた電極層と、
   をさらに備えたことを特徴とする請求項５記載の不揮発性記憶装置。
7. 第１配線上に、少なくとも上部にダミー層が設けられたピラー、及び前記ピラーの側面を覆い上面を露出させる層間絶縁膜を形成する工程と、
   前記ダミー層を除去することにより、前記層間絶縁膜の上面に凹部を形成する工程と、
   前記凹部内に炭素を含む複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
   前記層間絶縁膜上及び前記ナノマテリアル集合層上に導電膜を形成する工程と、
   前記導電膜を、前記ナノマテリアル集合層を覆うようにパターニングすることにより、第２配線を形成する工程と、
   を備え、
   前記ナノマテリアル集合層を形成する工程は、
   複数の前記微小導電体を含有するナノマテリアル材料を第１の厚さに塗布する工程と、
   前記第１の厚さに塗布された前記ナノマテリアル材料を乾燥させる工程と、
   前記ナノマテリアル材料を前記第１の厚さよりも薄い第２の厚さに塗布する工程と、
   前記第２の厚さに塗布された前記ナノマテリアル材料を乾燥させる工程と、
   を有することを特徴とする不揮発性記憶装置の製造方法。

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