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KR100933277B1 - ＧａＮ계 캡 세그먼트 상에 게이트 콘택을 구비한ＡｌＧａＮ/ＧａＮ ＨＥＭＴ 및 그 제조방법 - Google Patents

ＧａＮ계 캡 세그먼트 상에 게이트 콘택을 구비한ＡｌＧａＮ/ＧａＮ ＨＥＭＴ 및 그 제조방법 Download PDF

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KR100933277B1
KR100933277B1 KR1020047000318A KR20047000318A KR100933277B1 KR 100933277 B1 KR100933277 B1 KR 100933277B1 KR 1020047000318 A KR1020047000318 A KR 1020047000318A KR 20047000318 A KR20047000318 A KR 20047000318A KR 100933277 B1 KR100933277 B1 KR 100933277B1
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South Korea
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gan
layer
segment
algan
hemt
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스미쓰리차드피터
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크리 인코포레이티드
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  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

고 전자이동도 트랜지스터(HEMT) 및 제조방법이 제공된다. 본 발명의 실시예들에 따른 소자들은 갈륨 나이트라이드(GaN) 채널층과 채널층 상의 알루미늄 갈륨 나이트라이드(AlGaN) 배리어층을 포함한다. 배리어층(16) 상에 제1 오믹 콘택이 제공되어 소스 전극(18)이 형성되고, 제2 오믹 콘택도 소스 전극(18)과 이격되게 제공되어 드레인 전극(20)이 형성된다. 소스 전극(18)과 드레인 전극(20) 사이의 배리어층(16) 상에 GaN계 캡 세그먼트(30)가 제공된다. GaN계 캡 세그먼트(30)는 소스 전극(18)과 이격되어 인접한 제1 측벽(31)을 가지고 드레인 전극(20)과 이격되어 인접한 제2 측벽(32)을 가질 수 있다. GaN계 캡 세그먼트(30) 상에 비-오믹 콘택이 제공되어 게이트 콘택(22)이 형성된다. 게이트 콘택(22)은 GaN계 캡 세그먼트(30)의 제1 측벽(31)과 실질적으로 정렬된 제1 측벽(27)을 가진다. 게이트 콘택(22)은 GaN계 캡 세그먼트(30)의 제1 측벽(31)과 제2 측벽(32) 사이의 거리 중 일부에만 신장되어 있다.

Description

ＧａＮ계 캡 세그먼트 상에 게이트 콘택을 구비한 ＡｌＧａＮ/ＧａＮ ＨＥＭＴ 및 그 제조방법{AlGaN/GaN HEMTs having a gate contact on a GaN based cap segment and methods of fabricating same}
(관련 출원)
본 출원은 2000년 12월 1일에 출원된 "AlGaN/GaN HEMT with Improved Gate Barrier Layer and Low Access Resistance"란 제목의 미국 임시출원 제60/250,755호와 관련이 있고 그로부터의 우선권을 주장하며, 그 개시 내용은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다.
(정부 권리에 대한 진술)
본 발명은 적어도 부분적으로는 Office of Naval Research Contract No. N00014-99-C-0657 하에서 개발되었다. 정부는 본 발명에서 일정한 권리를 가진다.
본 발명은 고 전자이동도 트랜지스터(High Electron Mobility Transistor : HEMT)에 관한 것으로, 보다 상세하게는 알루미늄 갈륨 나이트라이드(AlGaN)/갈륨 나이트라이드(GaN) HEMT에 관한 것이다.
AlGaN/GaN HEMT(고 전자이동도 트랜지스터) 소자는 반도체 분야에 잘 알려져 있다. 미국 특허 제5,192,987호와 제5,296,395호는 AlGaN/GaN HEMT 구조 및 그 제 조방법에 관해 기술한다. 개선된 HEMT 구조는 1998년 6월 12일에 출원되고 "Nitride based transistors on semi-insulating silicon carbide substrates"로 명명된 공동 양도의 미국 출원 제09/096,967호에 개시되어 있으며, 이 출원은 본 명세서에 원용되어 통합된다.
일반적인 AlGaN/GaN HEMT 구조(110)가 도 1에 도시되어 있다. 기판(112) 상의 버퍼층(113) 위에 GaN 채널층(114)이 형성되어 있다. AlGaN 배리어층(116)이 GaN 채널층(114) 상에 형성되어 있다. 소스 전극(118)과 드레인 전극(120)이 AlGaN층(116)의 표면을 통해 GaN 채널층(114) 최상층 표면에 위치하는 전자층과 오믹 접촉하고 있다. 종래 AlGaN/GaN HEMT에서, 게이트 전극(122)은 AlGaN층(116)의 표면과 비-오믹 접촉을 형성한다.
결정 격자 안에 알루미늄이 존재하기 때문에, AlGaN은 GaN보다 넓은 밴드갭을 가진다. 따라서, GaN 채널층(114)과 AlGaN 배리어층(116) 사이의 계면은 이종 구조(heterostructure)를 형성한다. 도 2는 도 1의 A-A' 단면을 따라 소자 안의 에너지 레벨을 보여주는 밴드 다이어그램이다. 도 2에 도시한 바와 같이, 분극 효과 때문에 AlGaN 배리어층(116) 안의 전도대 Ec와 가전자대 Ev가 왜곡되어 있다. 그 결과, 이차원 전자 가스(two dimensional electron gas : 2DEG) 면전하 영역(115)이 GaN 채널층(114)과 AlGaN 배리어층(116) 사이의 이종 접합에 유도되고, AlGaN 배리어층(116)은 전도대 모양 때문에 움직일 수 있는 캐리어가 공핍된다. 도 2에 도시한 바와 같이, AlGaN 배리어층(116)에 바로 인접한 GaN 채널층(114) 영역에서 전도대 Ec가 페르미 레벨(Ef)보다 낮다.
2DEG 면전하 영역(115)의 전자는 높은 캐리어 이동도를 보인다. 이 영역의 전도도는 게이트 전극(122)에 전압을 가하여 조절한다. 역방향 전압이 인가되면 면전하 영역(115) 부근의 전도대가 페르미 레벨보다 높아지고 면전하 영역(115)의 일부는 캐리어가 공핍되어, 소스(118)에서 드레인(120)으로 전류가 흐르는 것을 방지한다.
도 1에 도시한 바와 같이, AlGaN/GaN HEMT는 일반적으로 동일 평면에 위치하는(coplanar) 금속 전극을 구비하도록 제조되고 있다. 즉, 소스 전극(118) 및 드레인 전극(120)을 위한 오믹 콘택이 게이트 전극(122)과 동일 에피택셜층(다시 말해, AlGaN층(116)) 상에 위치한다. 오믹 콘택이 저저항과 물질에 대한 비정류 접촉을 제공하기 위한 것이고 게이트 전극이 높은 역방향 전압에서 전류를 차단하는 비-오믹 콘택을 위한 것일 때, 모든 콘택을 동일 에피택셜층 상에 형성하는 것은 이러한 특성간의 절충을 초래할 수 있다. 다르게 말하면, 종래 AlGaN/GaN HEMT 소자에서는 한편으로 소스 및 드레인 오믹 콘택을 최적화하는 것과 다른 한편으로 비-오믹 게이트 콘택을 최적화하는 것 사이에서 AlGaN 배리어층(116)의 도핑과 조성을 선택할 때에, 소자 디자인에 있어서 양자의 타협을 위한 균형(trade-off)이 있다.
뿐만 아니라, 게이트가 가능한 한 높은 전압에서 차단하는 것을 허용하는 한편으로, 게이트 전극(122) 아래의 면전하 영역(115)으로 가능한 한 큰 전류를 운반하는 능력을 제공하도록 주의를 기울여야 한다. 따라서, 밴드가 휘는 정도 그리고 전하의 양을 조절하기 위하여, 소스와 게이트 사이, 게이트 아래, 그리고 게이트와 드레인 사이의 영역 안에 차이를 갖게 하는 것이 유리할 수 있다. 밴드가 휘는 정 도를 조절하면 면전하 영역(115) 안의 전하 양뿐만 아니라 소자 내부에 존재하는 전기장도 변화시킬 것이다.
종래 갈륨 아세나이드(GaAs)와 인듐 포스포러스(InP계) HEMT 소자에서, 추가적인 GaAs 또는 인듐 갈륨 아세나이드(InGaAs)층이 배리어층의 표면 상에 형성된다. 소스 콘택과 드레인 콘택은 추가적인 층에 형성되고, 게이트 전극은 배리어층으로 리세스(recess)된다. 그러나 이러한 접근은, AlGaN/GaN HEMT 구조에는 적당하지 않을 수 있는데, 이는 GaN의 최상층 표면이 일반적으로 비전도성이고, 배리어층으로 게이트를 리세스시킴에 따른 어떠한 이득도 없기 때문이다.
Eastman 등은 마이크로파 전력 응용을 위한 언도프트 AlGaN/GaN HEMT를 설명한다(IEEE Transactions on Electron Devices, Vol. 48, No. 3, March 2001, pp. 479-485). Kawai 등에게 허여된 미국특허 제6,064,082호는 갈륨 나이트라이드계 이종접합 전계 효과 트랜지스터를 설명한다.
따라서, 기술 분야에서는 AlGaN/GaN HEMT 구조와 AlGaN/GaN HEMT 제조방법에 있어서의 개선이 필요하다.
본 발명의 실시예들은 고 전자이동도 트랜지스터(HEMT)와 HEMT를 제조하는 방법을 제공한다. 본 발명의 실시예들에 따른 소자들은 갈륨 나이트라이드(GaN) 채널층과 상기 채널층 상의 알루미늄 갈륨 나이트라이드(AlGaN) 배리어층을 포함한다. 상기 배리어층 상에 제1 오믹 콘택이 제공되어 소스 전극을 형성하고, 상기 배리어층 상에 제2 오믹 콘택도 상기 소스 전극과 이격되게 제공되어 드레인 전극을 형성한다. 상기 소스 전극과 드레인 전극 사이의 배리어층 상에 캡 세그먼트가 제공된다. 상기 캡 세그먼트는 상기 소스 전극과 이격되어 인접한 제1 측벽을 가진다. 상기 캡 세그먼트는 상기 드레인 전극과 이격되어 인접한 제2 측벽도 가질 수 있다. 상기 캡 세그먼트 상에 비-오믹 콘택이 제공되어 게이트 콘택을 형성한다. 상기 게이트 콘택은 상기 캡 세그먼트의 제1 측벽과 실질적으로 정렬된 제1 측벽을 가진다. 상기 게이트 콘택은 상기 캡 세그먼트의 제1 측벽과 제2 측벽 사이의 거리 중 일부에만 신장되어 있다. 특정한 실시예들에서, 상기 캡 세그먼트는 GaN 캡 세그먼트이다.
본 발명의 실시예들에서, 상기 비-오믹 콘택은 상기 GaN 캡 세그먼트의 제1 측벽 쪽으로 신장하지만 이것을 지나치지는 않는다. 상기 GaN 캡 세그먼트는 약 10 내지 약 60Å의 두께를 가질 수 있다. 또한, 상기 GaN 캡 세그먼트는 언도프트 GaN일 수 있다.
본 발명의 특정 실시예들에서, 상기 소스 전극과 드레인 전극은 약 2 내지 약 4㎛ 거리로 이격되어 있다. 뿐만 아니라, 상기 GaN 캡 세그먼트의 제1 측벽은 상기 소스 전극에 가까울수록 바람직하며, 예를 들어 상기 소스 전극으로부터 약 0 내지 약 2㎛일 수 있다. 상기 GaN 캡 세그먼트의 제2 측벽은 상기 게이트 전극으로부터 약 0.5 내지 약 1㎛일 수 있다.
본 발명의 추가적인 실시예들에 있어서, 상기 AlGaN 배리어층은 약 15% 내지 약 40%의 알루미늄을 포함한다. 상기 AlGaN 배리어층은 농도가 약 4×1018cm-3 이상인 실리콘으로 도핑되어, 바람직하게는 약 5×1012cm-2에 이르는 총 면농도를 보일 수도 있고, 약 15 내지 약 40nm의 두께, 바람직하게는 약 25nm의 두께를 가질 수 있다.
본 발명의 실시예들에 있어서, 상기 GaN 채널층은 기판 상에 제공된다. 상기 기판은 실리콘 카바이드, 사파이어 등일 수 있다. 특정 실시예들에서, 상기 기판은 4H 실리콘 카바이드 또는 6H 실리콘 카바이드이다. 뿐만 아니라, 상기 GaN 채널층과 기판 사이에 GaN 버퍼층이 더 배치될 수 있다.
본 발명의 다른 실시예들에 있어서, 상기 게이트 전극은 T-형 게이트 전극이다.
본 발명의 방법 실시예들에서는, 기판 상에 제1 갈륨 나이트라이드(GaN)층을 형성하고, 상기 제1 GaN층 상에 알루미늄 갈륨 나이트라이드(AlGaN)층을 형성하여 고 전자이동도 트랜지스터(HEMT)를 제조하는 방법이 제공된다. 상기 AlGaN층 상에 제2 GaN층을 패터닝하여 상기 AlGaN층 상에 GaN 세그먼트를 제공하고 상기 AlGaN층의 일부를 노출시킨다. 상기 AlGaN층에 상기 GaN 세그먼트와 이격되어 인접한 제1 오믹 콘택을 형성하여 소스 전극을 형성하고, 상기 AlGaN층 상에 상기 제1 오믹 콘택 반대편으로 상기 GaN 세그먼트와 이격되어 인접한 제2 오믹 콘택을 형성하여 상기 GaN 세그먼트가 상기 제1 오믹 콘택과 제2 오믹 콘택 사이에 배치되게 함으로써 드레인 전극을 형성한다. 상기 GaN 세그먼트 상에 비-오믹 콘택을 패터닝하여 게이트 콘택을 형성한다. 상기 게이트 콘택은 상기 소스 콘택에 인접하여 상기 GaN 캡 세그먼트의 제1 측벽과 실질적으로 정렬된 제1 측벽을 가진다. 상기 게이트 콘택은 상기 GaN 세그먼트의 제1 측벽과 상기 드레인 콘택에 인접한 제2 측벽 사이의 거리 중 일부에만 신장되어 있다.
본 발명의 다른 실시예들에서, 상기 제2 GaN층을 패터닝하는 단계와 상기 비-오믹 콘택을 패터닝하는 단계는 상기 AlGaN층 상에 제2 GaN층을 형성하는 단계, 상기 제2 GaN층 상에 비-오믹 콘택을 형성하는 단계와, 상기 비-오믹 콘택과 제2 GaN층을 패터닝하여 상기 GaN 세그먼트와 상기 게이트 콘택을 제공하는 단계에 의해 제공될 수 있다. 이러한 패터닝은 나아가 상기 비-오믹 콘택과 제2 GaN층 상에 마스크층을 형성하여 상기 소스 콘택에 인접한 상기 비-오믹 콘택과 상기 GaN 세그먼트의 측벽과 상기 드레인 콘택에 인접한 상기 GaN 세그먼트의 측벽이 정의되도록 상기 마스크층으로 상기 비-오믹 콘택과 제2 GaN층의 일부를 덮는 단계와, 상기 비-오믹 콘택과 제2 GaN층을 식각하여 상기 AlGaN층의 일부를 노출시키는 단계에 의해 더 제공될 수 있다.
도 1은 종래 AlGaN/GaN HEMT 소자의 단면도이다.
도 2는 종래 AlGaN/GaN HEMT 소자 안에 존재하는 밴드 에너지를 개략적으로 도시한 것이다.
도 3은 본 발명의 실시예들에 따른 AlGaN/GaN HEMT 소자의 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따라 소자를 제조하는 방법을 도시한다.
도 5a와 도 5b는 잠재적인 게이트 전극 오정렬(misalignment)을 도시한다.
도 6a 내지 도 6c는 본 발명의 추가적인 실시예들에 따라 소자를 제조하는 방법을 도시한다.
이하, 본 발명의 바람직한 실시예가 도시된 첨부도면을 참조하여 본 발명을 상세히 설명한다. 그러나, 다음에 예시하는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 층 또는 영역들의 크기는 설명을 위한 목적으로 과장되어진 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 층, 영역 또는 기판과 같은 어떤 요소가 다른 요소의 "위(상)"에 있다라고 기재된 경우, 상기 요소가 상기 다른 요소의 위에 직접 존재하거나 그 사이에 제3의 다른 요소들이 개재된 경우로 이해될 수 있다. 반면에, 어떤 요소가 다른 요소의 "직접 위(상)"에 있다라고 기재된 경우, 그 사이에 개입되는 다른 요소는 없다.
상술한 바와 같이, 평형 조건 하에서는 매립된 AlGaN/GaN 계면에 높은 농도의 전자가 나타날 수 있다는 것이 잘 알려져 있다. 이러한 높은 농도의 전자는 HEMT 소자 구조에서 유리하게 이용될 수 있는 높은 캐리어 이동도 이차원 전자 가스(2DEG)를 형성할 수 있다. 뿐만 아니라, 그러한 구조의 AlGaN 배리어층 상에 GaN 캡을 추가하면 이 구조의 표면으로의 전자 전도 또는 표면으로부터의 전자 전도에 대한 배리어의 크기를 증가시킬 수 있다. 그러나, 캡이 있든 없든 표면 전위가 동일하다고 가정할 때에, GaN 캡의 존재는 2DEG 전도층 안의 전자 농도를 감소시킬 수 있다.
GaN/AlGaN/GaN 구조 위에 HEMT가 제조될 수 있다는 것이 Yu 등에 의해 제안되었지만, 이러한 구조에서 게이트 성능의 개선은 GaN 캡 하부의 전도층 안의 낮은 캐리어 농도에 기인한 채널 저항 증가에 의해 상쇄되는 것처럼 보여진다. E. T. Yu 등의 "Shottky barrier engineering in Ⅲ-V nitrides via the piezoelectric effect" (Appl. Phys. Lett. 73, 1880 (1998)) 참조.
본 발명의 실시예들은 개선된 AlGaN/GaN HEMT 소자와 그 제조방법을 제공한다. 본 발명의 특정 실시예들에 있어서, 저저항 소스 및 드레인 콘택, 소자를 통한 전류 흐름 및 게이트 콘택의 차단 능력 사이의 타협을 위한 균형(trade-off)은 AlGaN 배리어층 상에 GaN 캡을 제공하고 캡 세그먼트 상에 비-오믹 콘택을 제공하여 게이트 콘택을 형성함으로써 감소되거나 피할 수 있다. 다른 실시예들에서, 게이트 콘택과 캡 세그먼트는 감소된 내부 전기장을 가진 AlGaN/GaN HEMT 구조를 제공하도록 배열되는데, 이것은 높은 구동 전압 및 전력 레벨을 초래할 수 있다. 따라서, 본 발명의 실시예들은 GaN/AlGaN/GaN 구조에 관련된 게이트 성능 개선과 함께 AlGaN/GaN HEMT 구조에서 발견된 낮은 콘택 저항의 이익을 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 소자(11)를 도시한다. 소자(11)는 기판(12)과 기판(12) 상에 선택적으로 형성할 수도 있는 버퍼층(13)을 포함한다. 기판(12)은 실리콘 카바이드, 사파이어, 실리콘, 벌크 갈륨 나이트라이드 혹은 나이트라이드계 전자 소자를 지지하기에 적합한 다른 적당한 기판일 수 있다. 바람직하게, 기판은 반-절연성 4H 실리콘 카바이드(0001) 또는 6H SiC(0001)이다. 벌크 GaN 이외의 기판의 경우, 선택적인 버퍼층(13)이 고품질 갈륨 나이트라이드를 성장시킬 수 있는 표면을 제공한다. 버퍼층(13)의 조성과 형성 방법은 사용되는 기판의 종류에 따라 달라진다. 적당한 버퍼층은 기술 분야에 잘 알려져 있어 더 설명할 필요가 없다. GaN 채널층(14)은 버퍼층(13)이 있으면 버퍼층(13) 상에 제공되고 버퍼 층(13)이 없으면 기판(12) 상에 제공된다. 채널층(14)과 후속 GaN계 층들은 MOCVD, MBE 및/또는 다른 적당한 성장 기술에 의해 형성될 수 있다. 채널층(14)은 바람직하게는 언도프트이나, 면전하 영역(15)의 전자 농도, 면전하 영역 하부의 전도대 Ec 및 가전자대 Ev의 거동을 조정하기 위해 다양한 물질로 도핑될 수 있다.
GaN 채널층(14) 상에 AlGaN 배리어층(16)이 형성되어 채널층(14) 및 배리어층(16) 사이의 이종 접합을 형성한다. AlGaN 배리어층(16)은 바람직하게는 15% 내지 60%의 알루미늄 조성을 가지며, 약 4×1018cm-3의 실리콘으로 도핑되어 바람직하게는 약 5×1012cm-2 이상의 총 면농도를 제공할 수 있다. 배리어층(16)은 약 15 내지 약 40nm의 두께일 수 있고, 바람직하게는 약 25nm 두께이다.
상술한 바와 같이, 접합(15)에서의 AlGaN/GaN 이종 배리어 때문에, 이차원 전자 가스가 접합(15) 근처에 형성된다. 오믹 소스 전극(18)과 드레인 전극(20)이 AlGaN 배리어층(16)의 표면 상에 형성된다. 소스 전극(18)과 드레인 전극(20)은 Ti/Si/Ni, Ti/Al/Ni 또는 n-형 AlGaN과 오믹 콘택을 형성하는 다른 적당한 물질일 수 있다. AlGaN/GaN HEMT 소자에 적당한 오믹 콘택은 S. T. Sheppard, W. L. Pribble, D. T. Emerson, Z. Ring, R. P. Smith, S. T. Allen 및 J. W. Palmour의 "High Power Demonstration at 10 GHz with GaN/AlGaN HEMT Hybrid Amplifiers" (58회 Device Research Conference, Denver, CO June 2000에서 발표) 및 S. T. Sheppard, K. Doverspike, M. Leonard, W. L. Pribble, S. T. Allen 및 J. W. Palmour의 "Improved 10-GHz Operation of GaN/AlGaN HEMTs on Silicon Carbide" (Mat. Sci. Forum, Vols. 338-342 (2000), pp. 1643-1646)에 개시되어 있으며, 그 개시 내용은 여기에 충분히 설명된 것처럼 원용되어 통합된다. 소스 전극(18)과 드레인 전극(20)간의 거리는, 전형적으로, 약 2 내지 약 4㎛일 수 있다.
도 3에 더 도시되어 있는 바와 같이, 얇은 GaN계 캡 세그먼트(30), 바람직하게는 GaN 캡 세그먼트가 소스 전극(18)과 드레인 전극(20) 사이의 AlGaN층(16) 상에 형성되어 있다. 캡 세그먼트(30)는 바람직하게는 약 10-60Å의 두께이고, 바람직하게는 도핑되지 않은 것이다. 캡 세그먼트(30)는 갈륨 나이트라이드로 형성되는 것이 바람직하지만, 다른 적당한 물질도 이용될 수 있다. 예를 들어, 채널층으로부터 알루미늄의 비율이 감소되도록, 경사지거나 감소된 알루미늄 양을 가진 AlGaN층이 사용될 수 있다. 이러한 AlGaN층은, 예를 들어 식각으로, 캡 세그먼트(30)를 제공하도록 형성될 수 있다. 여기에 사용된 바와 같이, GaN계라는 용어는 갈륨 및 질소를 가진 물질을 가리키는 것으로 GaN과 AlGaN이 포함된다.
게이트 전극(26)이 캡 세그먼트(30) 상에 형성되어 있다. 게이트 전극(26)은 바람직하게 백금, 니켈 혹은 n형 또는 "진성" GaN과 비-오믹 콘택을 형성하는 다른 적당한 금속으로 형성된다. 게이트 전극(26)은 T-형 게이트 구조의 추가적인 금속층으로 피복될 수 있다. 또는 특정 실시예에서, T-형 게이트가 한번의 공정 단계로 형성될 수 있다. T-형 게이트 구조는 RF 및 마이크로파 소자에 특히 적당하다.
AlGaN 또는 GaN의 갈륨 또는 알루미늄 면 상에 성장된 GaN/AlGaN 구조 안의 분극 효과 때문에, 게이트 전극(22) 하부의 전도에 대한 배리어는 크게 향상된다. 따라서, 게이트 누설이 감소되거나 심지어는 최소화된다.
바람직하기로는, 캡 세그먼트(30)의 소스측 측벽(31)이 게이트 전극(26)의 소스측 측벽(27)과 실질적으로 정렬된다. 캡 세그먼트(30) 때문에 그 하부에 있는 2DEG 영역(15) 안의 캐리어 농도가 감소될 수 있으므로, 캡 세그먼트(30)가 소스 전극(18)과 게이트 전극(26) 사이에서 신장하는 것은 증가된 저항을 초래할 수 있기 때문에 바람직하지 않을 수 있다. 따라서, 공정 한계의 관점에서 가능한 한 합리적으로 작은 거리만큼 캡 세그먼트(30)가 소스 전극(18)으로부터 이격되도록 하는 것이 바람직하다. 따라서, 약 0 내지 약 2㎛ 미만의 거리가 적당할 수 있고, 종래의 마스킹 및 제조 기술로는 예컨대, 약 0.3 내지 약 1.5㎛의 거리가 가능할 것이다. 반대로, 캡 세그먼트(30)의 드레인측 측벽(32)은 게이트 전극(26)의 드레인측 측벽(28)으로부터 소정 거리, 바람직하게는 약 0.5 내지 약 1㎛를 지나 신장하는 것이 유리할 수 있다. 따라서, 캡 세그먼트(30)의 드레인측 측벽(32)은 드레인 전극(20)으로부터 약 0 내지 약 3㎛ 미만의 거리로 신장할 수 있다. 드레인측 측벽(32)과 드레인 전극(20)간 거리가 0㎛인 경우에는 드레인측 측벽(32)이 없을 수 있으나 캡 세그먼트(30)가 드레인 전극(20) 하부로 신장할 수 있다. 그러나, 이것은 바람직하지 않을 수 있다. 따라서, 본 발명의 바람직한 실시예에 있어서, 드레인측 측벽(32)과 드레인 전극(20)간 거리는 약 0.5㎛ 이상이다.
게이트 전극(26) 하부의 캡 세그먼트(30)가 있다고 하여 소자의 동작에 악영향을 끼치는 것은 아닌데, 이는 캡 세그먼트(30)가 게이트 아래의 2DEG 영역(15) 안의 캐리어 농도에 미치는 영향을 보상하도록 게이트 바이어스를 조절할 수 있기 때문이다. 동작에 있어서, 전자는 2DEG 영역(15)을 통해 소스 전극(18)으로부터 드 레인 전극(20)으로 흐른다. 동작의 특정 이론에 한정되는 것은 아니지만, 게이트 전극(22)과 드레인 전극(20) 사이의 2DEG 영역 위로 캡 세그먼트(30)가 존재하는 것은 소자의 동작에 악영향을 주지 않는 것으로 여겨지며, 이것은 소자의 전도도가 게이트 전극(22)과 드레인 전극(20) 사이의 2DEG 영역(15) 일부 안의 평형 전자 농도에 의해 지배되지 않기 때문이다. 사실, 게이트 전극(26)의 드레인측 측벽(28)을 소정 거리 지나게 캡 세그먼트(30)를 신장시키는 것은 소자 안의 내부 전기장을 감소시켜 소자 성능을 개선할 수 있으며, 이로써 보다 높은 전압 및 전력 레벨에서의 동작을 허용한다. FET 안의 항복 전압은 보통 게이트 콘택의 드레인측 상에 발생되는 최대 내부 전기장에 의해 제한되어 아발란치 및 게이트를 통한 원치 않는 전류를 유도할 수 있다. 캡 세그먼트를 드레인 쪽으로 신장시키는 것은 분극 효과에 의한 캡 하부의 총 전하 양을 감소시킨다. 이러한 트랜지스터에 대한 푸아송 방정식의 해는, 최대 통과할 수 있는 전기장을 가정할 경우 게이트 아래 드레인 쪽의 영역에 더 적은 전하를 갖는 트랜지스터가 더 높은 바이어스에서 동작할 수 있다는 것을 보여준다.
도 3은 본 발명의 개별 소자 실시예를 도시하지만, 기술 분야의 숙련된 자에게 이해될 수 있는 것과 같이, 도 3은 복수개의 셀을 가진 소자의 단위 셀로 여겨질 수 있다. 따라서, 예를 들어, 도 3에 도시된 소자의 주변에 수직인 축(도 3에 도시한 소자의 수직 모서리)에 거울대칭된 추가의 단위 셀이 도 3에 도시된 소자 안으로 포함될 수 있다. 따라서, 본 발명의 실시예들은 도 3에 도시된 소자뿐만 아니라 도 3에 도시된 캡 세그먼트와 게이트 콘택이 포함된 단위 셀을 여러 개 가지 는 소자를 포함한다.
GaN 캡 세그먼트를 이용하는 본 발명에 따른 AlGaN/GaN HEMT 제조방법이 도 4a 내지 도 4c에 도시되어 있고, 기판(12) 상에 버퍼층(13)을 형성하는 단계를 선택적으로 포함한다. 버퍼층(13) 상에 GaN 채널층(14)을 형성하고 채널층 상에 AlGaN 배리어층(16)을 형성한다. 배리어층(16) 상에 얇은 GaN 캡층(30')을 형성한다. 층들은 MOCVD, MBE 및/또는 기술 분야에 알려진 다른 적당한 방법으로 형성할 수 있다.
GaN 캡층(30')을 패터닝하여 게이트 전극을 위한 GaN 캡 세그먼트(30)를 제공한다. 예를 들어, 도 4a에 도시한 바와 같이 GaN 캡층(30') 상에 식각 마스크(40)를 형성하고, GaN 캡층(30')의 일부를 예를 들어, 전형적인 식각 기술에 의해, 배리어층(16)이 보이게 제거하여, 도 4b에 도시한 것과 같은 GaN 캡 세그먼트(30)를 남길 수 있다. 그러나, 선택적 에피택셜 성장과 같은 다른 기술도 이용될 수 있다.
도 4c에 도시한 바와 같이, 소스 전극(18)과 드레인 전극(20)을 일반적인 기술을 사용하여 배리어층(16)의 노출된 위치 상에 형성한다. 게이트 전극(22)을 GaN 세그먼트(30) 상에 형성한다. 도 4a 내지 도 4c에 보인 실시예들에서, 게이트 콘택의 소스측 측벽은 일반적인 포토리소그라피 기술 및 마스크 정렬 기구를 이용해 GaN 캡 세그먼트(30)의 소스측 측벽과 정렬시킨다. 도 4a 내지 도 4c에 보인 실시예들에서, 게이트 전극(22)은 GaN 캡 세그먼트(30)의 소스측 측벽에 자기정렬되지는 않는다. 따라서, 게이트 전극(22)이 도 5a 및 도 5b에 도시한 바와 같이 각각 소스측 또는 드레인측으로 오정렬될 수 있다. 정도가 약한 오정렬은 소자의 동작에 악영향을 끼치지 않을 수 있지만 심한 오정렬은 소자에 치명적일 수 있다. 따라서, 도 4c에 도시한 바와 같이, 게이트 전극(22)의 소스측 측벽이 GaN 캡 세그먼트(30)의 소스측 측벽에 정렬되는 것이 바람직하나, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 전극(22)의 소스측 측벽이 GaN 캡 세그먼트(30)의 소스측 측벽에 단지 실질적으로 정렬되어도 본 발명의 교시로부터의 이익을 가질 수 있다. 따라서, 여기에 사용된 바와 같이, 실질적인 정렬 또는 실질적으로 정렬된다라는 용어는 오정렬을 포함할 수 있는 정렬 정도를 가리킨다.
도 6a 내지 도 6c에 본 발명에 따른 실시예들에 의한 다른 소자 제조방법이 도시되어 있다. 이러한 실시예들에서, GaN 캡 세그먼트(30)의 소스측 측벽은 게이트 전극(22)의 소스측 측벽에 자기정렬된다.
도 6a를 참조하면, 선택적으로 기판(12) 상에 버퍼층(13)을 형성한다. 버퍼층(13) 또는 기판(12) 상에 GaN 채널층(14)을 형성하고 GaN 채널층(14) 상에 AlGaN 배리어층(16)을 형성한다. 상술한 바와 같이, 배리어층(16) 상에 얇은 GaN 캡층(30')을 형성한다. GaN 캡층(30') 상에 게이트 금속(22')을 형성하고 게이트 금속(22')을 일부 패터닝하여 게이트 전극(22)의 드레인측 측벽을 제공하고 게이트 전극(22)의 소스측 측벽을 지나 신장하는 게이트 금속(22') 부분을 제공한다. GaN 캡층(30') 상에 게이트 금속(22')과 일부 중첩되는 식각 마스크(44)를 증착하여 GaN 캡 세그먼트(30)와 게이트 전극(22)의 소스측 측벽, GaN 캡 세그먼트(30)의 드레인측 측벽을 정의한다.
도 6b에 도시한 바와 같이, GaN 캡층(30')이 노출된 부분을 식각으로 제거하여 한 측벽이 게이트 전극(22)의 측벽과 자기정렬된 GaN 캡 세그먼트(30)를 형성하고 AlGaN 배리어층(16)의 일부를 노출시킨다. 그런 다음, 마스크(44)를 제거한다. 도 6c에 도시한 바와 같이, 소스 전극(18)과 드레인 전극(20)을 노출된 부분의 AlGaN 배리어층(16) 상에 형성하고 소자의 나머지 부분은 일반적인 방식에 따라 처리한다.
이상 본 발명의 실시예들이 특정 순서를 따르는 경우에 대해 설명되었지만, 기술 분야의 숙련자에게 이해될 수 있는 것처럼, 순서 안의 단계들은 본 발명의 교시로부터의 이익을 누리면서 재정렬될 수 있다. 뿐만 아니라, 특정 단계는 본 발명의 교시로부터의 이익을 누리면서 단일 단계로 결합되거나 여러 개의 단계로 분리될 수 있다. 따라서, 본 발명이 여기에 설명된 단계 그대로의 순서에 국한되는 것으로 해석되어서는 안된다.
도면들과 명세서에서 본 발명의 바람직한 실시예들에 대하여 설명하였고, 비록 특정 용어가 사용되었지만 그들은 일반적이고 설명을 위한 의미로만 사용된 것이고, 한정을 위한 목적으로 사용된 것은 아니며, 본 발명의 범위는 첨부된 청구범위에 기재되어 있다.
본 발명에 따르면, GaN/AlGaN/GaN 구조에 관련된 게이트 성능 개선과 함께 AlGaN/GaN HEMT 구조에서 발견된 낮은 콘택 저항의 장점을 제공할 수 있다.

Claims (44)

  1. 갈륨 나이트라이드(GaN) 채널층;
    상기 채널층 상의 알루미늄 갈륨 나이트라이드(AlGaN) 배리어층;
    상기 배리어층 상에 위치하여 소스 전극을 제공하는 제1 오믹 콘택;
    상기 배리어층 상에 상기 소스 전극과 이격되어 위치하고 드레인 전극을 제공하는 제2 오믹 콘택;
    상기 소스 전극과 드레인 전극 사이의 상기 배리어층 상에 위치하고, 상기 배리어층보다 낮은 농도의 알루미늄을 가지며, 상기 소스 전극과 이격되어 인접한 제1 측벽을 가진 GaN계 캡 세그먼트; 및
    상기 GaN계 캡 세그먼트 상에 위치하고, 상기 GaN계 캡 세그먼트의 상기 제1 측벽과 정렬된 제1 측벽을 가지며 상기 GaN계 캡 세그먼트의 제1 측벽과 제2 측벽 사이의 거리 중 일부에만 신장되어 있는 게이트 콘택을 제공하는 비-오믹 콘택을 포함하는 고 전자이동도 트랜지스터(HEMT).
  2. 제1항에 있어서, 상기 GaN계 캡 세그먼트는 상기 드레인 전극과 이격되어 인접한 제2 측벽을 가진 것을 특징으로 하는 HEMT.
  3. 제1항에 있어서, 상기 GaN계 캡 세그먼트는 GaN 캡 세그먼트를 포함하는 것을 특징으로 하는 HEMT.
  4. 제3항에 있어서, 상기 비-오믹 콘택은 상기 GaN 캡 세그먼트의 상기 제1 측벽으로 신장하지만 지나치지는 않는 것을 특징으로 하는 HEMT.
  5. 제3항에 있어서, 상기 GaN 캡 세그먼트는 10 내지 60Å의 두께를 가진 것을 특징으로 하는 HEMT.
  6. 제5항에 있어서, 상기 GaN 캡 세그먼트는 언도프트 GaN을 포함하는 것을 특징으로 하는 HEMT.
  7. 제2항에 있어서, 상기 소스 전극과 상기 드레인 전극은 2 내지 4㎛ 거리로 이격되어 있는 것을 특징으로 하는 HEMT.
  8. 제3항에 있어서, 상기 GaN 캡 세그먼트의 상기 제1 측벽은 상기 소스 전극으로부터 2㎛ 미만인 것을 특징으로 하는 HEMT.
  9. 제8항에 있어서, 상기 GaN 캡 세그먼트의 상기 제1 측벽은 상기 소스 전극으로부터 0.3 내지 1.5㎛인 것을 특징으로 하는 HEMT.
  10. 제2항에 있어서, 상기 GaN 캡 세그먼트의 상기 제2 측벽은 상기 게이트 전극으로부터 0.5 내지 1㎛인 것을 특징으로 하는 HEMT.
  11. 제3항에 있어서, 상기 AlGaN 배리어층은 15% 내지 60%의 알루미늄을 포함하는 것을 특징으로 하는 HEMT.
  12. 제11항에 있어서, 상기 AlGaN 배리어층은 실리콘으로 도핑되어 5×1012cm-2에 이르는 총 면농도를 제공하는 것을 특징으로 하는 HEMT.
  13. 제11항에 있어서, 상기 AlGaN 배리어층은 15 내지 40nm의 두께를 가진 것을 특징으로 하는 HEMT.
  14. 제13항에 있어서, 상기 AlGaN 배리어층은 25nm의 두께를 가진 것을 특징으로 하는 HEMT.
  15. 제3항에 있어서, 기판을 더 포함하고, 상기 GaN 채널층이 상기 기판 상에 위치하는 것을 특징으로 하는 HEMT.
  16. 제15항에 있어서, 상기 기판은 실리콘 카바이드를 포함하는 것을 특징으로 하는 HEMT.
  17. 제15항에 있어서, 상기 기판은 사파이어를 포함하는 것을 특징으로 하는 HEMT.
  18. 제15항에 있어서, 상기 기판은 4H 실리콘 카바이드와 6H 실리콘 카바이드 중 적어도 하나를 포함하는 것을 특징으로 하는 HEMT.
  19. 제15항에 있어서, 상기 GaN 채널층과 상기 기판 사이에 배치된 GaN 버퍼층을 더 포함하는 것을 특징으로 하는 HEMT.
  20. 제1항에 있어서, 상기 게이트 전극은 T-형 게이트 전극을 포함하는 것을 특징으로 하는 HEMT.
  21. 기판 상에 제1 갈륨 나이트라이드(GaN)층을 형성하는 단계;
    상기 제1 GaN층 상에 알루미늄 갈륨 나이트라이드(AlGaN)층을 형성하는 단계;
    상기 AlGaN층 상에 상기 AlGaN층보다 낮은 알루미늄 농도를 가진 GaN계 세그먼트를 형성하는 단계;
    상기 AlGaN층에 상기 GaN계 세그먼트와 이격되어 인접한 제1 오믹 콘택을 형성하여 소스 전극을 제공하는 단계;
    상기 AlGaN층 상에 상기 제1 오믹 콘택 반대편으로 상기 GaN계 세그먼트와 이격되어 인접한 제2 오믹 콘택을 형성하여 상기 GaN계 세그먼트가 상기 제1 오믹 콘택과 제2 오믹 콘택 사이에 배치되도록 함으로써 드레인 전극을 제공하는 단계; 및
    상기 GaN계 세그먼트 상에 비-오믹 콘택을 형성하여, 상기 소스 전극에 인접하여 상기 GaN계 세그먼트의 제1 측벽과 정렬된 제1 측벽을 가지며 상기 제1 측벽과 제2 오믹 콘택 사이의 거리 중 일부에만 신장되어 있는 게이트 콘택을 제공하는 단계를 포함하는 고 전자이동도 트랜지스터(HEMT) 제조방법.
  22. 제21항에 있어서, 상기 비-오믹 콘택은 상기 GaN계 세그먼트의 상기 제1 측벽과 상기 드레인 전극에 인접한 제2 측벽 사이의 거리 중 일부에만 신장되어 있는 것을 특징으로 하는 HEMT 제조방법.
  23. 제22항에 있어서, 상기 GaN계 세그먼트를 형성하는 단계는 상기 AlGaN층 상에 GaN 세그먼트를 형성하는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  24. 제23항에 있어서, 상기 GaN 세그먼트를 형성하는 단계와 비-오믹 콘택을 형성하는 단계는
    상기 AlGaN층 상에 제2 GaN층을 형성하는 단계;
    상기 제2 GaN층 상에 비-오믹 콘택을 형성하는 단계;
    상기 비-오믹 콘택과 제2 GaN층을 패터닝하여 상기 GaN 세그먼트와 상기 게 이트 콘택을 제공하는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  25. 제24항에 있어서, 상기 비-오믹 콘택과 제2 GaN층을 패터닝하는 단계는
    상기 비-오믹 콘택과 제2 GaN층 상에 마스크층을 형성하여 상기 비-오믹 콘택의 측벽과 상기 소스 전극에 인접한 상기 GaN 세그먼트와 상기 드레인 전극에 인접한 상기 GaN 세그먼트의 측벽이 정의되도록 상기 마스크층으로 상기 비-오믹 콘택과 제2 GaN층의 일부를 덮는 단계;
    상기 비-오믹 콘택과 제2 GaN층을 식각하여 상기 AlGaN층의 일부를 노출시키는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  26. 제23항에 있어서, 상기 GaN 세그먼트는 10 내지 60Å의 두께를 가지도록 형성하는 것을 특징으로 하는 HEMT 제조방법.
  27. 제26항에 있어서, 상기 GaN 캡 세그먼트는 언도프트 GaN을 포함하는 것을 특징으로 하는 HEMT 제조방법.
  28. 제23항에 있어서, 상기 제1 오믹 콘택을 형성하는 단계와 상기 제2 오믹 콘택을 형성하는 단계는 2 내지 4㎛ 거리로 이격된 제1 오믹 콘택과 제2 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  29. 제23항에 있어서, 상기 제1 오믹 콘택은 상기 GaN 세그먼트로부터 2㎛ 미만의 거리에 형성하는 것을 특징으로 하는 HEMT 제조방법.
  30. 제29항에 있어서, 상기 제1 오믹 콘택은 상기 GaN 세그먼트로부터 0.3 내지 1.5㎛의 거리에 형성하는 것을 특징으로 하는 HEMT 제조방법.
  31. 제23항에 있어서, 상기 비-오믹 콘택의 측벽이 상기 GaN 세그먼트의 상기 제2 측벽으로부터 0.5 내지 1㎛에 위치하도록 상기 비-오믹 콘택을 패터닝하는 것을 특징으로 하는 HEMT 제조방법.
  32. 제23항에 있어서, 상기 AlGaN층을 형성하는 단계는 15% 내지 60%의 알루미늄을 가지는 AlGaN층을 형성하는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  33. 제32항에 있어서, 상기 AlGaN층을 형성하는 단계는 실리콘으로 도핑되어 5×1012cm-2에 이르는 총 면농도를 보이는 AlGaN층을 형성하는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  34. 제32항에 있어서, 상기 AlGaN층을 형성하는 단계는 15 내지 40nm의 두께로 AlGaN층을 형성하는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  35. 제34항에 있어서, 상기 AlGaN층을 형성하는 단계는 25nm의 두께로 AlGaN층을 형성하는 단계를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  36. 제23항에 있어서, 상기 기판은 실리콘 카바이드를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  37. 제23항에 있어서, 상기 기판은 사파이어를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  38. 제23항에 있어서, 상기 기판은 4H 실리콘 카바이드와 6H 실리콘 카바이드 중 적어도 하나를 포함하는 것을 특징으로 하는 HEMT 제조방법.
  39. 제23항에 있어서, 상기 제1 GaN층과 상기 기판 사이에 배치된 제3 GaN층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 HEMT 제조방법.
  40. 제23항에 있어서, T-형 게이트를 제공하기 위하여 상기 비-오믹 콘택 상에 금속화층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 HEMT 제조방법.
  41. 갈륨 나이트라이드(GaN) 채널층;
    알루미늄 갈륨 나이트라이드(AlGaN) 배리어층;
    상기 AlGaN 배리어층 상에 위치하고 소스 콘택 및 드레인 콘택을 제공하기 위한 오믹 콘택들;
    상기 소스 콘택 및 드레인 콘택 사이에 배치된 비-오믹 게이트 콘택; 및
    상기 비-오믹 게이트 콘택 및 상기 AlGaN 배리어층과 연동된 수단으로서, 상기 수단이 없을 때보다 상기 오믹 콘택들의 저항을 줄이고 상기 게이트 콘택의 차단 전압을 증가시키는, 상기 오믹 콘택들의 저항을 감소시키고 상기 게이트 콘택의 차단 전압을 증가시키기 위한 수단을 포함하는 고 전자이동도 트랜지스터(HEMT).
  42. 제41항에 있어서, 상기 오믹 콘택들의 저항을 감소시키고 상기 게이트 콘택의 차단 전압을 증가시키기 위한 수단은 상기 게이트 콘택과 상기 AlGaN 배리어층 사이의 GaN 세그먼트를 포함하고, 상기 GaN 세그먼트는 상기 소스 콘택에 인접한 상기 GaN 세그먼트의 부분 상에 상기 게이트 콘택을 구비하며, 상기 GaN 세그먼트는 상기 게이트 콘택을 지나 상기 드레인 콘택으로 신장하여 있는 것을 특징으로 하는 HEMT.
  43. 제42항에 있어서, 상기 게이트 콘택은 상기 GaN 세그먼트의 측벽으로 신장하지만 지나치지는 않고, 상기 소스 콘택과 이격되어 있는 것을 특징으로 하는 HEMT.
  44. 제42항에 있어서, 상기 GaN 세그먼트는 0.5 내지 1㎛ 신장하는 것을 특징으로 하는 HEMT.
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