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KR101890749B1 - 전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법 - Google Patents

전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법 Download PDF

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KR101890749B1
KR101890749B1 KR1020110110721A KR20110110721A KR101890749B1 KR 101890749 B1 KR101890749 B1 KR 101890749B1 KR 1020110110721 A KR1020110110721 A KR 1020110110721A KR 20110110721 A KR20110110721 A KR 20110110721A KR 101890749 B1 KR101890749 B1 KR 101890749B1
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Abstract

전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법에 관해 개시되어 있다. 개시된 질화갈륨계 반도체소자는 GaN 계열 반도체층 및 상기 GaN 계열 반도체층 상에 구비된 전극구조체를 포함할 수 있다. 상기 전극구조체는 도전 물질을 포함하는 전극요소 및 상기 전극요소와 상기 GaN 계열 반도체층 사이에 구비된 확산층을 포함할 수 있다. 상기 확산층은 4족 원소를 포함할 수 있다. 예컨대, 상기 확산층은 Ge, Si, Sn, Pb 및 GeSi 중 적어도 어느 하나를 포함할 수 있다. 상기 확산층과 접촉된 상기 GaN 계열 반도체층 영역은 상기 4족 원소로 도핑될 수 있다. 상기 GaN 계열 반도체층은, 예컨대, GaN층 및 AlGaN층을 포함할 수 있다. 상기 질화갈륨계 반도체소자는 고전자이동도 트랜지스터(HEMT)일 수 있고, 파워소자(power device)일 수 있다.

Description

전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법{Electrode structure, gallium nitride based semiconductor device including the same and methods of manufacturing the same}
전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법에 관한 것이다.
질화갈륨계 반도체는 에너지갭이 크고, 높은 열적·화학적 안정성, 높은 전자 포화속도(∼3×107 cm/sec) 등 뛰어난 물성 가지고 있다. 특히, 질화갈륨계 반도체를 이용한 전자소자는 높은 항복전계(∼3×106 V/cm), 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 장점을 가지고 있다. 질화갈륨계 이종접합구조를 이용하는 HFET(heterostructure field effect transistor)의 경우, 접합 계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 상기 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 더욱 높일 수 있다. 이와 같은 물성적인 특징으로 인해, 질화갈륨계 반도체는 광소자뿐만 아니라 고주파·고출력용 전자소자 및 전력소자(즉, 파워소자)(power device)로의 응용이 가능하다.
그런데 질화갈륨계 반도체를 다양한 전자소자(반도체소자)에 적용하는데 있어서, 질화갈륨계 반도체와 우수한 접촉 특성을 갖는 전극의 개발이 중요할 수 있다. 예컨대, 질화갈륨계 반도체와 오믹 콘택(ohmic contact)할 수 있는 전극 및 그 제조공정을 개발/개선하는 것이 전자소자(반도체소자)의 성능 향상에 상당한 영향 줄 수 있다.
질화갈륨계 반도체와 우수한 접촉 특성을 갖는 전극구조체 및 이를 포함하는 질화갈륨계 반도체소자를 제공한다.
오믹 콘택(ohmic contact)을 위한 열처리 온도를 낮출 수 있는 전극구조체 및 이를 포함하는 질화갈륨계 반도체소자를 제공한다.
상기 전극구조체 및 질화갈륨계 반도체소자의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, GaN 계열 반도체층; 및 상기 GaN 계열 반도체층 상에 구비된 전극구조체;를 포함하는 질화갈륨계 반도체소자에 있어서, 상기 전극구조체는 도전 물질을 포함하는 전극요소; 및 상기 전극요소와 상기 GaN 계열 반도체층 사이에 구비된 것으로, 4족 원소를 포함하는 확산층;을 구비하고, 상기 확산층과 접촉된 상기 GaN 계열 반도체층 영역은 상기 4족 원소로 도핑된 질화갈륨계 반도체소자가 제공된다.
상기 확산층은 Ge, Si, Sn, Pb 및 GeSi 중 적어도 어느 하나를 포함할 수 있다. 여기서, Ge, Si, Sn 및 Pb 가 상기 4족 원소에 해당된다.
상기 확산층은 2∼20nm 정도의 두께를 가질 수 있다.
상기 전극요소는 다층 구조를 가질 수 있다.
상기 전극요소는 Ti/Al 기반의 다층 구조를 가질 수 있다.
상기 전극요소는 Ti/Al, Ti/Al/Ni/Au, Ti/Al/TiN, Ti/Al/Mo 및 Ti/Al/W 중 어느 한 구조를 가질 수 있다.
상기 전극요소의 적어도 일부는 상기 4족 원소를 더 포함할 수 있다.
상기 GaN 계열 반도체층은 GaN층 및 AlGaN층을 포함하는 다층 구조를 가질 수 있다.
상기 전극구조체는 상기 GaN층 또는 AlGaN층에 접촉할 수 있다.
상기 전극구조체와 접촉된 상기 GaN 계열 반도체층 영역은 질소 공공(N vacancy)을 포함할 수 있다.
상기 전극구조체와 상기 GaN 계열 반도체층 사이의 콘택 저항은 1×10-4 Ω·㎠ 이하일 수 있다.
상기 질화갈륨계 반도체소자는 고전자이동도 트랜지스터(high electron mobility transistor)(HEMT)일 수 있다.
상기 질화갈륨계 반도체소자는 파워소자(power device)일 수 있다.
상기 질화갈륨계 반도체소자는 상기 GaN 계열 반도체층의 제1 영역에 구비된 소오스전극; 상기 GaN 계열 반도체층의 제2 영역에 구비된 드레인전극; 및 상기 소오스전극과 상기 드레인전극 사이의 상기 GaN 계열 반도체층 상에 구비된 게이트전극;을 포함할 수 있고, 상기 소오스전극 및 상기 드레인전극 중 적어도 하나는 상기 전극구조체에 대응될 수 있다.
상기 게이트전극과 상기 GaN 계열 반도체층 사이에 게이트절연층이 더 구비될 수 있다.
상기 게이트절연층 상에 식각 베리어층이 더 구비될 수 있다.
상기 식각 베리어층은 실리콘 질화물, 실리콘 산화물, 알루미늄 질화물 및 알루미늄 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기 GaN 계열 반도체층의 상기 제1 및 제2 영역은 소정 깊이로 식각된 영역일 수 있다.
상기 GaN 계열 반도체층은 GaN층 및 AlGaN층을 포함하는 다층 구조를 가질 수 있고, 상기 제1 및 제2 영역의 상면은 상기 GaN층의 식각된 표면이거나 상기 AlGaN층의 식각된 표면일 수 있다.
본 발명의 다른 측면에 따르면, GaN 계열 반도체층을 마련하는 단계; 및 상기 GaN 계열 반도체층 상에 전극구조체를 형성하는 단계;를 포함하는 질화갈륨계 반도체소자의 제조방법에 있어서, 상기 전극구조체를 형성하는 단계는 상기 GaN 계열 반도체층 상에 4족 원소를 포함하는 확산층을 형성하는 단계; 상기 확산층 상에 도전 물질을 포함하는 전극요소를 형성하는 단계; 및 상기 확산층의 4족 원소가 상기 GaN 계열 반도체층으로 확산되도록 상기 확산층 및 상기 GaN 계열 반도체층을 열처리하는 단계;를 포함하는 질화갈륨계 반도체소자의 제조방법이 제공된다.
상기 확산층은 Ge, Si, Sn, Pb 및 GeSi 중 적어도 어느 하나를 포함하도록 형성할 수 있다. 여기서, Ge, Si, Sn 및 Pb 가 상기 4족 원소에 해당된다.
상기 확산층은 2∼20nm 정도의 두께로 형성할 수 있다.
상기 전극요소는 다층 구조로 형성할 수 있다.
상기 전극요소는 Ti/Al 기반의 다층 구조로 형성할 수 있다.
상기 전극요소는 Ti/Al, Ti/Al/Ni/Au, Ti/Al/TiN, Ti/Al/Mo 및 Ti/Al/W 중 어느 하나의 구조로 형성할 수 있다.
상기 열처리는 600∼800℃ 정도의 온도로 수행할 수 있다.
상기 GaN 계열 반도체층은 GaN층 및 AlGaN층을 포함하는 다층 구조를 가질 수 있다.
상기 전극구조체는 상기 GaN층 또는 AlGaN층에 접촉할 수 있다.
상기 질화갈륨계 반도체소자는 고전자이동도 트랜지스터(HEMT)일 수 있다.
상기 질화갈륨계 반도체소자는 파워소자(power device)일 수 있다.
상기 질화갈륨계 반도체소자의 제조방법은 상기 GaN 계열 반도체층 상에 게이트전극을 형성하는 단계; 및 상기 게이트전극 일측의 상기 GaN 계열 반도체층의 제1 영역 상에 소오스전극을 형성하고, 상기 게이트전극 타측의 상기 GaN 계열 반도체층의 제2 영역 상에 드레인전극을 형성하는 단계;를 포함하고, 상기 소오스전극 및 상기 드레인전극 중 적어도 하나는 상기 전극구조체에 대응될 수 있다.
상기 GaN 계열 반도체층과 상기 게이트전극 사이에 게이트절연층을 형성하는 단계를 더 수행할 수 있다.
상기 게이트절연층 상에 식각 베리어층을 형성하는 단계를 더 수행할 수 있다.
상기 식각 베리어층은 실리콘 질화물, 실리콘 산화물, 알루미늄 질화물 및 알루미늄 산화물 중 적어도 어느 하나로 형성할 수 있다.
상기 소오스전극 및 드레인전극을 형성하는 단계 전, 상기 GaN 계열 반도체층의 상기 제1 및 제2 영역을 소정 깊이로 식각하는 단계를 더 수행할 수 있다.
상기 GaN 계열 반도체층은 GaN층 및 AlGaN층을 포함하는 다층 구조를 가질 수 있고, 상기 제1 및 제2 영역의 상면은 상기 GaN층의 식각된 표면이거나 상기 AlGaN층의 식각된 표면일 수 있다.
상기 제1 및 제2 영역을 소정 깊이로 식각하는 단계는, 예컨대, RIE(reactive ion etching) 방법으로 수행할 수 있다.
질화갈륨계 반도체와 우수한 접촉 특성을 갖는 전극구조체 및 이를 포함하는 질화갈륨계 반도체소자를 구현할 수 있다.
오믹 콘택(ohmic contact)을 위한 열처리 온도를 낮출 수 있는 전극구조체 및 이를 포함하는 질화갈륨계 반도체소자를 구현할 수 있다.
상기 전극구조체를 적용하면, 고효율·고성능의 질화갈륨계 반도체소자를 구현할 수 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자를 보여주는 단면도이다.
도 5a 내지 5e는 본 발명의 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자의 제조방법을 보여주는 단면도이다.
도 6의 (A) 및 (B)는 도 5e의 열처리 공정 전, 소오스전극과 접촉된 제2 반도체층 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이다.
도 7의 (A) 및 (B)는 도 5e의 열처리 공정 후, 소오스전극과 접촉된 제2 반도체층 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이다.
도 8a 내지 8d는 본 발명의 다른 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자의 제조방법을 보여주는 단면도이다.
도 9a 내지 9c는 본 발명의 다른 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자의 제조방법을 보여주는 단면도이다.
도 10의 (A) 및 (B)는 도 9c의 열처리 공정 전, 소오스전극과 접촉된 제1 반도체층 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이다.
도 11의 (A) 및 (B)는 도 9c의 열처리 공정 후, 소오스전극과 접촉된 제1 반도체층 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이다.
도 12는 비교예에 따른 질화갈륨계 반도체소자를 보여주는 단면도이다.
도 13의 (A) 및 (B)는 도 12의 전극요소(소오스전극)와 접촉된 제2 반도체층 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이다.
도 14는 표 1의 비교예, 샘플1 및 샘플2의 전극구조체의 열처리 온도에 따른 콘택 저항의 변화를 보여주는 그래프이다.
이하, 본 발명의 실시예에 따른 전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자를 보여주는 단면도이다.
도 1을 참조하면, GaN 계열 반도체층(GL10)이 마련될 수 있다. GaN 계열 반도체층(GL10)은 제1 반도체층(100) 및 제2 반도체층(200)을 포함하는 다층 구조를 가질 수 있다. 제1 및 제2 반도체층(100, 200)은 GaN 계열의 서로 다른 물질층일 수 있다. 따라서 GaN 계열 반도체층(GL10)은 이종접합구조를 포함한다고 할 수 있다. 제1 반도체층(100)은, 예컨대, GaN층일 수 있고, 제2 반도체층(200)은, 예컨대, AlGaN층일 수 있다. 제2 반도체층(200)의 분극률은 제1 반도체층(100)의 분극률보다 클 수 있다. 이러한 제2 반도체층(200)에 의해 제1 반도체층(100)에 2차원 전자가스(2-dimensional electron gas)(2DEG)(미도시)가 형성될 수 있다. 상기 2DEG는 제1 반도체층(100)과 제2 반도체층(200)의 계면 아래의 제1 반도체층(100) 부분에 형성될 수 있다. 상기 2DEG는 n형 채널로 사용될 수 있다. 이런 점에서 제1 반도체층(100)은 채널층일 수 있고, 제2 반도체층(200)은 채널공급층일 수 있다. 제2 반도체층(200)의 두께는 약 50nm 이하일 수 있고, 제1 반도체층(100)의 두께는 제2 반도체층(200)보다 두꺼울 수 있다. 제1 및 제2 반도체층(100, 200)은 소정의 기판(미도시) 상에 구비될 수 있고, 상기 기판과 제1 반도체층(100) 사이에 소정의 버퍼층(buffer layer)(미도시)이 더 구비될 수 있다.
제2 반도체층(200) 상에 게이트절연층(300)이 구비될 수 있다. 게이트절연층(300)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 개시하지 않았더라도 일반적인 트랜지스터에서 사용하는 게이트절연층 물질이면 어느 것이든 게이트절연층(300) 물질로 적용할 수 있다. 게이트절연층(300) 상에 게이트전극(400)이 구비될 수 있다. 게이트전극(400)은 일반적인 반도체소자에서 사용되는 다양한 도전 물질(금속, 도전성 산화물 등)로 형성될 수 있다.
게이트전극(400) 양측의 제2 반도체층(200) 상에 소오스전극(500A) 및 드레인전극(500B)이 구비될 수 있다. 소오스전극(500A)이 드레인전극(500B)보다 게이트전극(400)에 더 가깝게 위치할 수 있다. 즉, 소오스전극(500A)과 게이트전극(400) 사이의 거리는 드레인전극(500B)과 게이트전극(400) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소오스전극(500A) 및 드레인전극(500B)과 게이트전극(400) 사이의 상대적인 거리는 달라질 수 있다. 게이트절연층(300)은 제2 반도체층(200)과 게이트전극(400) 사이에서 소오스전극(500A) 및 드레인전극(500B) 까지 연장된 구조를 가질 수 있다.
소오스전극(500A) 및 드레인전극(500B) 중 적어도 하나는 본 발명의 실시예에 따른 전극구조체의 구성을 가질 수 있다. 소오스전극(500A)과 드레인전극(500B) 모두 본 발명의 실시예에 따른 전극구조체의 구성을 가질 수 있다. 본 실시예에서는 소오스전극(500A)과 드레인전극(500B)이 동일한 구성을 갖는다. 이하에서는, 소오스전극(500A) 및 드레인전극(500B)의 구성에 대해서 구체적으로 설명한다.
소오스전극(500A)은 제2 반도체층(200)의 제1 영역 상에 구비된 확산층(5A) 및 전극요소(50A)를 포함할 수 있다. 확산층(5A)은 전극요소(50A)와 제2 반도체층(200) 사이에 구비될 수 있다. 전극요소(50A)는 다층 구조, 예컨대, Ti/Al 기반의 다층 구조를 가질 수 있다. 구체적인 예로, 전극요소(50A)는 확산층(5A) 상에 순차로 구비된 Ti층(10A), Al층(20A), Ni층(30A) 및 Au층(40A)을 포함하는 구조, 즉, Ti/Al/Ni/Au 구조를 가질 수 있다. 이때, Ti층(10A)은 제2 반도체층(200)과의 오믹 콘택(ohmic contact)에 기여하는 층일 수 있고, Al층(20A)은 낮은 저항을 가지고 우수한 전도성을 제공하는 층일 수 있다. Ni층(30A)은 확산방지층일 수 있고, Au층(40A)은 산화방지층(캡핑층)일 수 있다. 도 1에 도시한 전극요소(50A)의 구성은 예시적인 것이고, 이는 다양하게 변화될 수 있다. 예컨대, 전극요소(50A)는 Ti/Al, Ti/Al/TiN, Ti/Al/Mo 및 Ti/Al/W 중 어느 한 구조를 갖거나, 그 밖에 다른 구성을 가질 수도 있다.
확산층(5A)은 4족 원소를 포함하는 층일 수 있다. 예컨대, 확산층(5A)은 Ge, Si, Sn, Pb 및 GeSi 중 적어도 어느 하나를 포함할 수 있다. 구체적인 예로, 확산층(5A)은 Ge층, Si층, Sn층 또는 Pb층과 같은 단일 원소층이거나, GeSi층과 같은 화합물층일 수 있다. 여기서, Ge, Si, Sn 및 Pb는 상기 4족 원소에 해당된다. 확산층(5A)의 두께는 2∼20nm 정도일 수 있지만, 경우에 따라서는, 2nm 이하일 수도 있다. 이러한 확산층(5A)에 의해 소오스전극(500A)과 제2 반도체층(200)의 오믹 콘택(ohmic contact) 특성이 향상될 수 있다. 이에 대해 구체적으로 설명하면, 확산층(5A)의 4족 원소가 제2 반도체층(200) 영역(상기 제1 영역)으로 확산됨에 따라, 제2 반도체층(200)의 상기 제1 영역이 상기 4족 원소로 도핑될 수 있다. 이러한 4족 원소의 도핑은 제2 반도체층(200)의 상기 제1 영역에 과잉 전자(excess electrons)를 발생시키기 때문에, 제2 반도체층(200)의 상기 제1 영역은 쉽게 n+ 영역이 될 수 있다. 따라서 소오스전극(500A)과 제2 반도체층(200)의 오믹 콘택 특성이 향상될 수 있다. 또한 제2 반도체층(200)의 상기 제1 영역에서 질소(N) 원자가 소오스전극(500A)으로 확산되거나 전극요소(50A)의 금속 원자(ex, Ti 등)가 제2 반도체층(200)으로 확산되어 제2 반도체층(200)의 질소(N) 원자와 결합됨에 따라, 제2 반도체층(200)의 상기 제1 영역에 질소 공공(N vacancy)이 발생될 수 있는데, 이러한 질소 공공(N vacancy)은 n+ 도핑 효과를 나타낸다. 따라서 본 발명의 실시예에 따르면, 소오스전극(500A)과 제2 반도체층(200)은 용이하게 오믹 콘택을 형성할 수 있고, 이들 사이의 콘택 저항은 매우 낮을 수 있다. 소오스전극(500A)과 제2 반도체층(200) 사이의 콘택 저항은 1×10-4 Ω·㎠ 이하, 예컨대, 1×10-5 Ω·㎠ 이하로 매우 낮을 수 있다.
확산층(5A)의 4족 원소가 제2 반도체층(200)으로 확산되는 것과 제2 반도체층(200)에 질소 공공(N vacancy)이 발생되는 것은 열처리 공정의 결과일 수 있다. 즉, 소정의 열처리 공정에 의해 확산층(5A)의 4족 원소가 제2 반도체층(200)으로 확산되고, 전극요소(50A)의 금속 원자(ex, Ti 등)가 제2 반도체층(200)으로 확산되어 제2 반도체층(200)의 질소(N) 원자와 결합될 수 있고, 그 결과, 소오스전극(500A)과 제2 반도체층(200)의 오믹 콘택 특성이 얻어질 수 있다. 본 발명의 실시예에서는 확산층(5A)을 사용하기 때문에, 낮은 열처리 온도(약 600∼800℃)에서도 우수한 오믹 콘택 특성을 용이하게 확보할 수 있다. 따라서 고온의 열처리 공정에 의해 소자의 특성이 열화되는 문제를 억제/방지할 수 있고, 질화갈륨계 반도체소자의 성능/효율을 향상시킬 수 있다.
도 7의 (A)는 도 1의 소오스전극(500A)과 접촉된 제2 반도체층(200) 영역(상기 제1 영역)의 결정 구조를 3차원적으로 보여주는 도면이고, 도 7의 (B)는 소오스전극(500A)과 접촉된 제2 반도체층(200) 영역(상기 제1 영역)의 결정 구조를 2차원적으로 보여주는 도면이다. 도 7은 제2 반도체층(200)이 AlGaN층인 경우이고, 이때 제2 반도체층(200)의 상기 제1 영역에 도핑된(확산된) 4족 원소는 Ge이다. 여기서, Ge 원소는 Si, Sn, Pb 등으로 대체될 수 있다.
도 7의 (A) 및 (B)를 참조하면, 제2 반도체층(200)은 우르자이트(wurzite) 구조의 AlGaN이고, 4족 원소인 Ge가 도핑됨에 따라 과잉 전자(excess electrons)(e-)가 발생됨을 알 수 있다. 또한 AlGaN 구조에 질소 공공(N vacancy)이 형성되어 있다. 과잉 전자(e-) 및 질소 공공(N vacancy)은 n+ 도핑 효과를 나타낸다. 따라서 도 1의 소오스전극(500A)과 접촉된 제2 반도체층(200) 영역(상기 제1 영역)은 n+ 영역일 수 있고, 결과적으로 소오스전극(500A)과 상기 제2 반도체층(200)의 제1 영역은 오믹 콘택될 수 있다.
다시 도 1을 참조하면, 드레인전극(500B)은 제2 반도체층(200)의 제2 영역 상에 구비된 확산층(5B) 및 전극요소(50B)를 포함할 수 있다. 드레인전극(500B)의 확산층(5B) 및 전극요소(50B)는 각각 소오스전극(500A)의 확산층(5A) 및 전극요소(50A)와 동일한 요소일 수 있다. 드레인전극(500B)의 전극요소(50B)는, 예컨대, Ti층(10B), Al층(20B), Ni층(30B) 및 Au층(40B)을 포함할 수 있다. 드레인전극(500B)과 접촉된 제2 반도체층(200) 영역(상기 제2 영역)은 소오스전극(500A)과 접촉된 제2 반도체층(200) 영역(상기 제1 영역)과 동일한 결정 구조 및 특성을 가질 수 있다. 그러므로 드레인전극(500B)과 제2 반도체층(200)은 우수한 오믹 콘택 특성을 나타낼 수 있다.
도 2는 본 발명의 다른 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자를 보여주는 단면도이다. 본 실시예의 구조는 도 1에서 변형된 것이다.
도 2를 참조하면, 리세스영역(R1)을 갖는 GaN 계열 반도체층(GL11)이 마련될 수 있다. GaN 계열 반도체층(GL11)은 제1 반도체층(100)과 제2 반도체층(200a)을 포함할 수 있고, 적어도 제2 반도체층(200a)의 소정 영역에 리세스영역(R1)이 형성될 수 있다. 리세스영역(R1)은 제1 반도체층(100)의 상면을 노출하는 깊이로 형성될 수 있지만, 리세스영역(R1)의 깊이는 달라질 수 있다. 리세스영역(R1)의 깊이는 제2 반도체층(200a)의 두께보다 작거나 클 수 있다. 리세스영역(R1) 상에 게이트전극(400a)이 구비될 수 있다. 리세스영역(R1)과 게이트전극(400a) 사이에 게이트절연층(300a)이 구비될 수 있다. 리세스영역(R1)에 대응하는 채널영역(즉, 2DEG)은 끊어지거나, 나머지 채널영역과 다른 특성(ex, 전자 농도 등)을 가질 수 있다. 따라서 리세스영역(R1)을 형성함으로써, 질화갈륨계 반도체소자의 특성을 조절/개선할 수 있다. 한편, 소오스전극(500A) 및 드레인전극(500B)의 구성은 도 1을 참조하여 설명한 바와 동일할 수 있다.
본 발명의 다른 실시예에 따르면, 도 1 및 도 2에서 게이트절연층(300, 300a) 양측의 GaN 계열 반도체층(GL10, GL11) 영역을 소정 깊이로 식각한 후, 식각된 표면 위에 소오스전극(500A) 및 드레인전극(500B)을 형성할 수 있다. 상기 식각 두께(깊이)는 1∼120nm 정도일 수 있다. 따라서 상기 식각된 표면은 제2 반도체층(200, 200a)의 식각된 표면이거나, 제1 반도체층(100)의 식각된 표면일 수 있다. 예컨대, 도 2에서 게이트절연층(300a) 양측의 제2 반도체층(200a) 영역을 소정 깊이만큼 식각(리세스)한 후, 그 위에 소오스전극(500A) 및 드레인전극(500B)을 형성할 수 있다. 그 예가 도 3에 도시되어 있다.
도 3을 참조하면, 제2 반도체층(200a')은 게이트절연층(300a) 양측의 영역(제1 및 제2 영역)이 일부 두께만큼 식각(리세스)된 구조를 가질 수 있다. 제2 반도체층(200a')의 식각된 표면(상기 제1 및 제2 영역의 표면) 상에 소오스전극(500A) 및 드레인전극(500B)이 구비될 수 있다. 이와 같이, 제2 반도체층(200a')의 식각된 표면 상에 소오스전극(500A) 및 드레인전극(500B)을 형성할 경우, 식각에 의해 제2 반도체층(200a')의 원자 결합이 깨어지기 때문에, 상기 제1 및 제2 영역에서 질소 공공(N vacancy)이 형성될 확률이 높아질 수 있다. 따라서 제2 반도체층(200a')과 소오스전극(500A) 및 드레인전극(500B)의 콘택 저항을 낮추는데 더욱 유리할 수 있다.
도 3의 실시예의 경우, 게이트절연층(300a) 상에 식각 베리어층(450)이 더 구비될 수 있다. 식각 베리어층(450)은 제2 반도체층(200a')의 식각 영역, 즉, 소오스전극(500A) 및 드레인전극(500B)이 형성될 영역을 형성하기 위한 식각 공정에서 마스크의 역할을 할 수 있다. 즉, 식각 베리어층(450)은 제2 반도체층(200a')의 상기 식각 영역을 형성하는 식각 공정시, 게이트절연층(300a) 및 그 아래의 제2 반도체층(200a') 영역을 보호하는 역할을 할 수 있다. 식각 베리어층(450)은, 예컨대, 실리콘 질화물, 실리콘 산화물, 알루미늄 질화물 및 알루미늄 산화물 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 도 2에서 게이트절연층(300a) 양측의 제2 반도체층(200a) 영역을 식각(제거)하고, 그 아래의 제1 반도체층(100) 영역까지 소정 두께만큼 식각(리세스)할 수 있다. 그 예가 도 4에 도시되어 있다.
도 4를 참조하면, 제2 반도체층(200a")은 게이트절연층(300a) 양측의 영역이 식각(제거)된 구조를 가질 수 있고, 제1 반도체층(100')은 게이트절연층(300a) 양측의 영역(제1 및 제2 영역)이 일부 두께만큼 식각(리세스)된 구조를 가질 수 있다. 제1 반도체층(100')의 식각된 표면(상기 제1 및 제2 영역의 표면) 상에 소오스전극(500A) 및 드레인전극(500B)이 구비될 수 있다. 이 경우에도, 도 3에서 설명한 바와 같은 식각 베리어층(450)이 구비될 수 있다. 이와 같이, 제1 반도체층(100')의 식각된 표면 상에 소오스전극(500A) 및 드레인전극(500B)을 형성하면, 식각에 의해 제1 반도체층(100')의 원자 결합이 깨어지기 때문에, 상기 제1 및 제2 영역에서 질소 공공(N vacancy)이 형성될 확률이 높아질 수 있다. 따라서 제1 반도체층(100')과 소오스전극(500A) 및 드레인전극(500B)의 콘택 저항을 낮추는데 더욱 유리할 수 있다.
도 4에서 소오스전극(500A) 및 드레인전극(500B)과 접촉된 제1 반도체층(100') 영역(상기 제1 및 제2 영역)의 결정 구조는 도 11에 도시된 바와 같을 수 있다.
도 11의 (A)는 도 4의 소오스전극(500A)과 접촉된 제1 반도체층(100') 영역(상기 제1 영역)의 결정 구조를 3차원적으로 보여주는 도면이고, 도 11의 (B)는 도 4의 소오스전극(500A)과 접촉된 제1 반도체층(100') 영역(상기 제1 영역)의 결정 구조를 2차원적으로 보여주는 도면이다. 도 11은 제1 반도체층(100')이 GaN층인 경우이고, 이때 제1 반도체층(100')의 상기 제1 영역에 도핑된(확산된) 4족 원소는 Ge이다. 여기서, Ge 원소는 Si, Sn, Pb 등으로 대체될 수 있다.
도 11의 (A) 및 (B)를 참조하면, 제1 반도체층(100')은 우르자이트(Wurzite) 구조의 GaN이고, 4족 원소인 Ge가 도핑됨에 따라 과잉 전자(excess electrons)(e-)가 발생됨을 알 수 있다. 또한 GaN 구조에 질소 공공(N vacancy)이 형성되어 있다. 과잉 전자(e-) 및 질소 공공(N vacancy)은 n+ 도핑 효과를 나타낸다. 따라서 제1 반도체층(100')과 소오스전극(500A)은 우수한 접촉 특성을 가질 수 있다. 다시 말해, 제1 반도체층(100')과 소오스전극(500A)은 오믹 콘택할 수 있고, 이들 사이의 접촉 저항은 매우 낮을 수 있다.
부가해서, 본 발명의 실시예에서 확산층(5A, 5B)의 4족 원소는 제2 반도체층(200, 200a, 200a')이나 제1 반도체층(100')으로 확산될 뿐 아니라 전극요소(50A, 50B)로도 확산될 수 있다. 즉, 전극요소(50A, 50B)는 상기 4족 원소를 더 포함하는 구성을 가질 수 있다. 특히, 전극요소(50A, 50B)의 하층부(lower portion), 즉, Ti층(10A, 10B)이나 Al층(20A, 20B) 내에 상기 4족 원소가 함유되어 있을 수 있다. 또한 전극요소(50A, 50B)의 금속(ex, Ti 등)이 제2 반도체층(200, 200a, 200a')이나 제1 반도체층(100')으로 확산되어 질소 원자와 결합됨에 따라, 금속 질화물이 형성될 수 있다. 예컨대, 전극요소(50A)의 Ti층(10A)에서 Ti가 제2 반도체층(200, 200a, 200a')으로 확산되어 TiN이 형성될 수 있다. 이와 유사하게, Al층(20A)에서 Al이 제2 반도체층(200, 200a, 200a')으로 확산되어 AlN을 형성할 수도 있다. 전극요소(50A, 50B)의 금속(ex, Ti 및 Al 등)은 확산층(5A, 5B) 내에 잔류될 수도 있다. 따라서 확산층(5A, 5B)에는 전극요소(50A, 50B)의 금속(ex, Ti 및 Al 등)이 함유되어 있을 수 있다. 또한 제2 반도체층(200, 200a, 200a')이나 제1 반도체층(100')으로부터 질소 원자가 전극요소(50A, 50B)로 확산될 수도 있다.
이상에서 설명한 본 발명의 실시예에 따른 질화갈륨계 반도체소자는 고전자이동도 트랜지스터(high electron mobility transistor)(HEMT)일 수 있다. 또한 본 발명의 실시예에 따른 질화갈륨계 반도체소자는 HFET(heterostructure field effect transistor)일 수 있다. 이러한 질화갈륨계 반도체소자는, 예컨대, 파워소자(power device)로 사용될 수 있다. 그러나 전술한 질화갈륨계 반도체소자의 구성 및 용도는 예시적인 것에 불과하다. 질화갈륨계 반도체소자의 구성 및 용도는 다양하게 변화될 수 있다. 본 발명의 실시예에 따른 전극구조체는 HEMT 또는 파워소자가 아닌 그 밖의 다양한 질화갈륨계 반도체소자에 적용될 수 있다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자의 제조방법을 보여주는 단면도이다.
도 5a를 참조하면, GaN 계열 반도체층(GL100)을 마련할 수 있다. GaN 계열 반도체층(GL100)은 제1 반도체층(1000) 및 제2 반도체층(2000)을 포함하는 다층 구조를 가질 수 있다. 제1 및 제2 반도체층(1000, 2000)은 GaN 계열의 서로 다른 물질층일 수 있다. 예컨대, 제1 반도체층(1000)은 GaN층일 수 있고, 제2 반도체층(2000)은 AlGaN층일 수 있다. 제2 반도체층(2000)의 분극률은 제1 반도체층(1000)의 분극률보다 클 수 있다. 이러한 제2 반도체층(2000)에 의해 제1 반도체층(1000)에 2차원 전자가스(2DEG)(미도시)가 형성될 수 있다. 상기 2DEG는 제1 반도체층(1000)과 제2 반도체층(2000)의 계면 아래의 제1 반도체층(1000) 부분에 형성될 수 있다.
도 5b를 참조하면, 제2 반도체층(2000)의 소정 영역을 식각하여 리세스영역(R10)을 형성할 수 있다. 리세스영역(R10)의 깊이는 제2 반도체층(2000)의 두께와 동일하거나 유사할 수 있다. 리세스영역(R10)의 깊이는 달라질 수 있다. 예컨대, 리세스영역(R10)의 깊이는 제2 반도체층(2000)의 두께보다 작거나 클 수 있다.
도 5c를 참조하면, 제2 반도체층(2000) 상에 리세스영역(R10)을 덮는 게이트절연층(3000)을 형성할 수 있다. 게이트절연층(3000)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 개시하지 않았더라도 일반적인 트랜지스터에서 사용하는 게이트절연층 물질이면 어느 것이든 게이트절연층(3000) 물질로 적용할 수 있다. 게이트절연층(3000)은 기판(즉, 1000 및 2000)의 깨끗한 표면에 형성해야 하기 때문에, 소오스전극(도 5d의 5000A) 및 드레인전극(도 5d의 5000B)을 형성하기 전에 게이트절연층(3000)을 형성하는 것이 유리할 수 있다. 만약, 소오스전극(도 5d의 5000A) 및 드레인전극(도 5d의 5000B)을 먼저 형성한 후, 게이트절연층(3000)을 형성하면, 소오스전극(도 5d의 5000A) 및 드레인전극(도 5d의 5000B)의 물질로 인해 게이트절연층(3000)과 기판(즉, 1000 및 2000) 사이의 계면이 오염될 수 있다. 이러한 오염 문제를 방지하기 위해, 본 단계에서 우선적으로 게이트절연층(3000)을 형성할 수 있다. 다음, 리세스영역(R10)의 게이트절연층(3000) 상에 게이트전극(4000)을 형성할 수 있다. 게이트전극(4000)은 일반적인 반도체소자에서 사용되는 다양한 도전 물질(금속, 도전성 산화물 등)로 형성할 수 있다.
도 5d를 참조하면, 게이트절연층(3000) 양측의 제2 반도체층(2000) 상에 소오스전극(5000A) 및 드레인전극(5000B)을 형성할 수 있다. 소오스전극(5000A)은 확산층(55A) 및 전극요소(550A)를 포함할 수 있고, 드레인전극(5000B)은 확산층(55B) 및 전극요소(550B)를 포함할 수 있다. 소오스전극(5000A)과 드레인전극(5000B)은 서로 동일한 구성을 가질 수 있다. 확산층(55A, 55B)은 4족 원소를 포함하는 물질로 형성할 수 있다. 예컨대, 확산층(55A, 55B)은 Ge, Si, Sn, Pb 및 GeSi 중 적어도 어느 하나를 포함하도록 형성할 수 있다. 구체적인 예로, 확산층(55A, 55B)은 Ge층, Si층, Sn층 또는 Pb층과 같은 단일 원소층으로 형성하거나, GeSi층과 같은 화합물층으로 형성할 수 있다. 확산층(55A, 55B)은 2∼20nm 정도의 두께로 형성할 수 있지만, 경우에 따라서는, 2nm 이하 또는 20nm 이상의 두께로 형성할 수도 있다. 전극요소(550A, 550B)는 다층 구조, 예컨대, Ti/Al 기반의 다층 구조로 형성할 수 있다. 구체적인 예로, 전극요소(550A, 550B)는 확산층(55A, 55B) 상에 순차로 구비된 Ti층(510A, 510B), Al층(520A, 520B), Ni층(530A, 530B) 및 Au층(540A, 540B)을 포함하는 구조, 즉, Ti/Al/Ni/Au 구조를 가질 수 있다. 이때, Ti층(510A, 510B)은 제2 반도체층(2000)과의 오믹 콘택에 기여하는 층일 수 있고, Al층(520A, 520B)은 낮은 저항을 가지고 우수한 전도성을 제공하는 층일 수 있다. Ni층(530A, 530B)은 확산방지층일 수 있고, Au층(540A, 540B)은 산화방지층(캡핑층)일 수 있다. 전극요소(550A, 550B)의 구성은 예시적인 것이고, 이는 다양하게 변화될 수 있다. 예컨대, 전극요소(550A, 550B)는 Ti/Al, Ti/Al/TiN, Ti/Al/Mo 및 Ti/Al/W 중 어느 한 구조를 갖거나, 그 밖에 다른 구성을 가질 수도 있다.
도 5e를 참조하면, 제1 반도체층(1000), 제2 반도체층(2000), 소오스전극(5000A) 및 드레인전극(5000B) 등에 대한 열처리 공정을 수행할 수 있다. 상기 열처리 공정은 소오스전극(5000A)과 제2 반도체층(2000) 사이 그리고 드레인전극(5000B)과 제2 반도체층(2000) 사이의 오믹 콘택 특성을 확보하기 위한 공정일 수 있다. 상기 열처리 공정을 통해서, 확산층(55A, 55B)으로부터 그와 접촉된 제2 반도체층(2000) 영역(제1 및 제2 영역)으로 상기 4족 원소가 확산될 수 있다. 이는 제2 반도체층(2000)의 상기 제1 및 제2 영역에 상기 4족 원소가 도핑된다는 것을 의미한다. 제2 반도체층(2000)의 상기 제1 및 제2 영역이 상기 4족 원소로 도핑됨에 따라, 제2 반도체층(2000)의 상기 제1 및 제2 영역에 과잉 전자(excess electrons)(미도시)가 발생할 수 있다. 또한 상기 열처리 공정에 의해 제2 반도체층(2000)의 상기 제1 및 제2 영역으로부터 소오스전극(5000A) 및 드레인전극(5000B)으로 질소 원자가 확산되거나, 전극요소(550A, 550B)로부터 금속(ex, Ti 등)이 제2 반도체층(2000)의 상기 제1 및 제2 영역으로 확산되어 질소 원자와 결합될 수 있다. 그 결과, 제2 반도체층(2000)의 상기 제1 및 제2 영역에 질소 공공(N vacancy)이 발생할 수 있다. 상기 과잉 전자와 질소 공공은 n+ 도핑 효과를 나타낼 수 있다. 따라서 상기 제2 반도체층(2000)의 제1 및 제2 영역은 n+ 도핑될 수 있고, 소오스전극(5000A) 및 드레인전극(5000B)과 우수한 접촉 특성을 나타낼 수 있다.
부가해서, 상기 열처리 공정시, 확산층(55A, 55B)의 4족 원소가 전극요소(550A, 550B)로 확산될 수 있고, 전극요소(550A, 550B)의 금속 원소가 확산층(55A, 55B)으로 확산될 수 있다. 따라서 전극요소(550A, 550B)는 상기 4족 원소를 포함할 수 있고, 확산층(55A, 55B)은 상기 금속 원소를 포함할 수 있다.
상기 열처리 공정은 600∼800℃ 정도의 온도에서, 예컨대, RTA(rapid thermal annealing) 방식으로 수행할 수 있다. 상기 열처리 공정은 질소 분위기 또는 진공 상태에서 수행할 수 있고, 열처리 시간은 30초 내지 2분 정도일 수 있다. 전술한 열처리 공정의 조건은 예시적인 것이고, 경우에 따라 다양하게 변화될 수 있다.
상기 열처리 공정을 600∼800℃ 정도의 온도에서 수행한다는 것은 중요한 의미를 가질 수 있다. 만약, 확산층(55A, 55B)을 형성하지 않고 전극요소(550A, 550B)만 형성한 상태에서 열처리 공정을 수행하는 경우, 오믹 콘택 특성을 얻기 위해서는 약 850℃ 이상의 고온 공정이 요구될 수 있다. 이는 확산층(55A, 55B)이 없는 경우, 확산층(55A, 55B)에 의한 4족 원소의 도핑 효과 없이 오믹 콘택을 형성해야 하기 때문이다. 즉, 상기 4족 원소에서 기인된 과잉 전자(excess electrons)에 의한 n+ 도핑 효과 없이, 질소 공공(N vacancy)에 의한 도핑 효과만으로 오믹 콘택을 형성하려면, 850℃ 이상의 고온 공정이 요구될 수 있다. 이와 같이, 고온 공정을 진행하는 경우, 그로 인해 질화갈륨계 반도체소자의 특성이 열화될 수 있다. 예컨대, 고온 공정에 의해 게이트절연층(3000)의 특성이 열화되어 절연파괴 전압(breakdown voltage)이 낮아지고, 게이트절연층(3000)을 통한 누설 전류가 증가하는 문제가 발생할 수 있다. 또한 상기 고온 공정으로 인해 전극요소(550A, 550B)의 표면 조도(surface roughness)가 나빠지거나, 고온 공정 중 전극요소(550A, 550B)나 게이트전극(4000)이 산화될 우려도 있다. 그러나 본 발명의 실시예에서는 확산층(55A, 55B)을 사용하기 때문에, 비교적 낮은 온도(600∼800℃)의 열처리를 통해서도 우수한 오믹 특성을 확보할 수 있으므로, 위와 같은 고온 공정의 문제들을 방지할 수 있고, 결과적으로 고성능/고효율의 반도체소자를 얻을 수 있다.
도 6의 (A) 및 (B)는 도 5e의 열처리 공정 전, 소오스전극(5000A)과 접촉된 제2 반도체층(2000) 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이고, 도 7의 (A) 및 (B)는 도 5e의 열처리 공정 후, 소오스전극(5000A)과 접촉된 제2 반도체층(2000) 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이다. 도 6 및 도 7은 제2 반도체층(2000)이 AlGaN층인 경우이다. 또한 도 7에서 제2 반도체층(2000)으로 확산된 4족 원소는 Ge 이다. 여기서, Ge 원소는 Si, Sn, Pb 등으로 대체될 수 있다.
도 6 및 도 7을 비교하면, 상기 열처리 공정에 의해 제2 반도체층(2000)(AlGaN층)으로 확산된 Ge 원소에 의한 과잉 전자(excess electrons)(e-)가 발생되고, 또한 질소 공공(N vacancy)이 발생되는 것을 알 수 있다. 이러한 과잉 전자(e-) 및 질소 공공에 의해 제2 반도체층(2000)(AlGaN층)이 용이하게 n+ 도핑될 수 있다. 결과적으로, 제2 반도체층(2000)(AlGaN층)은 소오스전극(5000A) 및 드레인전극(5000B)과 우수한 오믹 콘택 특성을 가질 수 있다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자의 제조방법을 보여주는 단면도이다.
도 8a를 참조하면, 도 5c와 같이 제2 반도체층(2000) 상에 리세스영역(R10)을 덮는 게이트절연층(3000)을 형성하고, 게이트절연층(3000) 상에 게이트전극(4000)을 형성한 상태에서, 게이트전극(4000) 주위의 게이트절연층(3000) 상에 식각 베리어층(4500)을 형성할 수 있다. 식각 베리어층(4500)은, 예컨대, 실리콘 질화물, 실리콘 산화물, 알루미늄 질화물 및 알루미늄 산화물 중 적어도 어느 하나로 형성할 수 있다.
도 8b를 참조하면, 식각 베리어층(4500)과 게이트전극(4000)을 식각 마스크로 이용해서, 식각 베리어층(4500) 양측의 제2 반도체층(2000)의 제1 및 제2 영역을 소정 깊이만큼 식각할 수 있다. 이때, 식각 베리어층(4500)은 게이트절연층(3000) 아래의 제2 반도체층(2000) 영역을 보호하는 역할을 할 수 있다. 상기 식각 공정은, 예컨대, RIE(reactive ion etching) 방법으로 수행할 수 있다. 이와 같이, 제2 반도체층(2000)의 상기 제1 및 제2 영역을 소정 깊이만큼 식각함으로써, 상기 제1 및 제2 영역에서의 원자 결합을 어느 정도 깨뜨릴 수 있다. 즉, 제2 반도체층(2000)이 AlGaN층인 경우, Al과 Ga 및 N 사이의 결합을 깨뜨릴 수 있다. 따라서, 추후에 제2 반도체층(2000)의 제1 및 제2 영역에 질소 공공을 형성하기가 더욱 용이할 수 있다.
도 8c를 참조하면, 제2 반도체층(2000)의 식각된 제1 및 제2 영역 상에 소오스전극(5000A) 및 드레인전극(5000B)을 형성할 수 있다. 소오스전극(5000A) 및 드레인전극(5000B)은 도 5d에서 설명한 바와 동일한 구성을 가질 수 있다.
도 8d를 참조하면, 제1 반도체층(1000), 제2 반도체층(2000), 소오스전극(5000A) 및 드레인전극(5000B) 등에 대한 열처리 공정을 수행할 수 있다. 상기 열처리 공정의 조건은 도 5e를 참조하여 설명한 바와 동일하거나 유사할 수 있다. 이러한 열처리 공정에 의해 소오스전극(5000A)과 제2 반도체층(2000) 사이 그리고 드레인전극(5000B)과 제2 반도체층(2000) 사이의 오믹 콘택 특성이 확보될 수 있다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 전극구조체를 포함하는 질화갈륨계 반도체소자의 제조방법을 보여주는 단면도이다.
도 9a를 참조하면, 도 8a와 같이 식각 베리어층(4500)을 형성한 상태에서, 식각 베리어층(4500) 및 게이트전극(4000)을 식각 마스크로 이용해서 제2 반도체층(2000)을 식각하고, 그 아래의 제1 반도체층(1000) 영역(즉, 제1 및 제2 영역)의 일부 두께를 식각할 수 있다. 상기 식각 공정은, 예컨대, RIE 방법으로 수행할 수 있다. 제1 반도체층(1000)의 상기 제1 및 제2 영역을 소정 깊이만큼 식각함으로써, 상기 제1 및 제2 영역에서의 원자 결합을 어느 정도 깨뜨릴 수 있다. 따라서, 추후에 제1 반도체층(1000)의 상기 제1 및 제2 영역에 질소 공공을 형성하기가 더욱 용이할 수 있다.
도 9b를 참조하면, 제1 반도체층(1000)의 식각된 제1 및 제2 영역 상에 소오스전극(5000A) 및 드레인전극(5000B)을 형성할 수 있다. 소오스전극(5000A) 및 드레인전극(5000B)은 도 5d에서 설명한 바와 동일한 구성을 가질 수 있다.
도 9c를 참조하면, 제1 반도체층(1000), 제2 반도체층(2000), 소오스전극(5000A) 및 드레인전극(5000B) 등에 대한 열처리 공정을 수행할 수 있다. 상기 열처리 공정의 조건은 도 5e를 참조하여 설명한 바와 동일하거나 유사할 수 있다. 이러한 열처리 공정에 의해 소오스전극(5000A)과 제1 반도체층(1000) 사이 그리고 드레인전극(5000B)과 제1 반도체층(1000) 사이의 오믹 콘택 특성이 확보될 수 있다.
도 10의 (A) 및 (B)는 도 9c의 열처리 공정 전, 소오스전극(5000A)과 접촉된 제1 반도체층(1000) 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이고, 도 11의 (A) 및 (B)는 도 9c의 열처리 공정 후, 소오스전극(5000A)과 접촉된 제1 반도체층(1000) 영역의 결정 구조를 3차원 및 2차원적으로 보여주는 도면이다. 도 10 및 도 11은 제1 반도체층(000)이 GaN층인 경우이다. 또한 도 11에서 제1 반도체층(1000)으로 확산된 4족 원소는 Ge 이다. 여기서, Ge 원소는 Si, Sn, Pb 등으로 대체될 수 있다. 한편, 앞서 언급한 식각에 의한 원자 결합 파괴 효과는 도 10 및 도 11에 반영되지 않았다.
도 10 및 도 11을 비교하면, 상기 열처리 공정에 의해 제1 반도체층(1000)(GaN층)으로 확산된 Ge 원소에 의한 과잉 전자(excess electrons)(e-)가 발생되고, 또한 질소 공공(N vacancy)이 발생되는 것을 알 수 있다. 이러한 과잉 전자(e-) 및 질소 공공에 의해 제1 반도체층(1000)(GaN층)이 용이하게 n+ 도핑될 수 있다. 결과적으로, 제1 반도체층(1000)(GaN층)은 소오스전극(5000A) 및 드레인전극(5000B)과 우수한 오믹 콘택 특성을 가질 수 있다.
도 12는 비교예에 따른 질화갈륨계 반도체소자를 보여주는 단면도이다. 도 12의 구조는 도 1에서 확산층(5A, 5B)이 제외된 구조를 갖는다. 즉, 도 12에서는 제2 반도체층(200) 상에 전극요소(50A, 50B)가 직접 형성되어 있다. 이러한 비교예에 따른 질화갈륨계 반도체소자는 850℃ 정도의 고온 어닐링을 거쳐서 형성된 것일 수 있다.
도 13의 (A)는 도 12의 전극요소(50A)(즉, 소오스전극)와 접촉된 제2 반도체층(200) 영역(제1 영역)의 결정 구조를 3차원적으로 보여주는 도면이고, 도 13의 (B)는 상기 제1 영역의 결정 구조를 2차원적으로 보여주는 도면이다. 도 13은 제2 반도체층(200)이 AlGaN층인 경우이다.
도 13의 (A) 및 (B)를 참조하면, 제2 반도체층(200)은 우르자이트(wurzite) 구조의 AlGaN이고, AlGaN 구조에 질소 공공(N vacancy)이 형성되어 있음을 알 수 있다. 이와 같이, 본 비교예에서는 질소 공공(N vacancy)에 의한 도핑 효과만 이용해서, 오믹 콘택을 형성해야 하기 때문에, 원하는 수준의 콘택 저항을 얻기 위해서는 850℃ 또는 그 이상의 고온 어닐링 공정이 요구된다. 이러한 고온 어닐링은 반도체소자에 좋지 않은 영향을 끼칠 뿐 아니라, 공정 부담 및 제조 비용을 높이는 요인이 될 수 있다.
아래의 표 1은 비교예에 따른 전극구조체의 콘택 저항 및 실시예에 따른 전극구조체의 콘택 저항을 정리한 것이다. 표 1에서 비교예에 따른 전극구조체는 Ti/Al/Ni/Au 구조를 갖고, 이때 하부층(GaN/AlGaN)에 대한 식각은 없었다. 샘플1의 전극구조체는 Ti/Al/Ni/Au 구조를 갖고, 이때 하부층(GaN/AlGaN)은 3nm 정도 식각되었다. 샘플2의 전극구조체는 Ge/Ti/Al/Ni/Au 구조를 갖고, 이때 하부층(GaN/AlGaN)은 3nm 정도 식각되었다. 샘플2에서 Ge층이 도 1의 확산층(5A, 5B)에 대응된다. 표 1의 콘택 저항은 TLM(transmission line measurement) 방법으로 측정되었다.
비교예 샘플1 샘플2
전극구조 Ti/Al/Ni/Au Ti/Al/Ni/Au Ge/Ti/Al/Ni/Au
하부층 GaN/AlGaN GaN/AlGaN GaN/AlGaN
하부층 식각 No 3nm 식각 (RIE) 3nm 식각 (RIE)
열처리 온도 750℃ 750℃ 750℃
콘택 저항 9.57×10-3 Ω·㎠ 6.43×10-4 Ω·㎠ 6.14×10-6 Ω·㎠
표 1을 참조하면, 비교예의 경우, 전극구조체는 확산층을 포함하지 않고 하부층은 식각되지 않았다. 샘플1의 경우, 전극구조체는 확산층을 포함하지 않지만 하부층은 3nm 정도 식각되었다. 샘플2의 경우, 전극구조체는 확산층(Ge)을 포함하고 하부층은 3nm 정도 식각되었다. 비교예, 샘플1 및 샘플2의 구조에 대한 열처리 조건(온도 등)은 동일하였다. 비교예의 전극구조체와 하부층 사이의 콘택 저항은 9.57×10-3 Ω·㎠ 정도로 가장 높았고, 샘플1의 전극구조체와 하부층 사이의 콘택 저항은 6.43×10-4 Ω·㎠ 정도로 비교예의 콘택 저항보다 낮았으며, 샘플2의 콘택 저항은 6.14×10-6 Ω·㎠ 정도로 가장 낮았다. 이를 통해, 본 발명의 실시예에서와 같이 확산층을 적용하면, 전극과 하부층(GaN 계열 반도체층) 사이의 접촉 저항을 크게 낮출 수 있음을 알 수 있다. 또한 비교예 및 샘플1의 결과를 통해, 확산층을 사용하지 않더라도 하부층(GaN 계열 반도체층)을 식각한 후, 그 위에 전극구조체를 형성할 경우, 콘택 저항을 낮출 수 있음을 알 수 있다.
도 14는 표 1의 비교예, 샘플1 및 샘플2의 전극구조체의 열처리 온도에 따른 콘택 저항의 변화를 보여주는 그래프이다.
도 14를 참조하면, 열처리 온도가 750℃ 정도일 때, 샘플2의 전극구조체는 오믹 콘택(ohmic contact) 특성을 나타내지만, 비교예 및 샘플1의 전극구조체는 쇼트키 콘택(Schottky contact) 특성을 나타내는 것을 알 수 있다. 샘플1의 전극구조체는 열처리 온도가 800℃ 정도로 높아지면 오믹 콘택 특성을 나타낼 수 있지만, 비교예의 전극구조체는 열처리 온도가 850℃ 정도로 높아져야 오믹 콘택 특성을 나타낸다. 이와 같이, 본 발명의 실시예에 따르면, 오믹 콘택을 형성하기 위한 열처리 온도를 상당히 낮출 수 있기 때문에, 고온 공정에 따른 소자의 열화 문제를 억제/방지할 수 있고, 고성능/고효율의 질화갈륨계 반도체소자를 구현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 4의 전극구조체 및 질화갈륨계 반도체소자의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 확산층(5A, 5B, 55A, 55B)의 물질은 4족 원소로 한정되지 않고, GaN 계열 반도체에 대해서 n형 도펀트(dopant)의 역할을 할 수 있는 물질이면 어느 물질이든 확산층(5A, 5B, 55A, 55B) 물질로 적용될 수 있음을 알 수 있을 것이다. 또한 제1 반도체층(100, 100') 또는 제2 반도체층(200, 200a, 200a', 200a")은 GaN이나 AlGaN 이외에 다른 GaN 계열 물질로 구성될 수 있고, 제1 및 제2 반도체층(100, 100', 200, 200a, 200a', 200a") 이외에 다른 GaN 계열 반도체층이 추가적으로 더 구비될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에서 게이트절연층(300, 300a)을 형성하지 않고, GaN 계열 반도체층 상에 게이트전극(400, 400a)을 직접 형성할 수도 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에 따른 전극구조체는 GaN 계열 반도체층(단층 또는 다층 구조)을 이용하는 다양한 반도체소자에 다양한 방식으로 적용될 수 있음을 알 수 있을 것이다. 아울러 도 5a 내지 도 5e의 제조방법, 도 8a 내지 도 8d의 제조방법 및 도 9a 내지 도 9c의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 질화갈륨계 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
5A, 5B : 확산층 10A, 10B : Ti층
20A, 20B : Al층 30A, 30B : Ni층
40A, 40B : Au층 50A, 50B : 전극요소
100, 100' : 제1 반도체층 200, 200a, 200a', 200a" : 제2 반도체층
300, 300a : 게이트절연층 400, 400a : 게이트전극
450 : 식각 베리어층 500A : 소오스전극
500B : 드레인전극 GL10, GL11 : GaN 계열 반도체층
R1 : 리세스영역

Claims (31)

  1. GaN 계열 반도체층; 상기 GaN 계열 반도체층의 제1 영역에 구비된 소오스전극; 상기 GaN 계열 반도체층의 제2 영역에 구비된 드레인전극; 및 상기 소오스전극과 상기 드레인전극 사이의 상기 GaN 계열 반도체층 상에 구비된 게이트전극;을 포함하고, 상기 소오스전극 및 드레인전극 각각은 전극구조체를 구비하는 질화갈륨계 반도체소자에 있어서,
    상기 전극구조체는,
    도전 물질을 포함하는 전극요소; 및
    상기 전극요소와 상기 GaN 계열 반도체층 사이에 구비된 것으로, 4족 원소를 포함하는 확산층;을 구비하고,
    상기 확산층과 접촉된 상기 GaN 계열 반도체층 영역은 상기 4족 원소로 도핑되고,
    상기 전극요소는 Ti/Al/Ni/Au, Ti/Al/TiN 및 Ti/Al/W 중 어느 한 구조를 갖고, 상기 전극요소의 적어도 일부는 상기 4족 원소를 더 포함하며,
    상기 GaN 계열 반도체층의 상기 제1 및 제2 영역은 각각의 깊이로 식각된 리세스 영역을 갖고,
    상기 GaN 계열 반도체층은 GaN층 및 AlGaN층을 포함하는 다층 구조를 갖고, 상기 리세스 영역에서 상기 제1 및 제2 영역 각각의 상면(upper surface)은 상기 AlGaN층의 식각된 표면(etched surface)이고, 상기 확산층은 상기 AlGaN층의 상기 식각된 표면에 접촉하고,
    상기 확산층을 포함한 상기 전극구조체 및 상기 GaN 계열 반도체층은 오직 600℃ 이상 800℃ 이하의 온도로 열처리된 층들이고, 상기 전극구조체와 상기 GaN 계열 반도체층 사이의 콘택 저항은 1×10-5 Ω·㎠ 보다 낮은 질화갈륨계 반도체소자.
  2. 제 1 항에 있어서,
    상기 확산층은 Ge, Si, Sn, Pb 및 GeSi 중 적어도 어느 하나를 포함하는 질화갈륨계 반도체소자.
  3. 제 1 항에 있어서,
    상기 확산층은 2∼20nm의 두께를 갖는 질화갈륨계 반도체소자.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 전극구조체와 접촉된 상기 GaN 계열 반도체층 영역은 질소 공공(N vacancy)을 포함하는 질화갈륨계 반도체소자.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 질화갈륨계 반도체소자는 고전자이동도 트랜지스터(high electron mobility transistor)(HEMT)인 질화갈륨계 반도체소자.
  13. 제 1 항 또는 제 12 항에 있어서,
    상기 질화갈륨계 반도체소자는 파워소자(power device)인 질화갈륨계 반도체소자.
  14. 삭제
  15. 제 1 항에 있어서,
    상기 게이트전극과 상기 GaN 계열 반도체층 사이에 구비된 게이트절연층을 더 포함하는 질화갈륨계 반도체소자.
  16. 제 15 항에 있어서,
    상기 게이트절연층 상에 구비된 식각 베리어층을 더 포함하는 질화갈륨계 반도체소자.
  17. 제 16 항에 있어서,
    상기 식각 베리어층은 실리콘 질화물, 실리콘 산화물, 알루미늄 질화물 및 알루미늄 산화물 중 적어도 어느 하나를 포함하는 질화갈륨계 반도체소자.
  18. 삭제
  19. 삭제
  20. GaN 계열 반도체층을 마련하는 단계; 상기 GaN 계열 반도체층의 제1 영역에 소오스전극을 형성하고 상기 GaN 계열 반도체층의 제2 영역에 드레인전극을 형성하는 단계; 상기 소오스전극과 상기 드레인전극 사이의 상기 GaN 계열 반도체층 상에 게이트전극을 형성하는 단계;를 포함하고, 상기 소오스전극 및 드레인전극 각각은 전극구조체를 구비하는 질화갈륨계 반도체소자의 제조방법에 있어서,
    상기 전극구조체를 형성하는 단계는,
    상기 GaN 계열 반도체층 상에 4족 원소를 포함하는 확산층을 형성하는 단계;
    상기 확산층 상에 도전 물질을 포함하는 전극요소를 형성하는 단계; 및
    상기 확산층의 4족 원소가 상기 GaN 계열 반도체층으로 확산되도록 상기 확산층을 포함한 상기 전극구조체 및 상기 GaN 계열 반도체층을 열처리하는 단계;를 포함하고,
    상기 전극요소는 Ti/Al/Ni/Au, Ti/Al/TiN 및 Ti/Al/W 중 어느 한 구조로 형성하고,
    상기 소오스전극 및 드레인전극을 형성하기 전, 상기 GaN 계열 반도체층의 상기 제1 및 제2 영역은 각각의 깊이로 식각된 리세스 영역을 갖도록 형성되고,
    상기 GaN 계열 반도체층은 GaN층 및 AlGaN층을 포함하는 다층 구조를 갖고, 상기 리세스 영역에서 상기 제1 및 제2 영역 각각의 상면(upper surface)은 상기 AlGaN층의 식각된 표면(etched surface)이고, 상기 확산층은 상기 AlGaN층의 상기 식각된 표면에 접촉하고,
    상기 열처리는 오직 600℃ 이상 800℃ 이하의 온도 범위로 수행하고, 상기 전극요소의 적어도 일부는 상기 4족 원소를 더 포함하며,
    상기 열처리 이후, 상기 전극구조체와 상기 GaN 계열 반도체층 사이의 콘택 저항은 1×10-5 Ω·㎠ 보다 낮은 질화갈륨계 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 확산층은 Ge, Si, Sn, Pb 및 GeSi 중 적어도 어느 하나를 포함하도록 형성하는 질화갈륨계 반도체소자의 제조방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제 20 항에 있어서,
    상기 질화갈륨계 반도체소자는 고전자이동도 트랜지스터(HEMT)인 질화갈륨계 반도체소자의 제조방법.
  26. 삭제
  27. 제 20 항에 있어서,
    상기 GaN 계열 반도체층과 상기 게이트전극 사이에 게이트절연층을 형성하는 단계를 더 포함하는 질화갈륨계 반도체소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 게이트절연층 상에 식각 베리어층을 형성하는 단계를 더 포함하는 질화갈륨계 반도체소자의 제조방법.
  29. 삭제
  30. 삭제
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