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JP2023001273A - 窒化物半導体装置 - Google Patents

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Hirotaka Otake
真也 ▲高▼堂
Shinya Takado
健太郎 近松
Kentaro Chikamatsu
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Abstract

【課題】ゲートリーク電流を低減できる窒化物半導体装置を提供する。【解決手段】窒化物半導体装置１は、電子走行層を構成する第１窒化物半導体層４と、第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層５と、ソース電極９と、ドレイン電極１０と、第２窒化物半導体層上に配置され、アクセプタ型不純物を含むリッジ形状の窒化物半導体ゲート層２１と、窒化物半導体ゲート層上に形成され、ソース電極とドレイン電極との間の電気伝導を制御するゲート電極２３と、窒化物半導体ゲート層の上面の両側部と、ゲート電極の側面および上面を覆う第１絶縁層４３，４４，と、窒化物半導体ゲート層と第１絶縁層とを覆う第２絶縁層６とを含み、ゲート電極がＴｉＮを含む。【選択図】図６

Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。
ノーマリーオフ型の窒化物半導体ＨＥＭＴを実現するための構造は、たとえば、特許文献１において提案されている。
特開２０１７－７３５０６号公報
特許文献１は、ＡｌＧａＮ電子供給層にｐ型ＧａＮゲート層（窒化物半導体ゲート層）を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。特許文献１では、ゲート電極としてはｐ型ＧａＮゲート層とショットキー接合するＴｉＮ（窒化チタン）からなるゲート電極が用いられている。このような構成では、ｐ型の窒化物半導体ゲート層とＴｉＮゲート電極とがショットキー接合されるが、ゲート電極と窒化物半導体ゲート層との間のエネルギー障壁（バリアハイト）が不十分でゲートリーク電流が大きいという問題がある。
ゲートリーク電流が大きい場合、所望のオン抵抗を得るために必要なゲート電圧が確保できない、またはゲートドライブ回路での消費電力が増加するといった問題に繋がり、パワー回路、および制御回路部での効率低下、発熱増加が懸念される。これは、高周波スイッチングを特長に掲げるＨＥＭＴにとって大きな課題となる。
この発明の目的は、ゲートリーク電流を低減できる窒化物半導体装置を提供することにある。
本発明の一実施形態に係る窒化物半導体装置は、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、ソース電極と、ドレイン電極と、前記第２窒化物半導体層上に配置され、アクセプタ型不純物を含むリッジ形状の窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に形成され、前記ソース電極と前記ドレイン電極との間の電気伝導を制御するゲート電極と、前記窒化物半導体ゲート層の上面の両側部と、前記ゲート電極の側面および上面を覆う第１絶縁層と、前記窒化物半導体ゲート層と前記第１絶縁層とを覆う第２絶縁層とを含み、
前記ゲート電極がＴｉＮを含む。
この発明の一実施形態では、前記窒化物半導体ゲート層が、アクセプタ型不純物を含む第３窒化物半導体層のみからなる。
この発明の一実施形態では、前記窒化物半導体ゲート層が、前記第２窒化物半導体層上に形成されたアクセプタ型不純物を含む第３窒化物半導体層と、前記第３窒化物半導体層上に積層され、前記第３窒化物半導体層よりもホール濃度が低い第４窒化物半導体層とを含む。
この発明の一実施形態では、前記第４窒化物半導体層が、ドナー型不純物を含む。
この発明の一実施形態では、前記第１絶縁層が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合層である。
この発明の一実施形態では、前記第１絶縁層が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合層であり、前記第２絶縁層が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合層である。
この発明の一実施形態では、前記ゲート電極は、前記窒化物半導体ゲート層上に形成された第１金属膜と、前記第１金属膜上に積層された第２金属膜とを含み、前記第１金属膜は、窒化物半導体ゲート層側の表層部であるＴｉＮからなる第１領域と、前記第１領域以外のＴｉからなる第２領域とを有する。
この発明の一実施形態では、前記第２金属膜はＴｉＮからなり、前記第１領域のＴｉ／Ｎ組成比が、前記第２金属膜のＴｉ／Ｎ組成比よりも大きい。
この発明の一実施形態では、前記第２絶縁層は、前記ゲート電極を覆うように構成されている。
この発明の一実施形態では、前記第２絶縁層は、パッシベーション膜である。
この発明の一実施形態では、前記窒化物半導体ゲート層がＧａＮ層を含む。
この発明の一実施形態では、前記窒化物半導体ゲート層に含まれるアクセプタ型不純物がＭｇである。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図２は、図１のゲート部の詳細な構成を説明するための一部拡大断面図である。 図３Ａは、図１の窒化物半導体装置の製造工程の一例を示す断面図である。 図３Ｂは、図３Ａの次の工程を示す断面図である。 図３Ｃは、図３Ｂの次の工程を示す断面図である。 図３Ｄは、図３Ｃの次の工程を示す断面図である。 図３Ｅは、図３Ｄの次の工程を示す断面図である。 図３Ｆは、図３Ｅの次の工程を示す断面図である。 図３Ｇは、図３Ｆの次の工程を示す断面図である。 図３Ｈは、図３Ｇの次の工程を示す断面図である。 図３Ｉは、図３Ｈの次の工程を示す断面図である。 図４は、ゲート－ソース間電圧［Ｖ］に対するゲート－ソース間リーク電流［Ａ／ｍｍ］の実験結果を示すグラフである。 図５は、図１のゲート部の変形例を示す断面図であり、図２に対応する断面図である。 図６は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図７は、図６のゲート部の詳細な構成を説明するための一部拡大断面図である。 図８Ａは、図６の窒化物半導体装置の製造工程の一例を示す断面図である。 図８Ｂは、図８Ａの次の工程を示す断面図である。 図８Ｃは、図８Ｂの次の工程を示す断面図である。 図８Ｄは、図８Ｃの次の工程を示す断面図である。 図８Ｅは、図８Ｄの次の工程を示す断面図である。 図８Ｆは、図８Ｅの次の工程を示す断面図である。 図８Ｇは、図８Ｆの次の工程を示す断面図である。 図８Ｈは、図８Ｇの次の工程を示す断面図である。 図８Ｉは、図８Ｈの次の工程を示す断面図である。 図８Ｊは、図８Ｉの次の工程を示す断面図である。 図６のゲート部の変形例を示す断面図であり、図７に対応する断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図２は、図１のゲート部の詳細な構成を説明するための一部拡大断面図である。
窒化物半導体装置１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５と、第２窒化物半導体層５上に形成されたゲート部２０とを含む。
さらに、この窒化物半導体装置１は、第２窒化物半導体層５およびゲート部２０を覆うパッシベーション膜６（第２誘電体膜）を含む。さらに、この窒化物半導体装置１は、パッシベーション膜６に形成されたソースコンタクトホール７およびドレインコンタクトホール８を貫通して第２窒化物半導体層５にオーミック接触しているソース電極９およびドレイン電極１０を含む。ソース電極９およびドレイン電極１０は、間隔を開けて配置されている。ソース電極９は、ゲート部２０を覆うように形成されている。
基板２は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板２は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板２は、ソース電極１４に電気的に接続されている。
バッファ層３は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板２とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層３は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層４を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～１５ｎｍ程度である。
このように第１窒化物半導体層（電子走行層）４と第２窒化物半導体層（電子供給層）５とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４内には、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１１が広がっている。
ゲート部２０は、第２窒化物半導体層５上にエピタキシャル成長されたリッジ形状の窒化物半導体ゲート層２１と、窒化物半導体ゲート層２１の両側部上に形成された一対の誘電体膜（第１誘電体膜）２２と、窒化物半導体ゲート層２１および誘電体膜２２の表面上に形成されたゲート電極２３とを含む。ゲート部２０は、ソースコンタクトホール７寄りに偏って配置されている。
この実施形態では、窒化物半導体ゲート層２１の横断面形状は略矩形である。また、誘電体膜２２の横断面形状も略矩形である。以下において、窒化物半導体ゲート層２１上面における一対の誘電体膜２２の間部分を底面とし、窒化物半導体ゲート層２１の両側部上に形成された一対の誘電体膜２２の互いに対向する側面を内側面とする凹部を、ゲート開口部２０ａという場合がある。
窒化物半導体ゲート層２１は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、窒化物半導体ゲート層２１は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは４０ｎｍ～１００ｎｍ程度である。
窒化物半導体ゲート層２１に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層２１は、ゲート部２０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面付近に生じる二次元電子ガス１１を相殺するために設けられている。
この実施形態では、誘電体膜２２は、ＳｉＮからなる。誘電体膜２２は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜から構成されてもよい。
ゲート電極２３は、一対の誘電体膜２２の上面とゲート開口部２０ａの内面（側面および底面）とを覆うように形成されている。ゲート電極２３は、主としてＴｉからなる下層の第１金属膜３１と、第１金属膜３１上に積層され、ＴｉＮからなる上層の第２金属膜３２とを含む。第１金属膜３１の膜厚は、５ｎｍ～１０ｎｍ程度であり、第２金属膜３２の膜厚は、５０ｎｍ～１５０ｎｍ程度である。
第１金属膜３１は、窒化物半導体ゲート層２１の上面における一対の誘電体膜２２の間部分と、一対の誘電体膜２２の上面および互いに対向する側面（内方側面）とに接している。第１金属膜３１のうち、窒化物半導体ゲート層２１に表面が接触している表層部の両側面は、一対の誘電体膜２２の内方側面によって覆われている。
第１金属膜３１は、図２に示すように、窒化物半導体ゲート層２１に表面が接触している表層部であるＴｉＮからなる第１領域３１Ａと、第１領域３１Ａ以外のＴｉからなる第２領域３１Ｂとを有する。第１領域３１Ａは、元々は第２領域３１Ｂと同様にＴｉから構成されているが、製造過程において窒化物半導体ゲート層２１の表層部のＮと反応してＴｉＮが形成された領域である。第１領域３１ＡのＴｉ／Ｎ組成比は、第２金属膜３２のＴｉ／Ｎ組成比よりも大きい。例えば、第２金属膜３２のＴｉ／Ｎ組成比は１程度であり、第１領域３１ＡのＴｉ／Ｎ組成比は２程度である。
製造過程において、窒化物半導体ゲート層２１の表層部のＮと第１金属膜３１のＴｉとの反応によるＴｉＮの形成によって、窒化物半導体ゲート層２１の表層部からＮが脱離する。これにより、窒化物半導体ゲート層２１の表層部がｎ型化される。これにより、図２に示すように、窒化物半導体ゲート層２１のうち、第１金属膜３１に表面が接触している表層部に、窒化物半導体ゲート層２１よりもホール濃度の低いｐ型もしくはｎ型ＧａＮ領域２１ａが形成される。
図１に戻り、パッシベーション膜６は、第２窒化物半導体層５の表面（コンタクトホール７，８が臨んでいる領域を除く）およびゲート部２０の側面および表面を覆っている。この実施形態では、パッシベーション膜６はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜６は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜から構成されてもよい。
ソース電極９およびドレイン電極１０は、例えば、第２窒化物半導体層５に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
この窒化物半導体装置１では、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１１が形成され、この二次元電子ガス１１をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極２３は、窒化物半導体ゲート層２１を挟んで第２窒化物半導体層５に対向している。
ゲート電極２３の下方においては、ｐ型ＧａＮ層からなる窒化物半導体ゲート層２１に含まれるイオン化アクセプタによって、第１窒化物半導体層４および第２窒化物半導体層５のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層４と第２窒化物半導体層５との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート電極２３（ゲート部２０）の直下では、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１１が形成されない。
よって、ゲート電極２３にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１１によるチャネルはゲート電極２３の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極２３に適切なオン電圧（たとえば３Ｖ）を印加すると、ゲート電極２３の直下の第１窒化物半導体層４内にチャネルが誘起され、ゲート電極２３の両側の二次元電子ガス１１が接続される。これにより、ソース－ドレイン間が導通する。
使用に際しては、たとえば、ソース電極９とドレイン電極１０との間に、ドレイン電極１０側が正となる所定の電圧（たとえば１０Ｖ～５００Ｖ）が印加される。その状態で、ゲート電極２３に対して、ソース電極９を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
図３Ａ～図３Ｉは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図３Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２上に、バッファ層３、第１窒化物半導体層（電子走行層）４および第２窒化物半導体層（電子供給層）５がエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層５上に、窒化物半導体ゲート層２１の材料膜であるゲート層材料膜７１が形成される。
次に、図３Ｂに示すように、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ゲート層材料膜７１上に、誘電体膜２２の材料膜であるＳｉＮ膜７２が形成される。
次に、図３Ｃに示すように、フォトリソグラフィおよびエッチングにより、ＳｉＮ膜７２に、ゲート層材料膜７１に達するゲート開口部２０ａが形成される。
次に、図３Ｄに示すように、スパッタ法によって、露出した表面全体を覆うように、第１金属膜３１の材料膜であるＴｉ膜７３が形成され、続いて、Ｔｉ膜７３上に、第２金属膜３２の材料膜であるＴｉＮ膜７４が形成される。
次に、図３Ｅに示すように、フォトリソグラフィにより、ＴｉＮ膜７４における第２金属膜３２（ゲート電極２３）となる部分を覆うように、ＴｉＮ膜７４上にレジストパターン７５が形成される。
この後、図３Ｆに示すように、レジストパターン７５をマスクとするエッチングにより、ＴｉＮ膜７４、Ｔｉ膜７３、ＳｉＮ膜７２およびゲート層材料膜７１がパターニングされる。これにより、窒化物半導体ゲート層２１と、誘電体膜２２、ゲート電極２３とからなるゲート部２０が形成される。ゲート電極２３は、下層の第１金属膜３１と上層の第２金属膜３２とからなる。この段階では、第１金属膜３１は、Ｔｉからなる。ゲート部２０が形成後に、レジストパターン７５は除去される。
次に、図３Ｇに示すように、露出した表面全体を覆うように、パッシベーション膜６が形成される。パッシベーション膜６は例えばＳｉＮからなる。この後、窒素雰囲気中で、アニール処理が行われる。
このアニール工程によって、窒化物半導体ゲート層２１表層部のＮと第１金属膜３１のＴｉとが反応し、第１金属膜３１における窒化物半導体ゲート層２１側の表層部に、ＴｉＮからなる第１領域３１Ａ（図２参照）が形成される。したがって、第１金属膜３１は、図２に示すように、ＴｉＮからなる第１領域３１Ａと、それ以外のＴｉＮからなる第２領域３１Ｂとを有することになる。なお、このアニール工程によって、第１金属膜３１の側壁にもＴｉＮができる。この変化は、より多様な薬液洗浄に耐えられる膜によるゲート電極の保護に繋がり、適切な窒化物半導体表面の洗浄によってゲートリーク電流や電流コラプス低減といった効果も得られる。
一方、窒化物半導体ゲート層２１の表層部のＮと第１金属膜３１のＴｉとの反応によるＴｉＮの形成によって、窒化物半導体ゲート層２１の表層部からＮが脱離する。これにより、窒化物半導体ゲート層２１の表層部がｎ型化され、窒化物半導体ゲート層２１の第１金属膜３１側の表層部に、窒化物半導体ゲート層２１よりもホール濃度の低いｐ型もしくはｎ型ＧａＮからなる領域２１ａ（図２参照）が形成される。これにより、ゲートリーク電流に起因するキャリアに対して、第１金属膜３１と窒化物半導体ゲート層２１との間のバリアハイトが高くなるので、ゲートリーク電流が低減される。
次に、図３Ｈに示すように、パッシベーション膜６に、第２窒化物半導体層５に達するソースコンタクトホール７およびドレインコンタクトホール８が形成される。
次に、図３Ｉに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜７６が形成される。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜７６がパターニングされることにより、第２窒化物半導体層５にオーミック接触するソース電極１４およびドレイン電極１５が形成される。こうして、図１に示すような構造の窒化物半導体装置１が得られる。
前述の製造方法では、窒化物半導体ゲート層２１の表層部をｎ型化するためのアニール工程はパッシベーション膜６が形成された直後に行われているが、このようなアニール工程はパッシベーション膜６が形成された後であれば、任意のタイミンクで行うことができる。
前述の実施形態におけるゲート電極２３をＴｉＮからなるゲート電極に置き換えた構成を比較例ということにする。
図４は、ゲート－ソース間電圧［Ｖ］に対するゲート－ソース間リーク電流［Ａ／ｍｍ］の実験結果を示すグラフである。図４に実線で示すグラフは、実施形態に対する実験結果を示している。図４に破線で示すグラフは、比較例に対する実験結果を示している。
図４から、ゲート－ソース間電圧が約３［Ｖ］以上の範囲および約－２［Ｖ］以下の範囲において、比較例に比べて実施形態では、ゲート－ソース間リーク電流が低減されていることがわかる。
前述の第１実施形態では、ゲート電極２３が、窒化物半導体ゲート層２１上に形成され、主としてＴｉからなる第１金属膜３１と、第１金属膜３１上に積層され、ＴｉＮからなる第２金属膜３２とから構成されている。これにより、ゲート電極２３がＴｉＮの金属膜のみから構成されている場合に比べて、ゲートリーク電流に起因するキャリアに対して、ゲート電極２３と窒化物半導体ゲート層２１との間のバリアハイトを高くできるので、ゲートリーク電流を低減させることができる。
また、前述の第１実施形態では、窒化物半導体ゲート層２１の上面の両側部上には、誘電体膜２２が形成されているので、窒化物半導体ゲート層２１の上面の両側部上にゲート電極２３が接触していない。これにより、前述の第１実施形態では、窒化物半導体ゲート層２１の上面の両側部上にゲート電極が接触している場合に比べて、ゲート電極２３から窒化物半導体ゲート層２１の表面を通ってソース電極９にリーク電流が流れる経路を長くできる。これにより、ゲートリーク電流を低減させることができる。
第１金属膜３１を構成するＴｉは、酸化しやすい性質を有している。前述の第１実施形態では、第１金属膜３１のうち、窒化物半導体ゲート層２１に表面が接触している表層部の両側面は、一対の誘電体膜２２の内方側面によって覆われている。このため、製造過程において、第１金属膜３１の当該表層部の両側面が大気に晒されない。これにより第１金属膜３１の当該表層部の両側面が酸化により劣化するのを抑制できるから、ゲートリーク電流を低減させることができる。
前述の第１実施形態では、第１金属膜３１は主としてＴｉから構成されているが、第１金属膜３１は、ＴｉＮから構成されていてもよい。第１金属膜３１がＴｉＮから構成される場合、第１金属膜３１のＴｉ／Ｎ組成比は、第２金属膜３２のＴｉ／Ｎ組成比よりも大きいことが好ましい。例えば、第２金属膜３２のＴｉ／Ｎ組成比は１程度であり、第１金属膜３１のＴｉ／Ｎ組成比は２程度である。
第１金属膜３１のＴｉ／Ｎ組成比は、第２金属膜３２のＴｉ／Ｎ組成比よりも大きいため、製造過程において、窒化物半導体ゲート層２１の第１金属膜３１側の表層部のＮが第１金属膜３１に引き抜かれて、窒化物半導体ゲート層２１の第１金属膜３１側の表層部にｎ型ＧａＮ層が形成されやすい。このため、ゲート電極全体が、第２金属膜３２のＴｉ／Ｎ組成比を有するＴｉＮから構成されている場合に比べて、ゲートリーク電流を低減させることができる。
図５は、図１のゲート部の変形例を示す断面図であり、図２に対応する断面図である。
図５のゲート部２０Ａでは、窒化物半導体ゲート層２１が、第２窒化物半導体層５上に形成された第３窒化物半導体層３３と、第３窒化物半導体層上に形成された第４窒化物半導体層３４とから構成されている点のみが、図１のゲート部２０と異なっている。
第３窒化物半導体層３３は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、第３窒化物半導体層３３は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは５０ｎｍ～１００ｎｍ程度である。第３窒化物半導体層３３に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましく、表面近傍で１×１０１８ｃｍ－３程度まで低減していることが望ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ等のＭｇ以外のアクセプタ型不純物であってもよい。第３窒化物半導体層３３は、ゲート部２０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面付近に生じる二次元電子ガス１１を相殺するために設けられている。
第４窒化物半導体層３４は、ドナー型不純物がドーピングされた窒化物半導体からなる。この実施形態では、第４窒化物半導体層３４は、ドナー型不純物がドーピングされたＧａＮ層（ｎ型ＧａＮ層）からなっており、その厚さは第３窒化物半導体層３３の厚さの１／１０以下である。第４窒化物半導体層３４に注入されるドナー型不純物の濃度は、例えば、２×１０１８ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｓｉ（シリコン）である。第４窒化物半導体層３４は、窒化物半導体ゲート層２１とゲート電極２３との間のバリアハイトを高くして、ゲートリーク電流を低減するために設けられている。これにより、この変形例においても、ゲートリーク電流を低減することができる。
図５のゲート部２０Ａにおいても、製造過程において、第４窒化物半導体層３４の表層部のＮと第１金属膜３１のＴｉとが反応して、第１金属膜３１における第４窒化物半導体層５４側の表層部にＴｉＮが形成される。このため、第１金属膜３１は、窒化物半導体ゲート層２１側の表層部のＴｉＮからなる第１領域３１Ａと、第１領域３１Ａ以外のＴｉからなる第２領域３１Ｂとを有する。
図５のゲート部２０Ａでは、第１金属膜３１は主としてＴｉから構成されているが、第１金属膜３１は、ＴｉＮから構成されていてもよい。第１金属膜３１がＴｉＮから構成される場合、第１金属膜３１のＴｉ／Ｎ組成比は、第２金属膜３２のＴｉ／Ｎ組成比よりも大きいことが好ましい。例えば、第２金属膜３２のＴｉ／Ｎ組成比は１程度であり、第１金属膜３１のＴｉ／Ｎ組成比は２程度である。
図６は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図７は、図６のゲート部の詳細な構成を説明するための一部拡大断面図である。
窒化物半導体装置１０１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５と、第２窒化物半導体層５上に形成されたゲート部４０とを含む。
さらに、この窒化物半導体装置１は、第２窒化物半導体層５およびゲート部４０を覆うパッシベーション膜６（第２誘電体膜）を含む。さらに、この窒化物半導体装置１は、パッシベーション膜６に形成されたソースコンタクトホール７およびドレインコンタクトホール８を貫通して第２窒化物半導体層５にオーミック接触しているソース電極９およびドレイン電極１０を含む。ソース電極９およびドレイン電極１０は、間隔を開けて配置されている。ソース電極９は、ゲート部４０を覆うように形成されている。
基板２は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板２は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板２は、ソース電極１４に電気的に接続されている。
バッファ層３は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板２とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層３は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層４を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～１５ｎｍ程度である。
このように第１窒化物半導体層（電子走行層）４と第２窒化物半導体層（電子供給層）５とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４内には、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１１が広がっている。
ゲート部４０は、第２窒化物半導体層５上にエピタキシャル成長されたリッジ形状の窒化物半導体ゲート層４１と、窒化物半導体ゲート層４１上の両側部を除く幅中間部上に形成されたゲート電極４２と、ゲート電極４２上に形成された絶縁膜４３とを含む。ゲート部４０は、さらに、ゲート電極４２と絶縁膜４３との積層体の各側壁に形成されたサイドウォール（第１誘電体膜）４４を含む。ゲート部４０は、ソースコンタクトホール７寄りに偏って配置されている。
この実施形態では、窒化物半導体ゲート層４１の横断面形状は略矩形である。窒化物半導体ゲート層４１は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、窒化物半導体ゲート層４１は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは４０ｎｍ～１００ｎｍ程度である。
窒化物半導体ゲート層４１に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層４１は、ゲート部４０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面付近に生じる二次元電子ガス１１を相殺するために設けられている。
ゲート電極４２は、主としてＴｉからなる下層の第１金属膜５１と、第１金属膜５１上に積層され、ＴｉＮからなる上層の第２金属膜５２とを含む。第１金属膜５１の膜厚は、５ｎｍ～１０ｎｍ程度であり、第２金属膜５２の膜厚は、５０ｎｍ～１５０ｎｍ程度である。
ゲート電極４２（第１金属膜５１）の下面は、窒化物半導体ゲート層４１の上面における２つのサイドウォール４４の間部分に接触している。ゲート電極４２の両側面は、サイドウォール４４によって覆われており、ゲート電極４２の上面は絶縁膜４３によって覆われている。
第１金属膜５１は、図７に示すように、窒化物半導体ゲート層４１側の表層部であるＴｉＮからなる第１領域５１Ａと、第１領域５１Ａ以外のＴｉからなる第２領域５１Ｂとを有する。第１領域５１Ａは、元々は第２領域５１Ｂと同様にＴｉから構成されているが、製造過程において窒化物半導体ゲート層４１の表層部のＮと反応してＴｉＮが形成された領域である。第１金属膜５１の第１領域５１ＡのＴｉ／Ｎ組成比は、第２金属膜５２のＴｉ／Ｎ組成比よりも大きい。例えば、第２金属膜５２のＴｉ／Ｎ組成比は１程度であり、第１金属膜５１の第１領域５１ＡのＴｉ／Ｎ組成比は２程度である。
製造過程において、窒化物半導体ゲート層４１の表層部のＮと第１金属膜５１のＴｉとの反応によるＴｉＮの形成によって、窒化物半導体ゲート層４１の表層部からＮが脱離する。これにより、窒化物半導体ゲート層４１の表層部がｎ型化される。これにより、図７に示すように、窒化物半導体ゲート層４１のうち、第１金属膜５１に表面が接触している表層部には窒化物半導体ゲート層４１よりもホール濃度の低いｐ型もしくはｎ型ＧａＮ領域４１ａが形成されている。
図６に戻り、絶縁膜４３は、例えば、ＳｉＯ２からなり、その厚さは１００ｎｍ～３００ｎｍ程度である。絶縁膜４３は、ＳｉＮから構成されてもよい。各サイドウォール４４は、例えば、ＳｉＮからなる。各サイドウォール４４は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜から構成されてもよい。
パッシベーション膜６は、第２窒化物半導体層５の表面（コンタクトホール７，８が臨んでいる領域を除く）およびゲート部４０の側面および表面を覆っている。この実施形態では、パッシベーション膜６はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜６は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜から構成されてもよい。
ソース電極９およびドレイン電極１０は、例えば、第２窒化物半導体層５に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
この窒化物半導体装置１では、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１１が形成され、この二次元電子ガス１１をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極４２は、窒化物半導体ゲート層４１を挟んで第２窒化物半導体層５に対向している。
ゲート電極４２の下方においては、ｐ型ＧａＮ層からなる窒化物半導体ゲート層４１に含まれるイオン化アクセプタによって、第１窒化物半導体層４および第２窒化物半導体層５のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層４と第２窒化物半導体層５との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート電極４２（ゲート部４０）の直下では、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１１が形成されない。
よって、ゲート電極４２にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１１によるチャネルはゲート電極４２の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極４２に適切なオン電圧（たとえば３Ｖ）を印加すると、ゲート電極４２の直下の第１窒化物半導体層４内にチャネルが誘起され、ゲート電極４２の両側の二次元電子ガス１１が接続される。これにより、ソース－ドレイン間が導通する。
使用に際しては、たとえば、ソース電極９とドレイン電極１０との間に、ドレイン電極１０側が正となる所定の電圧（たとえば１０Ｖ～５００Ｖ）が印加される。その状態で、ゲート電極４２に対して、ソース電極９を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
図８Ａ～図８Ｊは、前述の窒化物半導体装置１Ｂの製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図８Ａに示すように、ＭＯＣＶＤ法によって、基板２上に、バッファ層３、第１窒化物半導体層（電子走行層）４および第２窒化物半導体層（電子供給層）５がエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層５上に、窒化物半導体ゲート層４１の材料膜であるゲート層材料膜８１が形成される。
次に、図８Ｂに示すように、スパッタ法によって、ゲート層材料膜８１上に、第１金属膜５１の材料膜であるＴｉ膜８２が形成され、続いて、Ｔｉ膜８２上に、第２金属膜５２の材料膜であるＴｉＮ膜８３が形成される。この後、プラズマＣＶＤ法によって、ＴｉＮ膜８３上に、絶縁膜４３の材料膜であるＳｉＯ２膜８４が形成される。
次に、図８Ｃに示すように、フォトリソグラフィおよびエッチングにより、ＳｉＯ２膜８４がパターニングされる。これにより、ＴｉＮ膜８３における第２金属膜５２（ゲート電極４２）となる部分を覆うように、ＴｉＮ膜８３上に絶縁膜４３が形成される。
次に、図８Ｄに示すように、絶縁膜４３をマスクとするエッチングにより、ＴｉＮ膜８３およびＴｉ膜８２がパターニングされる。これにより、ゲート層材料膜８１上に、ゲート電極４２と絶縁膜４３との積層体が形成される。ゲート電極４２は、下層の第１金属膜５１と上層の第２金属膜５２とからなる。この段階では、第１金属膜５１は、Ｔｉからなる。
次に、図８Ｅに示すように、露出した表面全体を覆うように、サイドウォール４４の材料膜であるＳｉＮ膜８５が形成される。
次に、図８Ｆに示すように、ＳｉＮ膜８５がエッチングされることにより、サイドウォール４４が形成される。
次に、図８Ｇに示すように、絶縁膜４３およびサイドウォール４４をマスクとするエッチングにより、ゲート層材料膜８１がパターニングされる。これにより、窒化物半導体ゲート層４１と、ゲート電極４２と、絶縁膜４３と、サイドウォール４４とからなるゲート部４０が形成される。
次に、図８Ｈに示すように、露出した表面全体を覆うように、パッシベーション膜６が形成される。パッシベーション膜６は例えばＳｉＮからなる。この後、窒素雰囲気中で、アニール処理が行われる。
このアニール工程によって、窒化物半導体ゲート層４１の表層部のＮと第１金属膜５１のＴｉとが反応し、第１金属膜５１における窒化物半導体ゲート層４１側の表層部に、ＴｉＮからなる第１領域５１Ａ（図７参照）が形成される。したがって、第１金属膜５１は、図７に示すように、ＴｉＮからなる第１領域５１Ａと、それ以外のＴｉＮからなる第２領域５１Ｂとを有することになる。
一方、窒化物半導体ゲート層４１の表層部のＮと第１金属膜５１のＴｉとの反応によるＴｉＮの形成によって、窒化物半導体ゲート層４１の表層部からＮが脱離する。これにより、窒化物半導体ゲート層４１の表層部がｎ型化され、窒化物半導体ゲート層４１の第１金属膜５１側の表層部に、窒化物半導体ゲート層４１よりもホール濃度の低いｐ型もしくはｎ型ＧａＮからなる領域４１ａ（図７参照）が形成される。これにより、第１金属膜５１と窒化物半導体ゲート層４１との間のバリアハイトが高くなるので、ゲートリーク電流が低減される。
次に、図８Ｉに示すように、パッシベーション膜６に、第２窒化物半導体層５に達するソースコンタクトホール７およびドレインコンタクトホール８が形成される。
次に、図８Ｊに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜８６が形成される。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜８６がパターニングされることにより、第２窒化物半導体層５にオーミック接触するソース電極１４およびドレイン電極１５が形成される。こうして、図６に示すような構造の窒化物半導体装置１０１が得られる。
前述の製造方法では、窒化物半導体ゲート層４１の表層部をｎ型化するためのアニール工程はパッシベーション膜６が形成された直後に行われているが、このようなアニール工程はパッシベーション膜６が形成された後であれば、任意のタイミンクで行うことができる。
前述の第２実施形態では、ゲート電極４２が、窒化物半導体ゲート層４１上に形成され、主としてＴｉからなる第１金属膜５１と、第１金属膜５１上に積層され、ＴｉＮからなる第２金属膜５２とから構成されている。これにより、ゲート電極４２がＴｉＮの金属膜のみから構成されている場合に比べて、ゲート電極４２と窒化物半導体ゲート層４１との間のバリアハイトを高くできるので、ゲートリーク電流を低減させることができる。
また、前述の第２実施形態では、窒化物半導体ゲート層４１の上面の両側部上には、サイドウォール４４が形成されているので、窒化物半導体ゲート層４１の上面の両側部上にゲート電極４２が接触していない。これにより、前述の第２実施形態では、窒化物半導体ゲート層４１の上面の両側部上にゲート電極が接触している場合に比べて、ゲート電極４２から窒化物半導体ゲート層４１の表面を通ってソース電極９にリーク電流が流れる経路を長くできる。これにより、ゲートリーク電流を低減させることができる。
前述の第２実施形態では、第１金属膜５１は主としてＴｉから構成されているが、第１金属膜５１は、ＴｉＮから構成されていてもよい。第１金属膜５１がＴｉＮから構成される場合、第１金属膜５１のＴｉ／Ｎ組成比は、第２金属膜５２のＴｉ／Ｎ組成比よりも大きいことが好ましい。例えば、第２金属膜５２のＴｉ／Ｎ組成比は１程度であり、第１金属膜５１のＴｉ／Ｎ組成比は２程度である。
第１金属膜５１のＴｉ／Ｎ組成比は、第２金属膜５２のＴｉ／Ｎ組成比よりも大きいため、製造過程において、窒化物半導体ゲート層４１の第１金属膜５１側の表層部のＮが第１金属膜５１に引き抜かれて、窒化物半導体ゲート層４１の第１金属膜５１側の表層部に窒化物半導体ゲート層４１よりもホール濃度の低いｐ型もしくはｎ型ＧａＮ層が形成されやすい。このため、ゲート電極全体が、第２金属膜５２のＴｉ／Ｎ組成比を有するＴｉＮから構成されている場合に比べて、ゲートリーク電流を低減させることができる。
図９は、図６のゲート部の変形例を示す断面図であり、図７に対応する断面図である。
図９のゲート部４０Ａでは、窒化物半導体ゲート層４１が、第２窒化物半導体層５上に形成された第３窒化物半導体層５３と、第３窒化物半導体層上に形成された第４窒化物半導体層５４とから構成されている点のみが、図６のゲート部４０と異なっている。
第３窒化物半導体層５３は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、第３窒化物半導体層５３は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは５０ｎｍ～１００ｎｍ程度である。第３窒化物半導体層５３に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましく、表面近傍で１×１０１８ｃｍ－３程度まで低減していることが望ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ等のＭｇ以外のアクセプタ型不純物であってもよい。第３窒化物半導体層５３は、ゲート部４０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面付近に生じる二次元電子ガス１１を相殺するために設けられている。
第４窒化物半導体層５４は、ドナー型不純物がドーピングされた窒化物半導体からなる。この実施形態では、第４窒化物半導体層５４は、ドナー型不純物がドーピングされたＧａＮ層（ｎ型ＧａＮ層）からなっており、その厚さは第３窒化物半導体層５３の厚さの１／１０以下である。第４窒化物半導体層５４に注入されるドナー型不純物の濃度は、２×１０１８ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｓｉ（シリコン）である。第４窒化物半導体層５４は、窒化物半導体ゲート層２１とゲート電極４２との間のバリアハイトを高くして、ゲートリーク電流を低減するために設けられている。これにより、この変形例においても、ゲートリーク電流を低減することができる。
図９のゲート部４０Ａにおいても、製造過程において、第４窒化物半導体層５４の表層部のＮとゲート電極４２の第１金属膜５１のＴｉとが反応して、第１金属膜５１における第４窒化物半導体層５４側の表層部にＴｉＮが形成される。このため、第１金属膜５１は、窒化物半導体ゲート層４１側の表層部のＴｉＮからなる第１領域５１Ａと、第１領域５１Ａ以外のＴｉからなる第２領域５１Ｂとを有する。
図９のゲート部４０Ａでは、第１金属膜５１は主としてＴｉから構成されているが、第１金属膜５１は、ＴｉＮから構成されていてもよい。第１金属膜５１がＴｉＮから構成される場合、第１金属膜５１のＴｉ／Ｎ組成比は、第２金属膜５２のＴｉ／Ｎ組成比よりも大きいことが好ましい。例えば、第２金属膜５２のＴｉ／Ｎ組成比は１程度であり、第１金属膜５１のＴｉ／Ｎ組成比は２程度である。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、基板２の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書からはさらに以下のような特徴が抽出され得る。
Ａ１．電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置され、アクセプタ型不純物を含むリッジ形状の窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に形成されたゲート電極とを含み、前記ゲート電極は、前記窒化物半導体ゲート層上に形成され、主としてＴｉからなる第１金属膜と、前記第１金属膜上に形成されたＴｉＮからなる第２金属膜とを含む、窒化物半導体装置。
この構成では、ゲート電極は、窒化物半導体ゲート層上に形成され、主としてＴｉからなる第１金属膜と、第１金属膜上に形成されたＴｉＮからなる第２金属膜とを含んでいる。ここで、材料物性としては、アクセプタ型不純物を含んだｐ型半導体層に対してのバリアハイトはＴｉよりＴｉＮの方が高いが、Ｔｉが窒化物半導体表面の窒素Ｎと反応した場合、窒化物半導体層表面をＮ空孔によってｎ型化する効果がある。これにより、ゲート電極がＴｉＮの金属膜のみから構成されている場合に比べて、ゲートリーク電流に起因するキャリアに対して、バリアハイトを高くできるので、ゲートリーク電流を低減させることができる。
Ａ２．電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置されたリッジ形状の窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に形成されたゲート電極とを含み、前記ゲート電極は、前記窒化物半導体ゲート層上に形成されたＴｉＮからなる第１金属膜と、前記第１金属膜上に積層されたＴｉＮからなる第２金属膜とを含み、前記第１金属膜のＴｉ／Ｎ組成比が、前記第２金属膜のＴｉ／Ｎ組成比よりも大きい、窒化物半導体装置。
この構成では、ゲート電極は、窒化物半導体ゲート層上に形成されたＴｉＮからなる第１金属膜と、第１金属膜上に積層されたＴｉＮからなる第２金属膜とを含み、第１金属膜のＴｉ／Ｎ組成比が、第２金属膜のＴｉ／Ｎ組成比よりも大きい。これにより、ゲート電極が、第２金属膜のＴｉ／Ｎ組成比を有するＴｉＮの金属膜のみから構成されている場合に比べて、ゲート電極と窒化物半導体ゲート層との間のバリアハイトを高くできるので、ゲートリーク電流を低減させることができる。
Ａ３．前記窒化物半導体ゲート層が、アクセプタ型不純物を含む第３窒化物半導体層のみからなる、Ａ１またはＡ２に記載の窒化物半導体装置。
Ａ４．前記窒化物半導体ゲート層が、前記第２窒化物半導体層上に形成されたアクセプタ型不純物を含む第３窒化物半導体層と、前記第３窒化物半導体層上に積層され、前記第３窒化物半導体層よりもホール濃度が低い第４窒化物半導体層とを含む、Ａ１またはＡ２に記載の窒化物半導体装置。
Ａ５．前記第４窒化物半導体層が、ドナー型不純物を含む、Ａ４に記載の窒化物半導体装置。
Ａ６．前記窒化物半導体ゲート層の上面の両側部上に形成された一対の第１誘電体膜をさらに含み、前記第１金属膜は、前記窒化物半導体ゲート層の上面における前記一対の第１誘電体膜の間部分および前記一対の第１誘電体膜の上面および互いに対向する側面を覆うように形成されている、Ａ１～Ａ５のいずれかに記載の窒化物半導体装置。
Ａ７．前記窒化物半導体ゲート層の上面の両側部上に形成された一対の第１誘電体膜をさらに含み、前記第１金属膜は、前記一対の第１誘電体膜の間に配置されており、前記第１金属膜の下面は前記窒化物半導体ゲート層の上面における前記一対の第１誘電体膜の間部分に接触し、前記第１金属膜の側面は前記一対の第１誘電体膜によって覆われている、Ａ１～Ａ５のいずれかに記載の窒化物半導体装置。
Ａ８．少なくとも前記窒化物半導体ゲート層の側面および前記第１誘電体膜の側面を覆う第２誘電体膜をさらに含む、Ａ６～Ａ７のいずれかに記載の窒化物半導体装置。
Ａ９．前記第１誘電体膜がＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合層である、Ａ６～Ａ８のいずれかに記載の窒化物半導体装置。
Ａ１０．前記第１誘電体膜がＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜であり、前記第２誘電体膜がＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜である、Ａ８に記載の窒化物半導体装置。
Ａ１１．前記第１金属膜は、窒化物半導体ゲート層側の表層部であるＴｉＮからなる第１領域と、前記第１領域以外のＴｉからなる第２領域とを有する、Ａ１に記載の窒化物半導体装置。
Ａ１２．前記第１領域のＴｉ／Ｎ組成比が、前記第２金属膜のＴｉ／Ｎ組成比よりも大きい、Ａ１１に記載の窒化物半導体装置。
Ａ１３．基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜と、第１誘電体膜とを、その順に形成する第１工程と、前記第１誘電体膜に前記窒化物半導体ゲート層材料膜に達するゲート開口部を形成する第２工程と、前記窒化物半導体ゲート層材料膜上に、少なくとも前記ゲート開口部および前記第１誘電体膜表面における前記ゲート開口部の両側周縁部を覆うように、ゲート電極膜を形成する第３工程と、前記窒化物半導体ゲート層材料膜、前記第１誘電体膜および前記ゲート電極膜を、平面視で前記ゲート開口部およびその両側周縁部の領域が残るように、選択的に除去することにより、リッジ形状の窒化物半導体ゲート層と、前記窒化物半導体ゲート層の上面の両側部上に配置された一対の前記第１誘電体膜と、前記窒化物半導体ゲート層および前記第１誘電体膜の表面上に形成されたゲート電極とからなるゲート部を形成する第４工程と、前記第２窒化物半導体層および前記ゲート部の露出面を覆う第２誘電体膜を形成する第５工程と、前記第２誘電体膜を貫通して前記第２窒化物半導体層に達するソース電極およびドレイン電極を形成する第６工程と、前記第４工程と前記第６工程の間または前記第６工程の後にアニール処理を行う、アニール工程とを含み、前記ゲート電極膜は、前記窒化物半導体ゲート層上に形成されるＴｉからなる第１金属膜と、前記第１金属膜上に積層されるＴｉＮからなる第２金属膜とからなり、前記アニール工程によって、前記第１金属膜における前記窒化物半導体ゲート層側の表層部に、前記窒化物半導体ゲート層のＮと反応することにより、ＴｉＮからなる領域が形成される、窒化物半導体装置の製造方法。
この窒化物半導体装置の製造方法によれば、ゲートリーク電流を低減できる窒化物半導体装置を得ることができる。
Ａ１４．基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜と、ゲート電極膜と、第３誘電体膜とを、その順に形成する第１工程と、前記第３誘電体膜を、前記ゲート電極膜上のゲート電極形成領域を残して除去する第２工程と、前記第３誘電体膜をマスクとして前記ゲート電極膜をエッチングすることにより、ゲート電極を形成する第３工程と、前記ゲート電極の側面を覆う第１誘電体膜を形成する第４工程と、前記第３誘電体膜および前記第１誘電体膜をマスクとして、前記窒化物半導体ゲート層材料膜をエッチングすることにより、窒化物半導体ゲート層を形成する第５工程と、前記第２窒化物半導体層、窒化物半導体ゲート層、前記ゲート電極、前記第１誘電体膜および前記第３誘電体膜の露出面を覆う第２誘電体膜を形成する第６工程と、前記第２誘電体膜を貫通して前記第２窒化物半導体層に達するソース電極およびドレイン電極を形成する第７工程と、前記第６工程と前記第７工程の間または前記第７工程の後にアニール処理を行う、アニール工程とを含み、前記ゲート電極膜は、前記窒化物半導体ゲート層上に形成されるＴｉからなる第１金属膜と、前記第１金属膜上に積層されるＴｉＮからなる第２金属膜とからなり、前記アニール工程によって、前記第１金属膜における前記窒化物半導体ゲート層側の表層部に、前記窒化物半導体ゲート層のＮと反応することにより、ＴｉＮからなる領域が形成される、窒化物半導体装置の製造方法。
この窒化物半導体装置の製造方法によれば、ゲートリーク電流を低減できる窒化物半導体装置を得ることができる。
１，１０１ 窒化物半導体装置
２ 基板
３ バッファ層
４ 第１窒化物半導体層
５ 第２窒化物半導体層
６ パッシベーション膜
７ ソースコンタクトホール
８ ドレインコンタクトホール
９ ソース電極
１０ ドレイン電極
１１ 二次元電子ガス（２ＤＥＧ）
２０，２０Ａ，４０，４０Ａゲート部
２０ａ ゲート開口部
２１ の窒化物半導体ゲート層
２１ａ 窒化物半導体ゲート層よりもホール濃度の低いｐ型もしくはｎ型ＧａＮ領域
２２ 誘電体膜
２３ ゲート電極
３１ 第１金属膜
３１Ａ 第１領域
３１Ｂ 第２領域
３２ 第２金属膜
３３ 第３窒化物半導体層
３４ 第４窒化物半導体層
４１ の窒化物半導体ゲート層
４１ａ 窒化物半導体ゲート層よりもホール濃度の低いｐ型もしくはｎ型ＧａＮ領域
４２ ゲート電極
４３ 絶縁膜
４４ サイドウォール
５１ 第１金属膜
５１Ａ 第１領域
５１Ｂ 第２領域
５２ 第２金属膜
５３ 第３窒化物半導体層
５４ 第４窒化物半導体層

Claims (12)

  1. 電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    ソース電極と、
    ドレイン電極と、
    前記第２窒化物半導体層上に配置され、アクセプタ型不純物を含むリッジ形状の窒化物半導体ゲート層と、
    前記窒化物半導体ゲート層上に形成され、前記ソース電極と前記ドレイン電極との間の電気伝導を制御するゲート電極と、
    前記窒化物半導体ゲート層の上面の両側部と、前記ゲート電極の側面および上面を覆う第１絶縁層と、
    前記窒化物半導体ゲート層と前記第１絶縁層とを覆う第２絶縁層とを含み、
    前記ゲート電極がＴｉＮを含む、窒化物半導体装置。
  2. 前記窒化物半導体ゲート層が、アクセプタ型不純物を含む第３窒化物半導体層のみからなる、請求項１に記載の窒化物半導体装置。
  3. 前記窒化物半導体ゲート層が、前記第２窒化物半導体層上に形成されたアクセプタ型不純物を含む第３窒化物半導体層と、前記第３窒化物半導体層上に積層され、前記第３窒化物半導体層よりもホール濃度が低い第４窒化物半導体層とを含む、請求項１に記載の窒化物半導体装置。
  4. 前記第４窒化物半導体層が、ドナー型不純物を含む、請求項３に記載の窒化物半導体装置。
  5. 前記第１絶縁層が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合層である、請求項１～４のいずれか一項に記載の窒化物半導体装置。
  6. 前記第１絶縁層が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合層であり、前記第２絶縁層が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合層である、請求項１～４のいずれか一項に記載の窒化物半導体装置。
  7. 前記ゲート電極は、前記窒化物半導体ゲート層上に形成された第１金属膜と、前記第１金属膜上に積層された第２金属膜とを含み、
    前記第１金属膜は、窒化物半導体ゲート層側の表層部であるＴｉＮからなる第１領域と、前記第１領域以外のＴｉからなる第２領域とを有する、請求項１に記載の窒化物半導体装置。
  8. 前記第２金属膜はＴｉＮからなり、
    前記第１領域のＴｉ／Ｎ組成比が、前記第２金属膜のＴｉ／Ｎ組成比よりも大きい、請求項７に記載の窒化物半導体装置。
  9. 前記第２絶縁層は、前記ゲート電極を覆うように構成されている、１～８のいずれか一項に記載の窒化物半導体装置。
  10. 前記第２絶縁層は、パッシベーション膜である、請求項１～９のいずれか一項に記載の窒化物半導体装置。
  11. 前記窒化物半導体ゲート層がＧａＮ層を含む、請求項１～１０のいずれか一項に記載の窒化物半導体装置。
  12. 前記窒化物半導体ゲート層に含まれるアクセプタ型不純物がＭｇである、請求項１～１１のいずれか一項に記載の窒化物半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023026677A (ja) * 2018-06-29 2023-02-24 株式会社大一商会 遊技機
JP2023026676A (ja) * 2018-06-29 2023-02-24 株式会社大一商会 遊技機

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3686935A1 (en) * 2019-01-23 2020-07-29 IMEC vzw Enhancement-mode high electron mobility transistor
KR102784000B1 (ko) 2020-03-24 2025-03-21 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법
US11978790B2 (en) * 2020-12-01 2024-05-07 Texas Instruments Incorporated Normally-on gallium nitride based transistor with p-type gate
CN112753105B (zh) * 2020-12-14 2023-05-26 英诺赛科(苏州)科技有限公司 半导体器件结构及其制造方法
EP4241308A1 (en) * 2020-12-20 2023-09-13 Huawei Technologies Co., Ltd. Gallium nitride power transistor
CN112789732B (zh) * 2020-12-25 2022-08-16 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
US20250048668A1 (en) * 2021-06-11 2025-02-06 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
WO2023035102A1 (en) * 2021-09-07 2023-03-16 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof
CN115911108A (zh) * 2021-09-30 2023-04-04 华为数字能源技术有限公司 一种半导体器件及其制造方法
TW202404087A (zh) * 2022-06-30 2024-01-16 聯華電子股份有限公司 高電子遷移率電晶體元件的製造方法
CN115332327A (zh) * 2022-07-11 2022-11-11 上海芯导电子科技股份有限公司 GaN HEMT器件的栅极制作方法、栅极的结构及电子设备
CN118103991A (zh) * 2022-07-31 2024-05-28 英诺赛科(苏州)半导体有限公司 氮化物基半导体器件及其制造方法
WO2025052364A1 (en) * 2023-09-06 2025-03-13 Indian Institute Of Science Method to tune gate work function in p-gan gate e-mode hemt
TWI867808B (zh) * 2023-10-23 2024-12-21 新唐科技股份有限公司 半導體裝置及形成方法
US20250221008A1 (en) * 2023-12-28 2025-07-03 Samsung Electronics Co., Ltd. Semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523700A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 逆拡散抑制構造
JP2013207102A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014072528A (ja) * 2012-09-28 2014-04-21 Samsung Electronics Co Ltd ノーマリーオフ高電子移動度トランジスタ
JP2015056437A (ja) * 2013-09-10 2015-03-23 トランスフォーム・ジャパン株式会社 半導体装置
JP2015133407A (ja) * 2014-01-14 2015-07-23 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法
JP2017059599A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置
WO2017051530A1 (ja) * 2015-09-25 2017-03-30 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017073506A (ja) * 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2298491C (en) * 1997-07-25 2009-10-06 Nichia Chemical Industries, Ltd. Nitride semiconductor device
US7339255B2 (en) * 2004-08-24 2008-03-04 Kabushiki Kaisha Toshiba Semiconductor device having bidirectionally inclined toward <1-100> and <11-20> relative to {0001} crystal planes
US9384984B2 (en) * 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
JP2018182247A (ja) * 2017-04-21 2018-11-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523700A (ja) * 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 逆拡散抑制構造
JP2013207102A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014072528A (ja) * 2012-09-28 2014-04-21 Samsung Electronics Co Ltd ノーマリーオフ高電子移動度トランジスタ
JP2015056437A (ja) * 2013-09-10 2015-03-23 トランスフォーム・ジャパン株式会社 半導体装置
JP2015133407A (ja) * 2014-01-14 2015-07-23 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法
JP2017059599A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置
WO2017051530A1 (ja) * 2015-09-25 2017-03-30 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017073506A (ja) * 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023026677A (ja) * 2018-06-29 2023-02-24 株式会社大一商会 遊技機
JP2023026676A (ja) * 2018-06-29 2023-02-24 株式会社大一商会 遊技機

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