KR101668445B1

KR101668445B1 - 반도체 소자 및 그의 제조방법

Info

Publication number: KR101668445B1
Application number: KR1020150025310A
Authority: KR
Inventors: 이정희; 손동혁; 김도균; 조영우; 원철호
Original assignee: 경북대학교 산학협력단
Priority date: 2015-02-23
Filing date: 2015-02-23
Publication date: 2016-10-21
Anticipated expiration: 2035-02-23
Also published as: KR20160102792A

Abstract

반도체 소자 제조방법이 개시된다. 본 반도체 소자 제조방법은, 기판상에 제1 반도체층을 형성하는 단계, 제1 반도체층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 제2 반도체층을, 제1 반도체층 상에 형성하는 단계, 제2 반도체층 상에 p 타입 도펀트로 도핑된 제3 반도체층을 형성하는 단계, 기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 제1 반도체층, 제2 반도체층 및 제3 반도체층이 적층된 구조를 식각하는 단계, 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면과 채널 구조 내의 제3 반도체층의 상면을 덮도록 게이트 절연막을 형성하는 단계 및 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 노멀리 오프(normally-on) 특성을 가지며, 2DEG 채널을 이용한 핀-펫 구조의 반도체 소자 및 그의 제조 방법에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 엄격해지고 있었다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되었는데, 트랜지스터의 채널 길이 감소는 이른바 단 채널 효과(short channel effect)를 유발시킬 수 있다.

단 채널 효과란 드레인 전위의 효과로 인해 트랜지스터의 유효 채널 길이가 감소하여 항복전압(threshold voltage)이 감소하는 것을 말한다. 이러한 단 채널 효과로 인하여, 트랜지스터에 대한 제어가 어려워지고 더불어 트랜지스터의 오프 전류(off current)가 증가하는 경향을 보였다. 그 결과, 트랜지스터의 신뢰성 낮아지며, 예컨대 메모리 소자의 리프레시(refresh) 특성에 악영향을 줄 수 있다.

최근에는 종래 평면형 트랜지스터에서 문제가 되는 단채널 효과를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른바 핀-펫(Fin-FET)이 등장하였다. 특히, 3족 질화물 반도체를 이용한 소자는 높은 항복전계(~3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점이 있어, 3족 질화물을 이용한 핀-펫이 각광받고 있었다.

한편, 질화물 반도체로 제작된 고전자 이동도 트랜지스터(High Electron Mobility Transister; 이하, 'HEMT'라 함)도 주목되고 있었다. HEMT에선 밴드갭이 다른 반도체들이 접합되어 있고, 밴드갭이 큰 반도체에 의해 밴드갭이 작은 반도체에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)가 유발된다. 이러한 HEMT는 기본적으로 2DEG 채널이 형성되어 있어 노멀리-온(normally-on) 현상을 보이는 문제점이 있었다.

본 발명의 목적은, 노멀리 오프(normally-on) 특성을 가지며, 2DEG 채널을 이용한 핀-펫 구조의 반도체 소자 및 그의 제조 방법을 제공하는데 있다.

이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자 제조방법은, 기판상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 제2 반도체층을, 상기 제1 반도체층 상에 형성하는 단계, 상기 제2 반도체층 상에 p 타입 도펀트로 도핑된 제3 반도체층을 형성하는 단계, 기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 상기 제1 반도체층, 제2 반도체층 및 제3 반도체층이 적층된 구조를 식각하는 단계, 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면과 상기 채널 구조 내의 제3 반도체층의 상면을 덮도록 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.

이 경우, 상기 게이트 절연막을 형성하는 단계는, 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면에 형성된 게이트 절연막의 두께가 상기 채널 구조 내의 제3 반도체층의 상면에 형성된 게이트 절연막의 두께보다 두껍도록 게이트 절연막을 형성할 수 있다.

한편, 상기 게이트 절연막을 형성하는 단계는, 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면과 상기 채널 구조 내의 제3 반도체층의 상면에 제1 게이트 절연막을 형성하는 단계, 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면에 형성된 제1 게이트 절연막은 남기고 상기 채널 구조 내의 제3 반도체층 상면에 형성된 제1 게이트 절연막을 제거하는 단계 및 상기 채널 구조 내의 제3 반도체층의 상면 및 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계를 포함할 수 있다.

한편, 상기 게이트 절연막을 형성하는 단계는, 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면과 채널 구조 내의 제3 반도체층의 상면에 게이트 절연막을 형성하는 단계 및 상기 채널 구조 내의 제3 반도체층의 상면에 형성된 게이트 절연막의 두께가 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면에 형성된 게이트 절연막의 두께보다 작은 기 설정된 두께를 갖도록 상기 채널 구조 내의 제3 반도체층 상면에 형성된 게이트 절연막을 식각하는 단계를 포함할 수 있다.

한편, 상기 식각하는 단계는, 상기 기 설정된 소스 구조, 드레인 구조 및 채널 구조에 대응하는 패턴을 갖는 마스크층을 상기 제3 반도체층 상에 형성하여, 상기 제1 반도체층, 제2 반도체층 및 제3 반도체층이 적층된 구조를 건식 식각하는 단계, 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 폭이 상기 채널 구조 내의 제3 반도체층 상에 형성된 상기 마스크 층의 폭보다 작은 폭을 갖도록 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면을 식각 용액으로 습식 식각하는 단계 및 상기 마스크층을 제거하는 단계를 포함할 수 있다.

이 경우, 상기 식각 용액은 TMAH(tetra-methyl ammonium hydroxide) 용액일 수 있다.

한편, 본 실시 예에 따른 반도체 소자 제조방법은, 상기 소스 구조 내의 제2 반도체층에 접하는 소스 전극을 형성하고, 상기 드레인 구조 내의 제2 반도체층에 접하는 드레인 전극을 형성하는 단계를 더 포함할 수 있다.

한편, 제1 반도체층은 GaN으로 구성되고, 상기 제2 반도체층은 AlGaN 또는 AlN으로 구성될 수 있다.

한편, 본 발명의 일 실시 예에 따른 반도체 소자는, 제1 반도체층과 제2 반도체층이 적층된 소스 구조, 상기 소스 구조와 이격되어 있으며, 제1 반도체층과 제2 반도체층이 적층된 드레인 구조, 상기 소스 구조와 상기 드레인 구조를 연결하며, 제1 반도체층, 제2 반도체층 및 p형 도펀트로 도핑된 제3 반도체층이 적층된 채널구조, 상기 채널 구조의 측면과 상면을 둘러싸는 게이트 절연막 및 상기 게이트 절연막 상에 배치된 게이트 전극을 포함한다.

이 경우, 상기 게이트 절연막은, 상기 채널 구조의 상면보다 상기 채널 구조의 측면에 더 두껍게 형성된 것일 수 있다.

한편, 상기 게이트 전극은, 상기 게이트 절연막의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치된 것일 수 있다.

한편, 제1 반도체층은 GaN으로 구성되고, 상기 제2 반도체층은 AlGaN 또는 AlN으로 구성된 것일 수 있다.

한편, 본 실시 예에 따른 반도체 소자는, 상기 소스 구조상에 배치된 소스 전극 및 상기 드레인 구조상에 배치된 드레인 전극을 더 포함할 수 있다.

도 1 내지 도 7b는 본 발명의 일 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면,
도 8 내지 도 9는 본 발명의 다양한 실시 예에 따른 반도체 소자를 설명하기 위한 단면도,
도 10 내지 도 11은 본 발명의 일 실시 예에 따른 게이트 절연막 형성을 설명하기 위한 도면,
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도, 그리고,
도 13은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 도면이다.

이하 도면을 참고하여 본 발명의 다양한 실시 예에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 덧붙여, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시 예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.

또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.

이하에선 본 발명의 다양한 실시 예에 따른 반도체 소자, 그리고 반도체 소자를 제조하기 위한 방법이 설명된다. 특히, 본 발명의 반도체 소자는 질화물 반도체를 이용한 소자로 구현될 수 있다.

질화물 반도체란, III-V족 반도체에 속하며, V족 원소로 질소를 이용한 반도체이다. 질화 갈륨(GaN), 질화 알루미늄(AIN), 질화 인듐(InN)이 대표적이다. 기존의 반도체에 비해 밴드갭이 큰 와이드갭 반도체이며, 또한 갈륨, 인듐, 알루미늄의 농도를 변화시켜서, 밴드갭을 크게 변화시킬 수 있다.

본 명세서에서의 반도체 소자는 이러한 질화물을 이용한 것으로, 트랜지스터, 다이오드 등 다양하게 구현될 수 있다. 이하에선 설명의 편의를 위해 반도체 소자가 트랜지스터인 것으로 가정하여 설명하도록 한다. 트랜지스터는 전자 회로에서 전류나 전압의 흐름을 조절하여 증폭시키거나, 스위치 역할을 한다.

그리고, 이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.

그리고, 이하에서 사용하는 용어 "반도체층"이란, 반도체 물질로 구성된 층을 지칭하는 것으로, 에피텍시층, 물질층 등과 같은 다른 용어로 대체될 수 있다.

도 1 내지 도 7b은 본 발명의 일 실시 예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.

먼저, 도 1에 도시된 바와 같이 기판(100)을 마련한다. 기판(100)은, 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다.특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al₂O₃) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO₄) 등을 기판 물질로 이용할 수 있다.

그리고, 도 1에 도시된 것과 같이 기판(100) 상에 제1 반도체층(110)을 형성한다. 한편, 제1 반도체층(110)을 기판(100) 상에 바로 성장하기 이전에, 기판(100) 상에 버퍼층(미도시)을 형성할 수 있다.

버퍼층은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층은 고저항성 GaN(highly resistive GaN), GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다. 이러한 버퍼층은 예컨대 2㎛의 두께로 형성될 수 있다.

버퍼층을 이용한 경우라면, 버퍼층 상에 제1 반도체층(110)을 형성한다. 제1 반도체층(110)은 GaN으로 구성된 것일 수 있다. 제1 반도체층(110)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다. 고농도의 n타입 도펀트로 도핑하면 소자의 직렬 저항이 감소하여 전류가 더 잘 흐를 수 있다. 제1 반도체층(110)은 예컨대 60㎚의 두께로 형성될 수 있다.

그리고, 도 1에 도시된 것과 같이 제1 반도체층(110) 상에 제2 반도체층(120)을 형성한다. 제2 반도체층(120)은 제1 반도체층(110)과는 다른 반도체물질을 포함한다. 구체적으로, 제2 반도체층(120)을 구성하는 물질은 제1 반도체층(110)을 구성하는 물질과 분극특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 제2 반도체층(120)은 제1 반도체층(110)보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체층(110)보다 클 수 있다. 예컨대, 제2 반도체층(120)은 AlGaN층이거나, AlN층일 수 있다. 제2 반도체층(120)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다. 제2 반도체층(120)의 두께는 15㎚ 내지 20nm일 수 있다.

제2 반도체층(120)이 형성됨으로써 1 반도체층(110)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 ‘2DEG’ 라고 함)가 형성될 수 있다. 2DEG는 제1 반도체층(110)과 제2 반도체층(120)의 헤테로 접합 계면 아래의 제1 반도체층(110) 영역에 형성될 수 있다. 제1 반도체층(110)에 형성된 2DEG는 후속 공정에서 형성될 소스 전극과 드레인 전극 사이의 전류 통로 즉, 채널로 이용될 수 있다. 2DEG는 8.8 × 10¹² cm^- ² 의 농도, 1700 cm²·V^-1·s^- ¹ 의 전자 이동도를 가질 수 있다.

본 발명의 반도체 소자는 이와 같은 2DEG를 채널로 이용하는 고전자 이동도 트랜지스터(HEMT)로 구현된 것이다.

한편, GaN/AlGaN 또는 GaN/AlN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 이는 당업자에게 자명한 사항이므로 구체적인 설명은 생략한다.

이어서, 도 1에 도시된 것처럼 제2 반도체층(120) 상에 p타입 도펀트로 도핑된 제3 반도체층(130)을 형성한다. 제3 반도체층(130)은 예컨대 Mg와 같은 p형 도펀트로 도핑된 GaN 또는 AlGaN층일 수 있다. 도핑농도는 2×10¹⁹cm^-3일 수 있다. 그리고 제3 반도체층(130)의 두께는 100nm일 수 있다.

그리고, 도 2a에 도시된 것과 같이 제3 반도체층(130) 상에 기 설정된 패턴을 갖는 마스크층(140)을 형성한다. 구체적으로, 노광 공정을 이용하여 기 설정된 패턴을 갖는 마스크층(140)을 형성할 수 있다. 이 경우, 예컨대 E-beam 리소그래피 기술이 이용될 수 있다.

마스크층(140)의 패턴은 제1 영역(20), 제1 영역(20)과 이격된 제2 영역(22) 및 제1 영역(20)과 제2 영역(22)을 연결하는 제3 영역(21)으로 정의될 수 있다. 제1 영역(20)과 제2 영역(22)은 본 반도체 소자의 소스 구조와 드레인 구조 윗부분 영역을 의미하며, 제3 영역(21)은 본 반도체 소자의 채널 구조 윗부분 영역을 의미한다. 여기서 채널 구조란 구조적으로 보았을 땐 소스 구조와 드레인 구조를 연결하는 형태이며, 기능적으로 보았을 땐 전자의 이동 통로 역할을 하는 것이고, 소스 구조와 드레인 구조는 채널 구조에 의해 연결되는 형태로, 외부 소자로부터 전자를 공급받거나 외부 소자로 전자를 배출하는 역할을 수행하는 부분을 지칭하는 것이다. 마스크층(140)의 제3 영역(21)은 폭이 500㎚, (제1 영역(20)에서 제2 영역(22)으로 향하는)길이가 2㎛일 수 있다. 그리고 마스크층(140)의 두께는 50㎚로 형성될 수 있다.

마스크층(140)은 SiO₂, SiN_x(예를 들면, Si₃N₄) 등과 같은 유전체 또는 Cr, Ni 등의 금속이 가능하며, 이는 후속 공정에서 습식 식각에 사용되는 식각 용액에 반응을 일으키지 않는 물질로 선택될 수 있다.

한편, 도 2a는 마스크 층(140) 패턴의 일부를 도시한 것이고, 확대하면 도 2b에 도시된 것과 같다. 도 2b는 마스크 층(140)을 위에서 바라본 모습을 도시한 것이다.

도 2b를 참고하면, 기판(100)에는 플랫존(flat zone)이나 노치(notch)가 형성되어 있고, 이를 기준으로 도 2b와 같이 수직인 방향으로 마스크층(140)을 패터닝한다. 즉, 마스크층(140)의 제3 영역(21)이 플랫존에 수직이 되도록 패터닝한다. 그 이유는, 플랫존에 수직인 면이 수평인 면보다 식각 속도가 현저히 빠르다는 점을 이용하여, 후속하는 단계에서 수행될 습식 식각에서 폭이 나노 사이즈인 채널을 얻기 위함이다. 도 2c는 마스크층(140)의 제3 영역(21)에 해당하는 단면(A-A')을 도시한 것이다.

이어서, 기 설정된 채널 구조, 드레인 구조 및 소스 구조를 갖도록 제1 반도체층(110), 제2 반도체층(120) 및 제3 반도체층(130)을 건식 식각한다. 염소(Cl₂), 브롬(Br₂), 요오드(I₂)와 같은 할로겐 기체를 사용한 플라즈마로 건식 식각이 수행될 수 있다. 예컨대, TCP-RIE(transformer coupled plasma reactive ion etching) 장비가 사용될 수 있다.

건식 식각을 하게 되면, 도 3에 도시된 것처럼 마스크층(140) 아래의 제1 반도체층(110), 제2 반도체층(120) 및 제3 반도체층(130)이 적층된 구조가 사다리꼴 형태의 구조가 된다. 건식 식각만으론 이와 같이 측벽이 똑바르지 못하는 경우가 대부분이다. 그 기울임 각(slanted angle)은 ~ 65 °정도이다.

따라서, 필수적이진 않으나 본 발명의 일 실시 예에 따르면 건식 식각된 측벽의 기울기를 수직하게 하면서 채널 구조의 폭을 더 좁히기 위한 습식 식각이 추가로 수행될 수 있다.

구체적으로, 채널 구조 내의 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)의 폭이 그 위에 형성된 마스크 층의 폭보다 작은 폭을 갖도록 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)의 측면을 식각 용액으로 습식 식각한다. 더 정확하게는, 도 2a에 도시된 마스크층(140)의 제3 영역(21) 하부에 배치된 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)의 폭이 마스크층(140)의 제3 영역(21)의 폭보다 작은 폭을 갖도록 습식 식각한다. 이때 이용될 수 있는 습식 식각 용액은 TMAH(tetramethyl ammonium hydroxide)이 있고, 대략 80 ℃정도의 온도에서 습식 식각이 수행될 수 있다.

구체적으로, 습식 식각을 수행하게 되면, 먼저 도 4에 도시된 것처럼 건식 식각된 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)의 측면 기울기가 수직하게 된다. 이는, 구조의 하부 영역보다 상부 영역(마스크층(120)에 가까운 영역)의 식각 속도가 느리기 때문이다.

그리고, 습식 식각 시간이 경과될 수록, 도 5에 도시된 것처럼 그 폭이 좁아지게 된다. 이와 같이 측면방향으로 선택적으로 식각될 수 있는 것은, 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)을 구성하는 3족 질화물 반도체 구조의 결정면에 따른 이방성 식각(anisotropic etch) 특성에 기인한다. 구체적으로, TMAH 용액을 이용하여 습식 식각하게 되면, 질소면(nitrogen face)에 대해서만 식각이 이루어지고 갈륨면(gallium face)에 대해선 식각이 이루어지지 않는다. 앞선 단계에서 이루어진 건식 식각에 의해 노출된 표면은 대부분 질소면을 갖기 때문에, TMAH 용액에 강하게 반응할 수 있다.

또한, 건식 식각된 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)의 측면의 방향은 기판(100)의 플랫존에 수직하기 때문에, 수평한 면보다 더 높은 식각률을 갖는다. 따라서 습식 식각이 진행될수록 도 5에 도시된 것처럼 채널 구조 내의 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)의 폭이 좁아지게 된다.

한편, 습식 식각 시간을 달리하여 실험해본 결과, 습식 시간을 조절함에 따라, 채널 구조 내의 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)의 폭을 효과적으로 조절할 수 있음을 알 수 있었다. 실험에서, 건식 식각 직후 채널 구조는 사다리꼴 형상이었고, 상부 폭은 400㎚, 하부 폭은 ~550nm이었다. 이후 TMAH 용액(농도 5 %, 80℃)으로 습식 식각을 10, 25, 35 및 40 분 동안 각각 수행하였고, 그 결과, 채널 구조의 폭은 300, 200, 100 및 50㎚로 각각 줄어들었다. 식각 속도(etch rate)는 8.5 내지 9 ㎚/min로 측정되었다.

건식 식각만을 이용하는 경우엔 채널 구조의 폭을 나노 수준으로 정밀하게 제작하는 것이 매우 어려우나, 상술한 것과 같이 건식 식각과 습식 식각을 함께 수행하는 본 발명의 실시 예에 따르면 매우 안정적으로 나노 사이즈의 폭을 갖는 핀(fin) 형상의 채널 구조를 얻을 수 있다. 또한, 습식 식각에 의해, 건식 식각된 표면이 평탄화되며, 건식 식각된 표면에 유발된 플라즈마 데미지가 제거될 수 있는 부가적인 효과까지도 달성될 수도 있다.

이어서, 도 6a에 도시된 것처럼 마스크층(140)을 제거한다. 결과적으로, 나노 사이즈의 폭을 갖는 핀 형상의, 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)으로 구성된 채널 구조를 얻을 수 있다. 도 6b는 마스크층(140)이 제거된 후 전체 구조를 위에서 바라본 모습을 도시한 것이다. 중간에 폭이 좁은 부분이 채널 구조이고, 그 양 옆이 각각 소스 구조와 드레인 구조이다.

도 6b에 도시된 바와 같이, 제3 반도체층(130), 제2 반도체층(120) 및 제1 반도체층(110)이 적층된 채널 구조는 습식 식각에 의해 측면 기울기가 수직하고 그 폭이 매우 좁다. 바람직하게는 그 폭은 나노사이즈이다.

이어서, 도 7a와 같이 게이트 전극이 형성될 부분만 담겨두고 나머지 부분의 제3 반도체층(130)을 제거한다. 잔류된 제3 반도체층(131)은 채널 구조 내의 제2 반도체층(120) 상의 임의의 영역에 배치될 수 있다. 다만, 그 길이는 채널 구조의 길이(드레인 구조에서 소스 구조로 향하는 방향의 길이)를 넘지 않도록 한다. 도 7b에 도 7a에 도시된 구조의 단면(A-A')을 도시하였다.

이어서, 도 8에 도시된 것처럼 상기 채널 구조 내의 제1 반도체층(110), 제2 반도체층(120) 및 잔류된 제3 반도체층(131)을 둘러싸는 형태로 게이트 절연막(150)을 형성한다. 게이트 절연막(150)은 Al₂O₃, SiO₂, Si₃N₄, HfO₂ 등과 같은 물질 중에서 선택된 것으로 구성될 수 있다.

그리고, 소스 구조 및 드레인 구조 내의 제2 반도체층(120) 상에 소스 전극(미도시) 및 드레인 전극(미도시)을 각각 형성한다. 또는 소스 전극 및 드레인 전극은 제2 반도체층(120)을 관통하며 제1 반도체층(110)상에 형성될 수 있다. 또는 소스 전극 및 드레인 전극은 제2 반도체층(120)과 제1 반도체층(110)을 통과하며 형성될 수 있다. 즉, 소스 전극과 드레인 전극은 적어도 제2 반도체층(120)에 접하도록 형성된다. 일 예에 따르면, 다음과 같은 방식으로 소스 전극과 드레인 전극을 형성할 수 있다. 구체적으로, 소스 전극과 드레인 전극을 형성할 영역(컨택홀)을 제외하고 소자 전체에 마스크층을 증착한다. 그리고 마스크층 및 컨택홀에 전자 빔 증발(tron-beam evaporator)을 이용하여 전극을 증착할 수 있다. 전극은 Au/Ni/Al/Ti 금속층으로 구성될 수 있다. 그리고 전극에 급속 열처리(rapid thermal annealing)를 가한다. 이때 열처리는 N₂ 분위기에서 500℃ (20 sec) - 800℃(30 sec)로 수행된다. 그리고 리프트 오프 공정을 통해 마스크층을 들어내면 컨택홀 영역에 소스 전극 및 드레인 전극이 형성될 수 있다. 이와 같이 형성된 소스 전극과 드레인 전극 사이에 게이트 전극(160)이 후속 공정을 통해 형성된다.

구체적으로, 도 8에 도시된 것처럼 게이트 절연막(150)을 둘러싸도록 게이트 전극(160)을 형성한다. 예를 들어, 게이트 전극(160)은 Au/Ni 금속층으로 구성된 것일 수 있다.

이와 같이 완성된 반도체 소자(1000)는 도 8에 도시한 것처럼 2DEG 채널(즉, Top channel)과 측면 채널들(즉, Side-wall channels)을 갖는다. 따라서, I_D-V_G 곡선상에서 두 개의 구별되는 전도성 피크(transconductance peak, g_m)가 관찰될 수 있는데, 하나는 측면 채널들에 의한 것이고, 또 다른 하나는 2DEG채널에 의한 것이다.

한편, p형 도펀트로 도핑된, 잔류된 제3 반도체층(131)에 의해 그 아래의 제1 반도체층(110) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과, 제1 반도체층(110)의 2DEG의 전자가스가 감소될 수 있다. 따라서 소자 구동시, 잔류된 제3 반도체층(131)이 없는 경우와 비교하였을 때, 잔류된 제3 반도체층(131)이 구비됨으로써 문턱전압(V_th)이 양(positive)의 방향으로 이동될 수 있다. 잔류된 제3 반도체층(131)의 도핑 농도가 높아질수록 V_th가 이동되는 정도는 증가한다. 결과적으로, 2DEG채널에 의한 g_m 피크는 p타입 도펀트로 도핑된 잔류된 제3 반도체층(131) 의해 우측으로 이동될 수 있어, 2DEG채널을 이용하는 노말리 오프 소자를 구현할 수 있다.

또한, 본 반도체 소자(1000)는 이와 같이 2DEG 채널과 측면 채널들을 동시에 이용할 수 있으므로, 소자 동작시 이용 가능한 전자 수가 상대적으로 많아짐에 따라, 우수한 소자 특성을 얻을 수 있어, 고주파, 고출력 소자뿐만 아니라 스위칭 파워 소자에도 적합하다.

한편, 본 발명의 또 다른 실시 예에선, g_m 곡선이 넓게 형성되도록 하기 위해(넓은 g_m곡선은 우수한 선형성이 만족되기 위해 디바이스가 갖춰야 하는 것이며, 입력과 출력 간의 왜곡을 최소화하게 한다.) 게이트 절연막의 두께가 조절될 수 있다. 본 실시 예에 대해선 이하 도 9를 참고하여 설명하도록 한다.

도 9를 참고하면, 채널 구조 내의 제1 반도체층(110), 제2 반도체층(120) 및 잔류된 제3 반도체층(131)의 측면에 형성된 게이트 절연막(150)의 두께(T₁)가 채널 구조 내의 잔류된 제3 반도체층(131)의 상면에 형성된 게이트 절연막(150)의 두께(T₂)보다 두껍도록 게이트 절연막(150)이 형성될 수 있다.

g_m 곡선이 넓게 형성되기 위해선, 잔류된 제3 반도체층(131)에 의해 우측으로 이동된 2DEG 채널에 의한 g_m 피크와 겹치지 않도록, 측면 채널들에 의한 g_m 피크도 역시 우측으로 이동될 필요가 있고, 이를 위하여 본 발명에선 게이트 절연막(150)의 측면 두께(T₁)가 비교적 두껍게 형성되는 것이다. 예컨대, 측면의 두께(T₁)는 약 30nm이고, 상부의 두께(T₂)는 약 5 내지 10nm일 수 있다.

한편, 잔류된 제3 반도체층(131)의 상면에는 게이트 절연막이 존재하지 않아도 무방하다. 따라서 본 발명의 또 다른 실시 예에 따르면, 도 13과 같이 잔류된 제3 반도체층(131)의 상면에는 게이트 절연막이 존재하지 않는 반도체 소자(1000'')가 가능하다. 하지만, 게이트 누설 전류를 방지하고 게이트 전압 스윙을 더 크게 해주기 위해선 잔류된 제3 반도체층(131) 상면에 게이트 절연막이 존재하는 것이 바람직하다. 이 경우, 2DEG 채널에 의한 g_m 피크가 더 우측으로 이동되어 측면 채널들에 의한 g_m 피크와 겹칠 수 있으므로, 상면의 게이트 절연막은 최소한의 두께로 존재하는 것이 바람직하다. 정리하자면, 게이트 절연막(150)의 상면 두께(T₂)는 최소한의 두께로 형성되고, 측면 두께(T₁)는 비교적 두껍게 형성됨으로써 상술한 효과들이 달성될 수 있는 것이다.

이와 같이 채널 구조의 상면과 측면의 게이트 절연막(150)의 두께를 서로 다르게 하기 위하여, 구체적으로 다음과 같은 공정이 수행될 수 있다. 먼저, 채널 구조 내의 제1 반도체층(110), 제2 반도체층(120) 및 잔류된 제3 반도체층(131)의 측면과 채널 구조 내의 잔류된 제3 반도체층(131)의 상면에 게이트 절연막(150)을 형성한다. 그리고, 채널 구조 내의 잔류된 제3 반도체층(131)의 상면에 형성된 게이트 절연막(150)의 두께가 채널 구조 내의 제1 반도체층(110), 제2 반도체층(120) 및 잔류된 제3 반도체층(131)의 측면에 형성된 게이트 절연막(150)의 두께보다 작은 기 설정된 두께를 갖도록 채널 구조 내의 제3 반도체층 상면에 형성된 게이트 절연막(150)을 식각한다. 이때 건식 식각이 이용될 수 있다.

또 다른 실시 예에선 다른 방식으로 측면과 상면의 두께가 서로 다른 게이트 절연막(150)을 형성할 수 있다. 본 실시 예에 따르면, 먼저 채널 구조 내의 제1 반도체층(110), 제2 반도체층(120) 및 잔류된 제3 반도체층(131)의 측면과 채널 구조 내의 잔류된 제3 반도체층(131)의 상면에 게이트 절연막을 형성한다. 그리고, 도 10과 같이, 채널 구조 내의 제1 반도체층(110), 제2 반도체층(120) 및 잔류된 제3 반도체층(131)의 측면에 형성된 게이트 절연막은 남기고 채널 구조 내의 잔류된 제3 반도체층(131) 상면에 형성된 게이트 절연막을 제거한다. 이때 건식 식각이 이용될 수 있다. 한편, 게이트 절연막을 제거하여 잔류된 제3 반도체층(131)의 상면을 노출시키는 대신, 잔류된 제3 반도체층(131) 상면에 게이트 절연막이 일정 두께로 남도록 하여도 무방하다.

그리고, 도 11에 도시된 것과 같이 잔류된 제3 반도체층(131)의 상면 및 남아있는 게이트 절연막(150) 상에 추가의 게이트 절연막(151)을 형성한다. 그 결과, 두 층의 게이트 절연막으로 이루어진 측면의 두께(T₁)가 한 층의 게이트 절연막으로 이루어진 상부의 두께(T₂)보다 두껍게 된다.

측면의 게이트 절연막을 더 두껍게 형성하기 위해 상술한 단계가 반복될 수도 있다.

기존의 게이트 절연막(150)과 추가적으로 형성된 게이트 절연막(151)은 동일한 물질로 구성될 수 있다.

당업자라면 본 명세서에서 밝힌 내용에 근거하여, 실험을 통해 넓은 g_m곡선을 얻기 위한 최적의 반도체 물질, 게이트 절연막의 두께, 도핑 농도 등과 같은 세부 사항들을 선택할 수 있을 것인바, 본 발명의 범위는 이와 같이 당업자에게 자명한 정도를 포함하는 것이다. 따라서, 상술한 실시 예에서 반도체 소자를 구성하는 물질, 게이트 절연막의 두께, 도핑 농도 등을 특정하였으나, 이는 본 발명의 이해를 돕기 위한 몇몇의 실시 예에 불과하고 본 발명의 범위가 그에 한정되는 것으로 이해되어서는 안 될 것이다.

도 13에 본 발명의 일 실시 예에 따른 반도체 소자(2000)를 도시하였다. 도 13에 도시된 구성요소들 중 앞서 설명한 구성 요소와 중복되는 부분에 대해선 자세한 설명은 생략하도록 한다.

도 13을 참고하면, 본 반도체 소자(2000)는 기판(100), 제1 반도체층(110), 제2 반도체층(120), 잔류된 제3 반도체층(131), 게이트 절연막(150), 게이트 전극(160), 소스 전극(170) 및 드레인 전극(180)을 포함한다. 도 13에 도시하진 않았으나, 기판(100)과 제1 반도체층(110) 사이엔 버퍼층이 배치되어 있을 수 있다. 버퍼층은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 구성된 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다.

반도체 소자(2000)는 소스 구조 부분(S), 채널 구조 부분(C) 및 드레인 구조 부분(D)으로 구분될 수 있다. 채널 구조 부분(C)은 반도체 소자(2000)가 온(on) 상태일 때에는 전자가 이동할 수 있는 통로로서 동작하고, 반대로 반도체 소자(2000)가 오프(off) 상태일 때는 전류의 누설을 막기 위해 전하의 이동을 막을 수 있도록 동작하는 구성이다.

채널 구조 부분(C)은 제1 반도체층(110), 제2 반도체층(120), 잔류된 제3 반도체층(131)이 적층되어 있으며, 이러한 적층된 구조를 게이트 절연막(150)과 게이트 전극(160)이 둘러싸고 있다. 그리고, 도 8, 도 9 및 도 12의 단면도를 통해 앞서 설명한 것처럼 실시 예에 따라 채널 구조 부분(C)의 게이트 절연막의 두께는 다양하게 선택될 수 있다.

특히, 상술하였듯이, 채널 구조 부분(C)은 2DEG 채널과 측벽 채널을 모두 이용하여 동작할 수 있으며, 게이트 절연막의 두께 조절에 따라 소자 구동시 2DEG 채널과 측벽 채널이 합쳐져 넓은 g_m 피크를 얻을 수 있다.

소스 전극(170)은 외부 소자와 본 반도체 소자(2000)를 전기적으로 접속시켜 반도체 소자(2000)에 캐리어(전자 또는 홀)를 공급하기 위한 구성이다. 드레인 전극(180)은 소스 전극(160)으로부터 공급받은 캐리어가 외부 소자로 이동되는 통로역할을 수행하는 구성이다. 소스 전극(170)과 드레인 전극(180)은 제1 반도체층(110) 및/또는 제2 반도체층(120)과 오믹 컨택(ohmic contact) 형성을 위해 Au/Ni/Al/Ti 금속 층으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.

게이트 전극(160)은 반도체 소자(2000)의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 본 발명에 따른 반도체 소자(2000)는 상술하였듯이, 우측으로 이동된 2DEG 채널의 g_m 피크와, 측벽 채널들의 g_m 피크가 합쳐져 넓은 g_m 곡선을 가지므로, 비교적 넓은 전압 범위에서 우수한 선형성을 얻을 수 있다.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

100: 기판 110: 제1 반도체층
120: 제2 반도체층 130: 제3 반도체층

Claims

반도체 소자 제조방법에 있어서,
기판상에 제1 반도체층을 형성하는 단계;
상기 제1 반도체층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 제2 반도체층을 상기 제1 반도체층 상에 형성하는 단계;
상기 제2 반도체층 상에 p 타입 도펀트로 도핑된 제3 반도체층을 형성하는 단계;
기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 상기 제1 반도체층, 제2 반도체층 및 제3 반도체층이 적층된 구조를 식각하는 단계;
상기 채널 구조 내의 '제1 반도체층의 노출된 측면, 제2 반도체층의 노출된 측면 및 제3 반도체층의 노출된 측면'과 상기 채널 구조 내의 제3 반도체층의 상면을 덮도록 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자 제조방법.
제1항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면에 형성된 게이트 절연막의 두께가 상기 채널 구조 내의 제3 반도체층의 상면에 형성된 게이트 절연막의 두께보다 두껍도록 게이트 절연막을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제1항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면과 상기 채널 구조 내의 제3 반도체층의 상면에 제1 게이트 절연막을 형성하는 단계;
상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면에 형성된 제1 게이트 절연막은 남기고 상기 채널 구조 내의 제3 반도체층 상면에 형성된 제1 게이트 절연막을 제거하는 단계; 및
상기 채널 구조 내의 제3 반도체층의 상면 및 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
제1항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면과 채널 구조 내의 제3 반도체층의 상면에 게이트 절연막을 형성하는 단계; 및
상기 채널 구조 내의 제3 반도체층의 상면에 형성된 게이트 절연막의 두께가 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면에 형성된 게이트 절연막의 두께보다 작은 기 설정된 두께를 갖도록 상기 채널 구조 내의 제3 반도체층 상면에 형성된 게이트 절연막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
제1항에 있어서,
상기 식각하는 단계는,
상기 기 설정된 소스 구조, 드레인 구조 및 채널 구조에 대응하는 패턴을 갖는 마스크층을 상기 제3 반도체층 상에 형성하여, 상기 제1 반도체층, 제2 반도체층 및 제3 반도체층이 적층된 구조를 건식 식각하는 단계;
상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 폭이 상기 채널 구조 내의 제3 반도체층 상에 형성된 상기 마스크 층의 폭보다 작은 폭을 갖도록 상기 채널 구조 내의 제1 반도체층, 제2 반도체층 및 제3 반도체층의 측면을 식각 용액으로 습식 식각하는 단계; 및
상기 마스크층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
제5항에 있어서,
상기 식각 용액은 TMAH(tetra-methyl ammonium hydroxide) 용액인 것을 특징으로 하는 반도체 소자 제조방법.
제1항에 있어서,
상기 소스 구조 내의 제2 반도체층에 접하는 소스 전극을 형성하고, 상기 드레인 구조 내의 제2 반도체층에 접하는 드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
제1항에 있어서,
제1 반도체층은 GaN으로 구성되고, 상기 제2 반도체층은 AlGaN 또는 AlN으로 구성된 것을 특징으로 하는 반도체 소자 제조방법.
반도체 소자에 있어서,
제1 반도체층과 제2 반도체층이 적층된 소스 구조;
상기 소스 구조와 이격되어 있으며, 제1 반도체층과 제2 반도체층이 적층된 드레인 구조;
상기 소스 구조와 상기 드레인 구조를 연결하며, 제1 반도체층, 제2 반도체층 및 p형 도펀트로 도핑된 제3 반도체층이 적층된 채널구조;
상기 채널 구조 내의 '제1 반도체층의 노출된 측면, 제2 반도체층의 노출된 측면 및 제3 반도체층의 노출된 측면'과, 상기 채널 구조 내의 제3 반도체층의 상면을 둘러싸는 게이트 절연막; 및
상기 게이트 절연막 상에 배치된 게이트 전극;을 포함하는 반도체 소자.
제9항에 있어서,
상기 게이트 절연막은,
상기 채널 구조의 상면보다 상기 채널 구조의 측면에 더 두껍게 형성된 것을 특징으로 하는 반도체 소자.
제9항에 있어서,
상기 게이트 전극은,
상기 게이트 절연막의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치된 것을 특징으로 하는 반도체 소자.
제9항에 있어서,
제1 반도체층은 GaN으로 구성되고, 상기 제2 반도체층은 AlGaN 또는 AlN으로 구성된 것을 특징으로 하는 반도체 소자.
제9항에 있어서,
상기 소스 구조상에 배치된 소스 전극; 및
상기 드레인 구조상에 배치된 드레인 전극;을 더 포함한 것을 특징으로 하는 반도체 소자.