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KR102779302B1 - 반도체 소자 - Google Patents

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KR102779302B1
KR102779302B1 KR1020200044633A KR20200044633A KR102779302B1 KR 102779302 B1 KR102779302 B1 KR 102779302B1 KR 1020200044633 A KR1020200044633 A KR 1020200044633A KR 20200044633 A KR20200044633 A KR 20200044633A KR 102779302 B1 KR102779302 B1 KR 102779302B1
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KR
South Korea
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semiconductor layer
gate pattern
semiconductor
layer
active fins
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KR1020200044633A
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KR20210067836A (ko
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강동민
김성일
김해천
민병규
배성범
안호균
이상흥
이종민
이형석
임종원
장성재
장유진
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한국전자통신연구원
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/62—Fin field-effect transistors [FinFET]

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  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 실시예들에 따른 반도체 소자는 기판 상의 반도체 층; 상기 반도체 층의 상부에 정의된 활성 핀들; 상기 활성 핀들 각각의 측벽들을 덮는 스페이서; 상기 활성 핀들을 가로지르는 게이트 패턴; 상기 게이트 패턴의 양측에 각각 제공된 소스 영역 및 드레인 영역; 및 상기 소스 영역과 상기 드레인 영역에 각각 접촉하는 소스 전극 및 드레인 전극을 포함하되, 상기 활성 핀들 각각의 상기 측벽들과 상기 게이트 패턴 사이에 상기 스페이서가 개재되고, 상기 활성 핀들 각각은, 그의 상부에 금속-반도체 화합물 층을 포함하고, 상기 금속-반도체 화합물 층은 상기 게이트 패턴과 접촉할 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 활성 핀들의 상면들에 절연막이 제공되지 않는 반도체 소자에 관한 것이다.
질화갈륨(GaN) 기반 트랜지스터는 항복 전압(breakdown voltage), 포화 속도, 열적 특성 면에서 우수한 성질을 가져 활발히 연구되고 있는 분야이다. 그러나, 드레인 전류가 증가함에 따라 트랜스컨덕턴스(transconductance)가 증가하다가 급격하게 감소하는 문제가 있다. 이러한 문제를 해결하기 위해 핀(fin) 구조를 가지는 트랜지스터가 대안으로 떠오르고 있다. 핀 구조를 가지는 트랜지스터는 기존 트랜지스터에 비해 게이트 구동능력이 향상되며 버퍼층의 감소로 인해 전하 트랩 현상을 억제할 수 있다는 장점을 가지고 있다.
핀 구조를 가지는 트랜지스터는 게이트 누설전류를 감소시키기 위해 핀 구조의 측벽 및 상면에 절연막을 형성한다. 이로 인해, 게이트로부터 채널까지의 거리가 증가하게 되어 게이트 구동능력이 저하되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 활성 핀들의 측벽들에만 절연막이 형성된 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 소자는 기판 상의 반도체 층; 상기 반도체 층의 상부에 정의된 활성 핀들; 상기 활성 핀들 각각의 측벽들을 덮는 스페이서; 상기 활성 핀들을 가로지르는 게이트 패턴; 상기 게이트 패턴의 양측에 각각 제공된 소스 영역 및 드레인 영역; 및 상기 소스 영역과 상기 드레인 영역에 각각 접촉하는 소스 전극 및 드레인 전극을 포함하되, 상기 활성 핀들 각각의 상기 측벽들과 상기 게이트 패턴 사이에 상기 스페이서가 개재되고, 상기 활성 핀들 각각은, 그의 상부에 금속-반도체 화합물 층을 포함하고, 상기 금속-반도체 화합물 층은 상기 게이트 패턴과 접촉할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 활성 핀들의 측벽들에만 절연막이 제공됨으로써 게이트 누설전류를 줄이고 게이트 구동능력을 향상시킬 수 있다는 장점이 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 상부에서 바라본 평면도이다.
도 2a, 도 2b 및 도 2c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들로써, 각각 도 1의 A-A' 선, B-B' 선 및 C-C'선을 따라 자른 단면들이다.
도 3a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로써, 도 1의 A-A' 선을 따라 자른 단면들이다.
도 3b 내지 도 9b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로써, 도 1의 B-B' 선을 따라 자른 단면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 수정 및 변경을 가할 수 있다. 단지, 본 실시예의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한 본 명세서에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 층이 다른 층 '상(上)에' 있다고 언급되는 경우에 그것은 다른 층 상면에 직접 형성되거나 그들 사이에 제 3의 층이 개재될 수도 있다.
본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 층 등을 기술하기 위해서 사용되었지만, 이들 영역, 층이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 층을 다른 영역 또는 층과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다. 여기에 설명되고 예시되는 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 상부에서 바라본 평면도이다. 도 2a, 도 2b 및 도 2c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들로써, 각각 도 1의 A-A' 선, B-B' 선 및 C-C'선을 따라 자른 단면들이다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 기판(100) 상에 반도체 층(110)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(sapphire), 갈륨 나이트라이드(GaN) 또는 다이아몬드(diamond) 중 적어도 하나 또는 이들의 조합을 포함할 수 있다. 다만, 기판(100)을 구성하는 물질은 예시적인 것으로 상기 물질들에 한정되지 않는다.
반도체 층(110)은 제1 반도체 층(111) 및 제2 반도체 층(112)을 포함할 수 있다. 기판(100) 상에 제1 반도체 층(111)이 제공되고, 제1 반도체 층(112) 상에 제2 반도체 층(112)이 제공될 수 있다. 제1 반도체 층(111)은 III-V족 화합물 반도체를 포함할 수 있다. 일 예로, 제1 반도체 층(111)은 알루미늄 나이트라이드(AlN), 인듐 갈륨 나이트라이드(InGaN), 알루미늄 인듐 나이트라이드(AlInN), 알루미늄 갈륨 인듐 나이트라이드(AlGaInN) 중 적어도 하나 또는 이들의 조합을 포함할 수 있다. 또한, 일 예로, 제1 반도체 층(111)은 진성(intrinsic) 화합물 반도체 층일 수 있다. 다른 예로, 제1 반도체 층(111)은 미량의 불순물이 도핑(doping)된 화합물 반도체 층일 수 있다.
제2 반도체 층(112)은 III-V족 화합물 반도체를 포함할 수 있다. 일 예로, 제2 반도체 층(112)은 알루미늄 나이트라이드(AlN), 알루미늄 갈륨 나이트라이드(AlGaN), 인듐 갈륨 나이트라이드(InGaN), 알루미늄 인듐 나이트라이드(AlInN), 알루미늄 갈륨 인듐 나이트라이드(AlGaInN) 중 적어도 하나 또는 이들의 조합을 포함할 수 있다. 제2 반도체 층(112)은 단층막 구조 또는 다층막 구조를 가질 수 있다.
제2 반도체 층(112)의 밴드 갭(band gap) 및 격자 상수는 각각 제1 반도체 층(111)의 밴드 갭 및 격자 상수보다 클 수 있다. 제2 반도체 층(112)은 III-V족 화합물 반도체를 포함하되, 제1 반도체 층(111)과 다른 물질을 포함할 수 있다. 제1 반도체 층(111) 및 제2 반도체 층(112)은 이종접합(hetero-junction)되어 접합면에 2차원 전자 가스(2-dimensional electron gas; 2-DEG) 영역을 형성할 수 있다. 2차원 전자 가스(2-DEG) 영역은 전류가 흐르는 채널 영역으로 이용될 수 있다.
일 예로, 제2 반도체 층(112)은 진성 화합물 반도체 층일 수 있다. 다른 예로, 제2 반도체 층(112)은 미량의 불순물이 도핑된 화합물 반도체 층일 수 있다. 제2 반도체 층(112)의 두께는 수 내지 수십 나노미터(nm)의 두께를 가질 수 있다. 일 예로, 제2 반도체 층(112)의 두께는 30nm 이하일 수 있다.
도시되지는 않았지만, 기판(100) 상에 전이층(미도시)이 제공될 수 있다. 전이층(미도시)는 기판(100)과 제1 반도체 층(111) 사이에 제공될 수 있다. 전이층(미도시)는 기판(100)과 제1 반도체 층(111)사이의 열팽창 계수 및 격자 상수 차이를 완화시킬 수 있다. 일 예로, 전이층(미도시)는 갈륨 나이트라이드(GaN), 알루미늄 나이트라이드(AlN) 또는 알루미늄 갈륨 나이트라이드(AlGaN) 중 적어도 어느 하나 또는 이들의 조합을 포함할 수 있다. 전이층(미도시)은 임의적 구성요소로 제공되지 않을 수 있다.
도시되지는 않았지만, 제1 반도체 층(111) 및 제2 반도체 층(112) 사이에 계면층(미도시)이 제공될 수 있다. 일 예로, 계면층(미도시)은 알루미늄 나이트라이드(AlN)를 포함할 수 있다. 계면층(미도시)은 제1 반도체 층(111) 및 제2 반도체 층(112) 사이의 계면 특성을 향상시킴으로써 2차원 전자 가스 영역(2-DEG)의 이동도를 향상시킬 수 있다. 계면층(미도시)은 임의적 구성요소로 제공되지 않을 수 있다.
반도체 층(110)의 일부분은 활성 핀들(AF)을 이룰 수 있다. 활성 핀들(AF)은 반도체 층(110)의 일부분이 식각됨으로써 형성될 수 있다. 활성 핀들(AF)은 제1 반도체 층(111) 및 제2 반도체 층(112)의 일부분을 포함할 수 있다. 활성 핀들(AF)은 제1 방향(D1)으로 연장되고, 제1 방향(D1)에 교차하는 제2 방향(D2)으로 일정 간격 서로 이격되어 배열될 수 있다. 활성 핀들(AF)은 제1 반도체 층(111)으로부터 수직 방향으로 돌출된 부분일 수 있다. 즉, 활성 핀들(AF)은 제1 반도체 층(111)으로부터 제1 방향(D1) 및 제2 방향(D2)이 이루는 면에 수직한 제3 방향(D3)으로 돌출된 부분일 수 있다. 일 예로, 활성 핀들(AF)의 제2 방향(D2)으로의 폭은 100 내지 500nm일 수 있으며, 인접하는 활성 핀들(AF) 간의 제2 방향(D2)으로의 폭은 50 내지 300nm일 수 있다.
인접하는 활성 핀들(AF) 사이에 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 제1 반도체 층(111) 및 제2 반도체 층(112)이 식각됨으로써 형성될 수 있다. 제1 반도체 층(111)의 일부분은 트렌치들(TR)에 의해 노출될 수 있다. 즉, 트렌치들(TR)의 하면은 제2 반도체 층(112)의 하면보다 낮은 레벨(level)에 위치할 수 있다. 트렌치들(TR)은 제1 방향(D1)으로 연장하는 측벽들과 제2 방향(D2)으로 연장하는 측벽들을 포함할 수 있다. 트렌치들(TR)의 제1 방향(D1)으로 연장하는 측벽들은 활성 핀들(AF)의 측벽들일 수 있다. 트렌치들(TR)은 상부에서 바라보았을 때, 직사각형 형상을 가질 수 있다.
스페이서(201)가 활성 핀들(AF) 각각의 측벽들을 덮을 수 있다. 스페이서(201)는 활성 핀들(AF) 각각의 측벽들을 따라 제1 방향(D1)으로 연장될 수 있다. 스페이서(201)는 절연 물질을 포함할 수 있다. 스페이서(201)는 고유전막일 수 있다. 일 예로, 스페이서(201)는 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물 또는 하프늄 산화물 중 적어도 어느 하나를 포함하는 단층막 또는 다층막일 수 있다.
스페이서(201)는 트렌치들(TR)의 측벽들을 덮을 수 있다. 다시 말하면, 스페이서(201)는 트렌치들(TR)의 네 측벽들 상에 제공되어 네 측벽들을 모두 덮을 수 있다.
게이트 패턴(GP)은 활성 핀들(AF)을 가로지를 수 있다. 게이트 패턴(GP)은 제2 방향(D2)으로 연장하면서 활성 핀들(AF)을 가로지를 수 있다. 게이트 패턴(GP)은 제2 방향(D2)으로 연장하면서 활성 핀들(AF) 및 트렌치들(TR)을 가로지를 수 있다. 게이트 패턴(GP)은 활성 핀들(AF)의 상면들의 일부분 및 측벽들의 일부분을 덮을 수 있다. 게이트 패턴(GP)은 트렌치들(TR)의 하면들의 일부분을 덮을 수 있다. 게이트 패턴(GP)의 최하부면은 제2 반도체 층(112)의 하면보다 낮은 레벨에 위치할 수 있다. 게이트 패턴(GP)은 금속 물질을 포함할 수 있다. 일 예로, 게이트 패턴(GP)은 Ni/Au 또는 Pt/Au를 포함할 수 있다.
각각의 활성 핀들(AF)은 금속-반도체 화합물 층(MS)을 포함할 수 있다. 금속-반도체 화합물 층(MS)은 활성 핀들(AF)의 상부에 위치할 수 있다. 게이트 패턴(GP)은 활성 핀들(AF) 상부의 금속-반도체 화합물 층(MS)과 접촉할 수 있다. 금속-반도체 화합물 층(MS)은 게이트 패턴(GP) 아래에 국소적으로 위치할 수 있다.
스페이서(201)는 활성 핀들(AF) 각각의 측벽들과 게이트 패턴(GP) 사이에 개재될 수 있다. 스페이서(201)는 활성 핀들(AF) 각각의 측벽들과 게이트 패턴(GP) 사이에서 제1 방향(D1)으로 연장할 수 있다. 스페이서(201)는 활성 핀들(AF)의 상면들에는 제공되지 않고 활성 핀들(AF)의 측벽들 상에만 제공될 수 있다.
게이트 패턴(GP)의 양측에 각각 소스 영역(SR) 및 드레인 영역(DR)이 형성될 수 있다. 또한, 게이트 패턴(GP)의 양측에 소스 영역(SR) 및 드레인 영역(DR)과 접촉하는 소스/드레인 전극(300)이 제공될 수 있다. 일 예로, 소스/드레인 전극(300)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 금(Au) 중 적어도 어느 하나를 포함할 수 있다.
소스 영역(SR) 및 드레인 영역(DR) 사이에는 채널 영역(미도시)이 개재될 수 있다. 채널 영역(미도시)은 게이트 패턴(GP) 아래에 위치하는 반도체 층(110)일 수 있다. 소스/드레인 전극(300)은 소스 전극(300a) 및 드레인 전극(300b)을 포함할 수 있다. 소스 전극(300a) 및 드레인 전극(300b)은 제1 방향(D1)으로 서로 이격될 수 있다. 소스 전극(300a)은 게이트 패턴(GP)의 일측에 형성되어 소스 영역(SR)과 접촉할 수 있다. 드레인 전극(300b)은 게이트 패턴(GP)의 타측에 형성되어 드레인 영역(DR)과 접촉할 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 각각 소스 전극(300a) 및 드레인 전극(300b)과 대응되는 위치에 제공될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 각각 소스 전극(300a) 및 드레인 전극(300b) 아래에 위치할 수 있다. 게이트 패턴(GP)은 소스/드레인 전극(300)과 제1 방향(D1)으로 서로 이격될 수 있다.
게이트 패턴(GP) 및 소스 전극(300a) 사이의 제1 방향(D1)으로의 폭(W1)은 게이트 패턴(GP) 및 드레인 전극(300b) 사이의 제1 방향(D1)으로의 폭(W2)보다 작을 수 있다(W1<W2). 즉, 게이트 패턴(GP)은 드레인 전극(300b)보다 소스 전극(300a)에 더 가깝도록 비대칭적으로 형성될 수 있다. 게이트 패턴(GP)이 드레인 전극(300b)보다 소스 전극(300a)에 더 가깝게 형성됨으로써 반도체 소자의 항복전압(breakdown voltage)을 향상시킬 수 있다.
도 3a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로써, 도 1의 A-A' 선을 따라 자른 단면들이다. 도 3b 내지 도 9b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로써, 도 1의 B-B' 선을 따라 자른 단면들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 배치된 반도체 층(110)에 소스 영역(SR) 및 드레인 영역(DR) 그리고 소스/드레인 전극(300)을 형성할 수 있다. 반도체 층(110)의 일측에 소스 영역(SR) 및 소스 전극(300a)이 형성되고, 반도체 층(110)의 타측에 드레인 영역(DR) 및 드레인 전극(300b)이 형성될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 n형 도전형 불순물을 포함할 수 있다. 일 예로, Ti/Al/Ni/Au를 반도체 층(110) 상에 증착하여 소스/드레인 전극(300)을 형성하고 고온으로 급속 열처리함으로써 n형 도전형 불순물이 도핑(doping)된 소스 영역(SR) 및 드레인 영역(DR)이 각각 소스 전극(300a) 및 드레인 전극(300b) 아래에 형성될 수 있다. 다른 예로, 이온 주입 공정을 통해 n형 도전형 불순물로 도핑된 소스 영역(SR) 및 드레인 영역(DR)을 형성한 후, 소스 전극(300a) 및 드레인 전극(300b)을 증착할 수 있다. 다른 예로, 에피택셜 공정(ex. 갈륨 나이트라이드(GaN) 재성장 공정)을 통해 소스 영역(SR) 및 드레인 영역(DR)을 형성한후, 소스 전극(300a) 및 드레인 전극(300b)을 형성할 수 있다.
소스 영역(SR) 및 드레인 영역(DR) 사이에는 채널 영역(미도시)이 개재될 수 있다. 채널 영역(미도시)은 게이트 패턴(GP) 아래에 위치할 수 있다. 일 예로, 채널 영역(미도시)은 제1 반도체 층(111)과 제2 반도체 층(112)의 계면으로부터 5 내지 10nm 아래에 위치할 수 있다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 배치된 반도체 층(110) 상에 포토레지스트 패턴(PR)이 패터닝(patterning)될 수 있다. 일 예로, 포토레지스트 패턴(PR)이 제2 반도체 층(112) 상에 도포된 후, 전자 빔 리소그래피(e-beam lithography) 공정을 통해 패터닝될 수 있다. 일 예로, 포토레지스트 패턴(PR)은 PMMA(polymethyl methacrylate)를 포함할 수 있으며, 약 1000 내지 2800 옹스트롬의 두께를 가질 수 있다.
도 5a 및 도 5b를 참조하면, 포토레지스트 패턴(PR)이 식각 마스크로 사용되어 제1 반도체 층(111) 및 제2 반도체 층(112)이 식각될 수 있다. 제1 반도체 층(111) 및 제2 반도체 층(112)이 식각됨으로써 활성 핀들(AF) 및 트렌치들(TR)이 형성될 수 있다. 일 예로, 활성 핀들(AF)의 높이는 30 내지 120nm가 되도록 식각될 수 있다. 트렌치들(TR)에 의해 제1 반도체 층(111)이 노출될 수 있다. 즉, 포토레지스트 패턴(PR)에 의해 노출된 영역에서 제2 반도체 층(112)은 모두 식각되고, 제1 반도체 층(111)은 일부만 식각될 수 있다.
반도체 층(110)의 식각 공정에서 활성 핀들(AF)의 수직 구조를 위해 건식 식각(dry etching) 공정이 이용될 수 있다. 일 예로, 식각 데미지(damage)를 완화하기 위해 유도 결합 플라즈마(ICP) 식각 공정이 이용될 수 있으며, 식각 가스(gas)는 Cl2 또는 BCl3 를 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 식각 공정 이후, 애싱(ashing) 공정을 통해 식각 마스크로 사용된 포토레지스트 패턴(PR)을 제거할 수 있다. 애싱 공정 이후, 활성 핀들(AF)의 수직 구조를 위해 습식 식각(wet etching) 공정이 추가적으로 진행될 수 있다. 일 예로, TMAH(tetra methyl ammonium hydroxide) 용액이 추가적인 습식 식각 공정에서 이용될 수 있다.
도 7a 및 도 7b를 참조하면, 활성 핀들(AF)의 상면들에 절연막(200)이 형성될 수 있다. 절연막(200)은 활성 핀들(AF)의 상면들 및 측벽들, 트렌치들(TR)의 하면들 및 측벽들, 그리고 제2 반도체 층(112) 상면의 일부분을 덮도록 형성될 수 있다. 절연막(200)은 절연 물질을 포함할 수 있다. 절연막(200)은 고유전막일 수 있다. 일 예로, 절연막(200)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물 또는 하프늄 산화물 중 적어도 어느 하나를 포함하는 단층막 또는 다층막 구조를 가질 수 있다. 일 예로, 절연막(200)은 100 내지 500 옹스트롬의 두께를 가지도록 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 식각 공정을 통해 절연막(200)의 일부분이 선택적으로 제거됨으로써 스페이서(201)가 형성될 수 있다. 활성 핀들(AF)의 상면들, 트렌치들(TR)의 하면들, 제2 반도체 층(112) 상면의 일부분 상에 형성된 절연막(200)이 선택적으로 식각될 수 있다. 이로써, 스페이서(201)는 활성 핀들(AF)의 측벽들 및 트렌치들(TR)의 측벽들 상에만 제공될 수 있다. 즉, 스페이서(201)는 활성 핀들(AF)의 측벽들 및 트렌치들(TR)의 측벽들을 덮을 수 있다.
절연막(200)을 선택적으로 식각하기 위해, 이방성(anisotropic) 식각 특성이 뛰어난 건식 식각 공정이 이용될 수 있다. 일 예로, 식각 데미지를 완화하기 위하여 유도 결합 플라즈마(ICP) 식각 공정이 이용될 수 있으며, 식각 가스는 플루오르(F)를 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 게이트 패턴(GP)이 활성 핀들(AF)을 가로지르도록 형성될 수 있다. 게이트 패턴(GP)은 제2 방향(D2)으로 활성 핀들(AF) 및 트렌치들(TR)을 가로지르도록 형성될 수 있다. 게이트 패턴(GP)은 활성 핀들(AF)의 상면들의 일부분 및 측벽들의 일부분을 덮도록 형성될 수 있다. 게이트 패턴(GP)에 의하여 활성 핀들(AF)의 상면들의 일부분이 노출될 수 있다. 게이트 패턴(GP)은 소스 전극(300a) 및 드레인 전극(300b) 사이에 위치하여 제1 방향(D1)으로 서로 이격될 수 있다. 게이트 패턴(GP)은 전술한 바와 같이 반도체 소자의 항복 전압을 향상시키기 위하여 비대칭적으로 형성될 수 있다. 게이트 패턴(GP)은 금속 물질을 포함할 수 있다. 일 예로, 게이트 패턴(GP)은 포토레지스트 패턴을 패터닝하고 Ni/Au 또는 Pt/Au를 증착함으로써 형성될 수 있다.
활성 핀들(AF) 각각은 그 상부에 금속-반도체 화합물 층(MS)을 포함할 수 있다. 즉, 금속-반도체 화합물 층(MS)은 활성 핀들(AF)의 상부에 형성되어 게이트 패턴(GP)과 접촉할 수 있다. 금속-반도체 화합물 층(MS)은 게이트 패턴(GP) 아래에 국소적으로 형성될 수 있다.
게이트 패턴(GP) 및 소스 전극(300a) 사이의 제1 방향(D1)으로의 폭(W1)은 게이트 패턴(GP) 및 드레인 전극(300b) 사이의 제1 방향(D1)으로의 폭(W2)보다 작을 수 있다. 즉, 게이트 패턴(GP)은 드레인 전극(300b)보다 소스 전극(300a)에 더 가깝도록 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제공되고, 복수개의 제 1 트렌치들과, 상기 복수개의 제 1 트랜치들 사이에 제공되어 제 1 방향으로 연장하는 활성 핀을 포함하는 제 1 반도체 층;
    상기 활성 핀의 양측들의 상기 제 1 반도체 층 상에 제공되는 소스 전극 및 드레인 전극;
    상기 활성 핀의 상기 제 1 반도체 층 상에 제공되어 상기 소스 전극 및 상기 드레인 전극 사이에 연결되고, 상기 활성 핀의 제 1 반도체 층의 상부면과 접촉하여 채널 영역을 형성하는 하부면을 갖는 제 2 반도체 층;
    상기 복수개의 제 1 트렌치들 내에 제공되고, 상기 제 1 반도체 층과 상기 제 2 반도체 층의 측벽들 상에 제공되는 복수개의 스페이서들;
    상기 복수개의 제 1 트렌치들의 바닥, 상기 복수개의 스페이서들, 및 제 2 반도체 층 상에 제공되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 게이트 패턴; 그리고
    상기 제 2 반도체 층과 상기 게이트 패턴 사이에 제공되고, 상기 게이트 패턴에 연결되는 금속-반도체 화합물 층을 포함하되,
    상기 제 2 반도체 층은 상기 게이트 패턴 아래에 제공되고, 상기 복수개의 제 1 트렌치들보다 작은 제 2 트렌치를 갖고,
    상기 금속-반도체 화합물 층은 상기 제 2 반도체 층의 상기 제 2 트렌치 내에 제공되고, 상기 게이트 패턴에 의해 노출되는 상기 제 2 반도체 층의 최상부면과 공면을 이루는 상부면을 갖고, 상기 제 2 반도체 층의 상기 최상부면보다 낮은 하부면을 갖는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층은 이종 접합되는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층은 이종 접합되는 접합면에 2차원 전자 가스 영역을 형성하는 반도체 소자.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층의 각각은 알루미늄 나이트라이드(AlN), 알루미늄 갈륨 나이트라이드(AlGaN), 인듐 갈륨 나이트라이드(InGaN), 알루미늄 인듐 나이트라이드(AlInN), 알루미늄 갈륨 인듐 나이트라이드(AlGaInN) 중 적어도 하나 또는 이들의 조합을 포함하는 반도체 소자.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 기판과 상기 제 1 반도체 층 사이에 제공되어 열팽창 계수 및 격자 상수 차이를 완화하는 전이층을 더 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 드레인 전극보다 상기 소스 전극에 가까운 반도체 소자.
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