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TW201737354A - 半導體裝置，電子部件，電子設備及用於製造半導體裝置之方法 - Google Patents

半導體裝置，電子部件，電子設備及用於製造半導體裝置之方法 Download PDF

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TW201737354A
TW201737354A TW106100920A TW106100920A TW201737354A TW 201737354 A TW201737354 A TW 201737354A TW 106100920 A TW106100920 A TW 106100920A TW 106100920 A TW106100920 A TW 106100920A TW 201737354 A TW201737354 A TW 201737354A
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竹內克彥
兼松成
柳田將志
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新力股份有限公司
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Abstract

一種半導體裝置包含一基板及該基板上之一第一接觸層。該半導體裝置包含該第一接觸層上之一通道層及該通道層上之一障壁層。該半導體裝置包含該障壁層之至少一個側表面上之一閘極電極及該通道層上之一第二接觸層。該半導體裝置包含該第一接觸層上之一第一電極及該第二接觸層上之一第二電極。

Description

半導體裝置，電子部件，電子設備及用於製造半導體裝置之方法
本發明係關於半導體裝置，電子部件，電子設備及用於製造一半導體裝置之方法。
近幾年，隨著一半導體裝置採用化合物半導體，一高電子遷移率電晶體(HEMT)已引起注意。 高電子遷移率電晶體係一場效電晶體，其中使用由化合物半導體之一異質接面形成之一二維電子氣體層作為一通道。二維電子氣體層具有一高電子遷移率及一高片電子密度。因此，高電子遷移率電晶體係可執行一低電阻、高速度及高崩潰電壓操作之一半導體裝置。 例如，一高電子遷移率電晶體具有其中一障壁層提供於一通道層上且一源極電極及一汲極電極提供於障壁層上之一結構。在此一高電子遷移率電晶體中，具有一寬能帶隙之障壁層用作一電位障壁，且因此，源極及汲極電極與二維電子氣體層(其係一通道)之間之接觸電阻係高的。 因此，為了減小源極及汲極電極與二維電子氣體層之間的接觸電阻，提出一種藉由高溫退火而使源極及汲極電極與障壁層合金化之技術。又，如下文專利文獻1中所揭示，已提出一種藉由在與源極電極及汲極電極接觸之區域中選擇性地再生長摻雜有高濃度雜質之高濃度層而減小接觸電阻之技術。 [引文列表] [專利文獻] [PTL 1] JP 2011-159795A
[技術問題] 然而，在專利文獻1中所揭示之技術中，操作期間之高電子遷移率電晶體之電阻(亦稱為一「導通電阻」)之減小存在一限制。此係因為場效電晶體之導通電阻由源極及汲極電極與通道之間之接觸電阻及取決於源極電極與汲極電極之間之距離之通道電阻之總和判定，且在專利文獻1中所揭示之技術中，難以減小源極電極與汲極電極之間之距離。 因此，需要其中導通電阻可進一步減小之半導體裝置、包含該半導體裝置之電子部件及電子設備及用於製造該半導體裝置之方法。 [問題之解決方案] 根據本發明之一實施例，提供一種半導體裝置，其包含：一基板；一第一導電類型之一第一接觸層，其提供於基板上；一通道層，其提供於第一接觸層上；一閘極電極，其提供於通道層之一側表面上，其中一障壁層插置於閘極電極與通道層之側表面之間；該第一導電類型之一第二接觸層，其提供於通道層上；一第一電極，其提供於第一接觸層上；及一第二電極，其提供於第二接觸層上。 根據本發明之一實施例，提供一種包含一半導體裝置之電子部件。該半導體裝置包含：一基板；一第一導電類型之一第一接觸層，其提供於基板上；一通道層，其提供於第一接觸層上；一閘極電極，其提供於通道層之一側表面上，其中一障壁層插置於閘極電極與通道層之側表面之間；該第一導電類型之一第二接觸層，其提供於通道層上；一第一電極，其提供於第一接觸層上；及一第二電極，其提供於第二接觸層上。 根據本發明之一實施例，提供一種包含一半導體裝置之電子設備。該半導體裝置包含：一基板；一第一導電類型之一第一接觸層，其提供於基板上；一通道層，其提供於第一接觸層上；一閘極電極，其提供於通道層之一側表面上，其中一障壁層插置於閘極電極與通道層之側表面之間；該第一導電類型之一第二接觸層，其提供於通道層上；一第一電極，其提供於第一接觸層上；及一第二電極，其提供於第二接觸層上。 根據本發明之一實施例，提供一種用於製造一半導體裝置之方法，該方法包含：在一基板上磊晶生長一第一導電類型之一第一接觸層；在第一接觸層上磊晶生長一通道層；在第一接觸層上磊晶生長第一導電類型之一第二接觸層；將通道層及第二接觸層蝕刻成平面圖中之一島形狀；在第一接觸層及第二接觸層上相繼形成一障壁層及一閘極電極材料層；藉由各向異性地蝕刻閘極電極材料層而在通道層之一側表面上形成一閘極電極；及在第一接觸層及第二接觸層上分別形成一第一電極及一第二電極。 根據本發明之一實施例，可在不使用最先進製造裝備之情況下減小源極電極與汲極電極之間之距離。 [發明之有利效應] 如上文描述，根據本發明之一實施例，可進一步減小一半導體裝置之導通電阻。 注意，上文描述之效應未必係限制性的。與上述效應一起或替代上述效應，可達成本說明書中描述之任一效應或可從本說明書領悟之其他效應。
本申請案主張2016年1月21日申請之日本優先權專利申請案JP 2016-009797之權利，該案之全文以引用的方式併入本文中。 在下文中，將參考隨附圖式詳細地描述本發明之(一/若干)實施例。在本說明書及該等隨附圖式中，具有實質上相同功能及結構之結構元件係以相同元件符號標示且省略此等結構元件之重複解釋。 注意，將按以下順序提供描述。 0.本發明之技術背景 1.第一實施例 1.1.半導體裝置之結構 1.2.用於製造半導體裝置之方法 2.第二實施例 3.第三實施例 4.第四實施例 5.第五實施例 6.第六實施例 6.1.第一結構實例 6.2.第二結構實例 6.3.第三結構實例 7.總結 ＜＜0.本發明之技術背景＞＞ 首先，將參考圖17描述本發明之技術背景。圖17係展示一化合物半導體電晶體(其係根據一比較實例之一半導體裝置)之一多層結構之一剖面圖。 如圖17中所示，根據比較實例之化合物半導體電晶體10包含：一緩衝層51，其提供於一基板50上；一通道層30，其提供於緩衝層51上；一障壁層31，其提供於通道層30上；一閘極電極40、源極電極21及汲極電極11，其等提供於障壁層31上；及一絕緣層52，其使閘極電極40、源極電極21及汲極電極11彼此絕緣。又，一二維電子氣體層32(其係一通道)形成於通道層30之與障壁層31接觸之一界面附近。 基板50係由例如矽(Si)、碳化矽(SiC)、氮化鎵(GaN)、藍寶石或類似者形成。 緩衝層51係由一化合物半導體材料形成，且用於在基板50上磊晶生長通道層30及障壁層31。明確言之，緩衝層51係由其之光柵常數經適當控制之一化合物半導體材料形成且可用來控制提供於緩衝層51上之通道層30之晶體定向及結晶狀態。因此，即使在基板50及通道層30具有顯著不同的光柵常數時，仍可磊晶生長通道層30。 通道層30係由一化合物半導體材料形成，且障壁層31係由不同於通道層30之化合物半導體材料之一化合物半導體材料形成。不同化合物半導體材料在通道層30與障壁層31之間之一界面處接合在一起，使得形成被稱為二維電子氣體層32之一電子層。 注意，在其中形成二維電子氣體層32之通道層30可由一i型(即，未摻雜)化合物半導體形成。當通道層30係i型時，雜質散射減少，且因此二維電子氣體層32可用作一高遷移率通道。又，若障壁層31容許二維電子氣體層32之形成，則障壁層31可由一i型或n型化合物半導體形成。障壁層31可由一n型化合物半導體形成以增大二維電子氣體層32(其係一通道)之電子密度。 包含作為一通道之二維電子氣體層(32)之一化合物半導體電晶體亦稱為一「高電子遷移率電晶體(HEMT)」。 形成此一異質接面之化合物半導體材料之組合之實例包含GaAs及AlGaAs、GaN及AlGaN、GaAs及InGaP、GaN及AlInN及類似者。 閘極電極40係由諸如鎳(Ni)、鈦(Ti)、金(Au)或類似者之一金屬形成。閘極電極40及障壁層31形成一肖特基(Schottky)接面，該接面在障壁層31中形成自閘極電極40延伸之一空乏層。同時，在障壁層31中，形成於通道層30中之二維電子氣體層32形成自通道層30延伸之一空乏層。 在化合物半導體電晶體10中，可藉由控制施加至閘極電極40之一電壓而控制二維電子氣體層32之電子濃度，使得化合物半導體電晶體10用作一場效電晶體，其中一二維電子氣體層係一通道。 源極電極21及汲極電極11係由諸如鈦(Ti)、鋁(Al)或類似者之一金屬形成。又，源極電極21及汲極電極11經形成以提供與通道層30之一歐姆接觸。 此處，在化合物半導體電晶體10中，操作期間之電阻(亦稱為「導通電阻」)係高的。此係因為障壁層31(其係一高電位障壁)插置於源極電極21及汲極電極11之各者與二維電子氣體層32(其係一通道)之間，使得接觸電阻為高。 因此，為了減小接觸電阻，例如，提出一種藉由用摻雜有一高濃度雜質之一層來取代障壁層31之一部分而減小電位障壁之技術。又，為了減小接觸電阻，提出一種藉由高溫退火而使形成源極電極21及汲極電極11之一金屬與障壁層31合金化之技術。 然而，當僅減小接觸電阻時，化合物半導體電晶體10之導通電阻之減小存在限制。此係因為化合物半導體電晶體10之導通電阻包含取決於源極電極21與汲極電極11之間之距離之一通道電阻。 例如，可藉由採用能夠進一步小型化且藉此減小源極電極21與汲極電極11之間之距離之一製造程序而減小通道電阻。然而，當採用能夠進一步小型化之一製造程序時，製造成本顯著增加。因此，難以在抑制製造成本增加的同時進一步減小化合物半導體電晶體10之導通電阻。 本發明已廣泛研究上述境況以尋找根據本發明之技術。根據本發明之一項實施例之一半導體裝置具有一新穎及改良的結構，其中可減小源極電極與汲極電極之間之距離使得導通電阻進一步減小。 現將詳細描述根據本發明之一項實施例之上述半導體裝置。 ＜＜1.第一實施例＞＞ ＜1.1.半導體裝置之結構＞ 首先，將參考圖1描述根據本發明之一第一實施例之一半導體裝置之一多層結構。圖1係展示根據此實施例之半導體裝置1之多層結構之一剖面圖。 如圖1中所示，根據此實施例之半導體裝置1包含一基板500、一緩衝層510、一第一接觸層100、一通道層(或區域) 300、一第二接觸層200、一障壁層310、一閘極電極400、一第一電極110、一第二電極210及一絕緣層520。 注意，根據此實施例之半導體裝置1係一高電子遷移率電晶體。二維電子氣體層320(其係一通道)實質上垂直於基板500形成於通道層300之與障壁層310接觸之一界面附近。 基板500係由一化合物半導體材料形成。明確言之，基板500係由一III-V族化合物半導體材料形成。例如，基板500可係一半絕緣單晶氮化鎵(GaN)基板。又，當提供下文描述之緩衝層510時，基板500可由具有與提供於基板500上之第一接觸層100之光柵常數不同之一光柵常數之一材料形成。在此一情況中，基板500可例如係矽(Si)基板、碳化矽(SiC)基板、藍寶石基板或類似者。 緩衝層510提供於基板500上，且係由一磊晶生長的化合物半導體材料形成。明確言之，緩衝層510係由具有基於基板500及第一接觸層100之光柵常數之一適當光柵常數之一化合物半導體材料形成。當基板500及第一接觸層100具有不同光柵常數時，緩衝層510之光柵常數可經控制使得第一接觸層100可具有一良好結晶狀態且半導體裝置1之翹曲受到控制。例如，當基板500係Si基板且第一接觸層100係由GaN形成時，緩衝層510可由AlN、AlGaN、GaN或類似者形成。 第一接觸層100提供於緩衝層510上，且由摻雜有一高濃度雜質之一化合物半導體材料形成。明確言之，第一接觸層100可由與下文描述之摻雜有一高濃度n型雜質之通道層300之化合物半導體材料相同之化合物半導體材料形成。其之電阻藉由高濃度摻雜而減小之第一接觸層100可減小第一接觸層100與第一電極110之間之接觸電阻。例如，當通道層300係由GaN形成時，第一接觸層100可由摻雜有矽(Si)或鍺(Ge)之磊晶生長GaN形成。又，用於摻雜之雜質之濃度可係1.0 x 1018 /cm3 或更大。 通道層300以一島形狀提供於第一接觸層100之一部分區域上，且係由其中載子歸因於通道層300與障壁層310之間之一異質接面而累積之一化合物半導體材料形成。又，二維電子氣體層320在實質上垂直於基板500之一方向上形成於通道層300之一側表面上。明確言之，通道層300可由不摻雜有一雜質之一化合物半導體材料(即，一i型(即，未摻雜)化合物半導體材料)形成。在此一情況中，在通道層300中，由雜質引起之載子散射受到抑制，且因此二維電子氣體層320中之載子遷移率可得以改良。例如，通道層300可由磊晶生長的GaN形成。 又，二維電子氣體層320經磊晶生長且形成於通道層300之側表面上，使得晶體之C軸方向實質上垂直於通道層300之側表面。例如，在GaN之情況中，一二維電子氣體層形成於晶體之極性c平面(0001)上。因此，通道層300之晶體定向可經適當控制，使得二維電子氣體層320形成於通道層300之側表面上。注意，只要二維電子氣體層320可形成於通道層300之側表面上，則通道層300之晶體定向之C軸無法垂直於側表面，且可在任何方向上傾斜至多約55°。注意，當傾斜角為大時，難以在側表面上形成二維電子氣體層320，且因此晶體之C軸在相對於側表面之法線方向之任何方向上之傾斜角可在10°內或更小。 第二接觸層200提供於通道層300上，且係由摻雜有一高濃度雜質之一化合物半導體材料形成。明確言之，第二接觸層200可由與摻雜有一高濃度n型雜質之通道層300之化合物半導體材料相同之化合物半導體材料形成。其之電阻藉由高濃度摻雜而減小之第二接觸層200可減小第二接觸層200與第二電極210之間之接觸電阻。例如，當通道層300係由GaN形成時，第二接觸層200可由摻雜有矽(Si)或鍺(Ge)之磊晶生長GaN形成。又，用於摻雜之雜質之濃度可係1.0 x 1018 /cm3 或更大。 障壁層310提供於第一接觸層100及第二接觸層200上，且係由引起載子歸因於障壁層310與通道層300之間之一異質接面而累積於通道層300中之一化合物半導體材料形成。明確言之，障壁層310係由不同於通道層300之化合物半導體材料之一化合物半導體材料形成。又，障壁層310可由不摻雜有一雜質之一化合物半導體材料(即，一i型(即，未摻雜)化合物半導體材料)形成。在此一情況中，障壁層310可抑制由通道層300中之雜質引起之載子散射，且因此可改良二維電子氣體層320之載子遷移率。例如，當通道層300係由GaN形成時，障壁層310可由磊晶生長的Al1-x-y Gax Iny N (0 ≦ x ＜ 1， 0 ≦ y ＜ 1，排除x = y = 0)形成。 注意，只要藉由一異質接面形成二維電子氣體層320，通道層300及障壁層310便可由各自化合物半導體材料形成，該等化合物半導體材料之組合與上文所描述者不同。例如，通道層300及障壁層310可分別由GaAs及AlGaAs、GaAs及InGaP或GaN及AlInN形成。 閘極電極400提供於通道層300之側表面上，其中障壁層310插置於其等之間。又，閘極電極400係由在閘極電極400與障壁層310之間形成一肖特基接面之一金屬形成。例如，可藉由彼此疊置地相繼形成一鎳(Ni)層及一金(Au)層而形成閘極電極400，其中鎳層更靠近障壁層310。因此，可藉由控制施加至閘極電極400之一電壓而控制二維電子氣體層320之濃度。 注意，如圖2中所示，在提供半導體裝置1之一裝置區域600外部之一區域中，閘極電極400耦合至提供於絕緣層520上之一控制電極401。透過控制電極401控制施加至閘極電極400之一電壓。 絕緣層520係由一絕緣材料形成，且經提供以覆蓋障壁層310及閘極電極400之整個表面。絕緣層520使障壁層310及閘極電極400與其他電極、互連件及類似者絕緣，且保護障壁層310及閘極電極400免受諸如離子及類似者之雜質影響。絕緣層520可係例如SiN、Si3 N4 、SiO、SiO2 、Al2 O3 或類似者之一單層膜或其等之一多層膜。 第一電極110經組態以耦合至第一接觸層100，而第二電極210經組態以耦合至第二接觸層200。例如，可藉由彼此疊置地相繼形成一鈦(Ti)層及一鋁(Al)層或類似者而形成第一電極110及第二電極210，其中鈦層更靠近第一接觸層100及第二接觸層200。又，第一電極110可係一源極電極，而第二電極210可係汲極電極，或當然反之亦然。 在根據此實施例之半導體裝置1中，二維電子氣體層320藉由通道層300與障壁層310之間之一異質接面而實質上垂直於基板500形成於通道層300中。二維電子氣體層320之一上端耦合至第二電極210，其中第二接觸層200插置於其等之間，而二維電子氣體層320之一下端耦合至第一電極110，其中第一接觸層100插置於其等之間。換言之，在半導體裝置1中，二維電子氣體層320形成第一電極110與第二電極210之間之一電流路徑。 又，在半導體裝置1中，在第一電極110與第二電極210之間流動之一電流可由二維電子氣體層320之濃度調變，該濃度由形成於障壁層310與閘極電極400之間之一肖特基接面調變。明確言之，當將一正偏壓施加至閘極電極400時，藉由累積於二維電子氣體層320中之電子而產生在第一電極110與第二電極210之間流動之一電流。同時，當將一負偏壓施加至閘極電極400時，肖特基接面使通道層300之面向閘極電極400之二維電子氣體層320中之電子空乏，使得一電流並不在第一電極110與第二電極210之間流動。此一操作容許半導體裝置1用作一場效電晶體。亦如圖1中所示，閘極電極400及第二電極210係在第一電極110之第一部分與第二部分之間(例如，其中第一電極110之第一部分係在半導體裝置1之左側上且第一電極110之第二部分係在半導體裝置1之右側上)。障壁層310包含至少一個側表面。例如，在圖2中，障壁層310包含一第一側表面及一第二側表面(例如，與二維電子氣體層320相鄰之表面)。閘極電極400包含障壁層310之第一側表面上之一第一部分及障壁層310之第二側表面上之一第二部分(例如，其中閘極電極400之第一部分係在半導體裝置1之左側上且閘極電極400之第二部分係在半導體裝置1之右側上)。第二電極210係在閘極電極400之第一部分與第二部分之間。鑒於上文，據信障壁層310係在通道層300之至少一個側表面上。 接著，將參考圖2描述根據此實施例之半導體裝置1之一平面結構。圖2係展示根據此實施例之半導體裝置1之平面結構之一平面圖。注意，圖1中所示之半導體裝置1之一剖面結構對應於沿圖2之一切割線A獲取之一剖面多層結構。 如圖2中所示，在半導體裝置1中，通道層300以一島形狀提供於平面圖中，而第二接觸層200及第二電極210提供於通道層300上。又，障壁層310、閘極電極400及第一電極110圍繞通道層300提供。換言之，通道層300被認為具有一島形狀，此係因為第一電極110在一平面圖中圍繞通道層300之至少三個側安置，且閘極電極400及障壁層310在平面圖中環繞通道層300。然而，實例性實施例不限於此。例如，第一電極110可圍繞通道層300之全部側安置(即，環繞通道層300)，且障壁層310及閘極電極400可圍繞通道層300之小於全部四個側(即，三個側)安置。鑒於圖2，據信障壁層310圍繞通道層300形成且閘極電極400圍繞障壁層310之側表面形成。 又，半導體裝置1之各組件提供於裝置區域600中。裝置區域600外部之一區域具有一高電阻，使得半導體裝置1與提供於基板500上之其他半導體裝置電分離。可例如藉由將雜質離子(諸如硼(B)離子或類似者)注入至第一接觸層100中或藉由將一絕緣材料埋設於藉由使用蝕刻或類似者移除第一接觸層100形成之一開口中而將高電阻賦予裝置區域600外部之區域。注意，如上文描述，耦合至閘極電極400且用來控制施加至閘極電極400之一電壓之控制電極401提供於裝置區域600外部之區域中。 在半導體裝置1之此一平面結構中，二維電子氣體層320可形成於通道層300之側表面(明確言之，實質上垂直於晶體之C軸之一表面)上，且因此，電流密度可高於圖17中所示之化合物半導體電晶體10之電流密度。 在具有上述結構之半導體裝置1中，通道層300之厚度對應於源極電極與汲極電極之間之一距離。可在不使用最先進製造裝備之情況下以奈米級控制通道層300之厚度，且因此，在半導體裝置1中，源極電極與汲極電極之間之距離可減小，而無關於製造程序之小型化能力。因此，在根據此實施例之半導體裝置1中，源極電極與汲極電極之間之距離之減小可減小通道電阻，從而導致導通電阻減小。 又，在根據此實施例之半導體裝置1中，通道層300之厚度亦對應於閘極長度。因此，閘極長度可類似地減小，而無關於製造程序之小型化能力，藉此半導體裝置1可以較高速度操作。此外，在根據此實施例之半導體裝置1中，以一島形狀形成之通道層300之側表面可用作提供一較高電流密度之一通道，且因此，半導體裝置可具有比具有其他結構之場效電晶體(例如，圖17中所示之化合物半導體電晶體10)小的一尺寸。 ＜1.2.用於製造半導體裝置之方法＞ 接著，將參考圖3至圖9描述用於製造根據此實施例之半導體裝置1之一方法。圖3至圖9係展示製造圖1中所示之半導體裝置1之一程序之剖面圖。 首先，如圖3中所示，在基板500上，藉由有機金屬化學氣相沈積(MOCVD)、分子束磊晶法(MBE)或類似者依序彼此疊置地磊晶生長緩衝層510、第一接觸層100、通道層300及第二接觸層200。 例如，基板500可係一矽(Si)基板。又，緩衝層510係由例如AlN、AlGaN或GaN形成，而第一接觸層100及第二接觸層200可由例如摻雜有矽(Si)之n型GaN形成。注意，通道層300可由例如未摻雜GaN形成，使得晶體之C軸面向實質上垂直於基板500之厚度方向之一方向。為了控制通道層300之晶體定向，例如，可適當控制將在其上形成半導體裝置1之基板500之一表面之平面定向。 接著，如圖4中所示，藉由使用一光阻劑作為一遮罩之濕式蝕刻或乾式蝕刻而對通道層300及第二接觸層200執行圖案化。注意，當第一接觸層100及通道層300係由實質上相同的化合物半導體形成時，可在此圖案化步驟期間蝕刻第一接觸層100之一表面，此並不顯著影響半導體裝置1之特性。 此處，儘管未展示，但在對通道層300及第二接觸層200執行圖案化之後，執行一隔離步驟以使基板500上之半導體裝置彼此分離。例如，可藉由將雜質離子(諸如，硼(B)離子或類似者)注入至第一接觸層100中使得在其上形成半導體裝置1之裝置區域600外部之區域具有一高電阻而達成隔離。替代地，可藉由使用蝕刻或類似者來移除在其上形成半導體裝置1之裝置區域600外部之區域中之第一接觸層100且接著埋設一絕緣材料而達成隔離。 接著，如圖5中所示，藉由MOCVD、MBE或類似者在第一接觸層100及第二接觸層200上磊晶生長障壁層310。因此，二維電子氣體層320形成於通道層300之與障壁層310接觸之一界面附近。例如，障壁層310可由AlGaN或AlGaInN形成。 接著，如圖6中所示，藉由濺鍍或類似者在障壁層310上形成一閘極電極材料層400A。例如，可藉由彼此疊置地相繼形成一鎳(Ni)層及一金(Au)層而形成閘極電極材料層400A。此處，如圖7中所示，可使用具有垂直各向異性之乾式蝕刻來蝕刻閘極電極材料層400A之整個表面，使得閘極電極400僅形成於凸出於第一接觸層100上之通道層300之側表面上。 接著，如圖8中所示，藉由化學氣相沈積(CVD)或類似者在障壁層310及閘極電極400之整個表面上形成絕緣層520。絕緣層520可係例如SiN、Si3 N4 、SiO、SiO2 、Al2 O3 或類似者之一單層膜或其等之一多層膜。 接著，如圖9中所示，藉由使用一光阻劑作為一遮罩之濕式蝕刻在障壁層310及絕緣層520之部分區域中形成開口，且在該等開口中形成第一電極110及第二電極210。因此，第一電極110及第二電極210可分別耦合至第一接觸層100及第二接觸層200，且因此形成一電流路徑，其中二維電子氣體層320用作一通道。例如，可藉由彼此疊置地形成金屬層(諸如，一鈦(Ti)層及一鋁(Al)層或類似者)且接著執行圖案化而形成第一電極110及第二電極210。 上述製造步驟可用來製造根據此實施例之半導體裝置1。在根據此實施例之半導體裝置1中，閘極電極400可藉由不使用一遮罩或類似者之所謂的自對準而僅形成於凸出於第一接觸層100上之通道層300之側表面上。因此，根據上述製造方法，根據此實施例之半導體裝置1可容易製造，而無需大的額外成本。鑒於圖3至圖9，據信用於製造一半導體裝置之一方法包含：在一基板上形成一第一導電類型之一第一接觸層100；在第一接觸層上形成一通道層300；在第一接觸層100及通道層300上形成第一導電類型之一第二接觸層200；蝕刻通道層300及第二接觸層200以暴露第一接觸層100之一部分；在第一接觸層100之部分及經蝕刻之第二接觸層200上形成一障壁層310；在障壁層310之至少一個側表面上形成一閘極電極400；及在第一接觸層100及第二接觸層200上分別形成一第一電極110及一第二電極210。形成一閘極電極400包含在障壁層310上形成一電極材料層，及蝕刻電極材料層以形成閘極電極400。蝕刻電極材料層係一各向異性蝕刻操作。形成一第一電極110及一第二電極210包含在障壁層310及閘極電極上形成一絕緣層520，蝕刻絕緣層520及障壁層310以形成暴露第一接觸層100及第二接觸層200之開口，及用一導電材料填充開口。 ＜＜2.第二實施例＞＞ 接著，將參考圖10描述根據本發明之一第二實施例之一半導體裝置2。圖10係展示根據此實施例之半導體裝置2之一多層結構之一剖面圖。注意，由與圖1中之元件符號相同之元件符號指示之組件實質上與圖1中所示之組件相同，且因此將不在本文中描述。 如圖10中所示，根據此實施例之半導體裝置2包含提供於障壁層310與閘極電極400之間之一閘極絕緣層410。換言之，根據此實施例之半導體裝置2具有一金屬-絕緣體-半導體(MIS)閘極結構。 閘極絕緣層410係由一絕緣材料形成。例如，閘極絕緣層410可使用原子層沈積(ALD)而由SiO2 或Al2 O3 形成。在根據此實施例之半導體裝置2中，一MIS閘極由提供於障壁層310與閘極電極400之間之閘極絕緣層410形成。 在MIS閘極中，藉由將一電壓施加至閘極電極400而調變障壁層310之載子濃度或帶狀態。因此，在根據此實施例之半導體裝置2中，藉由將一電壓施加至閘極電極400，二維電子氣體層320之電子濃度可經控制，使得調變在第一電極110與第二電極210之間流動之一電流。 在具有此一MIS閘極之半導體裝置2中，相比於具有圖1中所示之一肖特基閘極之半導體裝置1，改良閘極結構之崩潰電阻，且因此可將一較高電壓施加至閘極電極400。 ＜＜3.第三實施例＞＞ 接著，將參考圖11描述根據本發明之一第三實施例之一半導體裝置3。圖11係展示根據此實施例之半導體裝置3之一多層結構之一剖面圖。注意，由與圖1中之元件符號相同之元件符號指示之組件實質上與圖1中所示之組件相同，且因此將不在本文中描述。 如圖11中所示，根據此實施例之半導體裝置3包含提供於障壁層310與閘極電極400之間之一第二導電類型(例如，p型)半導體層420。換言之，根據此實施例之半導體裝置3具有一第二導電類型(例如，p型)閘極。 半導體層420係由一第二導電類型(例如，p型)半導體形成。例如，半導體層420可藉由磊晶生長摻雜有Mg (其係一p型雜質)之GaN而形成於障壁層310上。在根據此實施例之半導體裝置3中，藉由提供於障壁層310與閘極電極400之間之半導體層420形成一第二導電類型(p型)閘極。又，可藉由用Mg (其係一p型雜質)摻雜與閘極電極400接觸之障壁層310之全部或一部分而形成半導體層420。 在第二導電類型(p型)閘極中，藉由將一電壓施加至閘極電極400，透過p-n接面調變障壁層310之載子濃度或帶狀態。因此，在根據此實施例之半導體裝置3中，藉由將一電壓施加至閘極電極400，可控制二維電子氣體層320之電子濃度，使得調變在第一電極110與第二電極210之間流動之一電流。 在具有此一第二導電類型(p型)閘極之半導體裝置3中，臨限電壓可高於具有圖1中所示之一肖特基閘極之半導體裝置1之臨限電壓，且因此可容易達成一正常關斷操作。 ＜＜4.第四實施例＞＞ 接著，將參考圖12描述根據本發明之一第四實施例之一半導體裝置4。圖12係展示根據此實施例之半導體裝置4之一多層結構之一剖面圖。注意，由與圖1中之元件符號相同之元件符號指示之組件實質上與圖1中所示之組件相同，且因此將不在本文中描述。 如圖12中所示，在根據此實施例之半導體裝置4中，一通道層301係由一第二導電類型(例如，p型)化合物半導體材料形成。例如，通道層301可藉由磊晶生長摻雜有Mg (其係一p型雜質)之GaN而形成於第一接觸層100上。 在具有此一第二導電類型(p型)通道層(301)之半導體裝置4中，第一電極110與第二電極210之間之電位障壁可比包含圖1中所示之i型(即，未摻雜)通道層300之半導體裝置1高。因此，在根據此實施例之半導體裝置4中，相比於圖1中所示之半導體裝置1，可抑制發生於第一電極110與第二電極210之間之一洩漏電流。 ＜＜5.第五實施例＞＞ 接著，將參考圖13描述根據本發明之一第五實施例之一半導體裝置5。圖13係展示根據此實施例之半導體裝置5之一多層結構之一剖面圖。注意，由與圖1、圖10及圖12中之元件符號相同之元件符號指示之組件實質上與圖1、圖10及圖12中所示之組件相同，且因此將不在本文中描述。 如圖13中所示，在根據此實施例之半導體裝置5中，代替障壁層310而提供一閘極絕緣層410且通道層301係由一第二導電類型(例如，p型)化合物半導體材料形成。換言之，根據此實施例之半導體裝置5係具有一MIS閘極之一場效電晶體，且其中形成於通道層301與閘極絕緣層410接觸之一界面處之一反轉層係一通道。 在根據此實施例之半導體裝置5中，未形成由化合物半導體之一異質接面形成之一二維電子氣體層，且如在一典型場效電晶體中，由MIS閘極形成之反轉層操作為一通道。使用一製造程序製造半導體裝置5可比製造圖1中所示之半導體裝置1更容易，此係因為不必提供磊晶生長及形成的障壁層310。 ＜＜6.第六實施例＞＞ 接著，將參考圖14至圖16描述根據本發明之一第六實施例之一半導體裝置。圖14至圖16係展示根據此實施例之半導體裝置之一第一至一第三結構實例之剖面圖。注意，由與圖1中之元件符號相同之元件符號指示之組件實質上與圖1中所示之組件相同，且因此將不在本文中描述。 在根據此實施例之半導體裝置中，一電容減小區域提供於通道層300下方第一接觸層100中，使得在藉由具有一低電阻、面向彼此之第一接觸層100及第二接觸層200而發生之非操作期間，一寄生電容(亦稱為一「關斷電容」)可減小。 注意，電容減小區域提供於在平面圖中比提供通道層300之區域小的一區域中。此係因為當電容減小區域形成於在平面圖中具有與提供通道層300之區域之尺寸至少相同之尺寸之一區域中時，難以將形成於通道層300之側表面上之二維電子氣體層320電耦合至第一接觸層100。 現將藉由繪示第一至第三結構實例而特定更詳細地描述包含於根據此實施例之半導體裝置中之電容減小區域之一特定組態。 ＜6.1.第一結構實例＞ 首先，將參考圖14描述第一結構實例。如圖14中所示，在根據第一結構實例之半導體裝置6中，將具有比第一接觸層100之電容率低的一電容率之一低電容率區域121提供為通道層300下方第一接觸層100中之一電容減小區域。 低電容率區域121係由具有比第一接觸層100之電容率低的一電容率之一材料形成。例如，低電容率區域121可由一絕緣材料或一腔形成。明確言之，可藉由使用蝕刻或類似者移除對應區域中之第一接觸層100之全部或一部分而形成低電容率區域121，且接著在該區域上形成通道層300。替代地，可藉由將一絕緣材料(諸如SiO2 或類似者)埋設於已藉由蝕刻或類似者移除第一接觸層100之一區域中而形成低電容率區域121。仍替代地，可藉由從背表面蝕刻對應區域中之第一接觸層100之全部或一部分而形成低電容率區域121。在此一情況中，除第一接觸層100外，亦可藉由從背表面蝕刻而移除一部分通道層300。根據第一結構實例，由面向彼此之第一接觸層100及第二接觸層200形成之關斷電容可減小。 特定言之，當移除通道層300下方之全部第一接觸層100以形成一腔時，可減小(或替代地，防止)一寄生電容發生於第一接觸層100與第二接觸層200之間。 ＜6.2.第二結構實例＞ 接著，將參考圖15描述第二結構實例。如圖15中所示，在根據第二結構實例之一半導體裝置7中，將具有比第一接觸層100之載子密度低的一載子密度之一低載子區域122提供為通道層300下方第一接觸層100中之一電容減小區域。 低載子區域122經組態以具有比第一接觸層100之雜質濃度低的一雜質濃度。例如，低載子區域122可係由與第一接觸層100之化合物半導體材料相同之化合物半導體材料形成之一層，其摻雜有一n型雜質(Si等)，該n型雜質濃度比第一接觸層100之n型雜質濃度低。替代地，低載子區域122可係其電阻藉由用一p型雜質(Mg等)摻雜第一接觸層100而增大之一層。 明確言之，可藉由使用蝕刻或類似者移除對應區域中之第一接觸層100之全部或一部分而形成低載子區域122，且再生長一化合物半導體，該化合物半導體之n型雜質(Si等)濃度低於第一接觸層100之n型雜質濃度。替代地，可憑藉離子注入或類似者藉由用一n型雜質(Si等)額外摻雜除低載子區域122外之第一接觸層100而形成低載子區域122。仍替代地，可憑藉離子注入或類似者用一p型雜質(Mg等)摻雜低載子區域122而形成低載子區域122且藉此增大低載子區域122之電阻。根據第二結構實例，由面向彼此之第一接觸層100及第二接觸層200形成之一關斷電容可減小。 ＜6.3.第三結構實例＞ 接著，將參考圖16描述第三結構實例。如圖16中所示，在根據第三結構實例之一半導體裝置8中，將一空乏層123提供為通道層300下方第一接觸層100中之一電容減小區域。 空乏層123係由提供於第一接觸層100中之一第二導電類型(例如，p型)空乏區域130形成。可例如藉由用一p型雜質(Mg等)摻雜與第一接觸層100之化合物半導體材料相同之化合物半導體材料而獲得空乏區域130。明確言之，可憑藉離子注入或類似者藉由用一p型雜質(Mg等)摻雜第一接觸層100之對應區域而形成空乏區域130。 此處，藉由提供空乏區域130，在通道層300下方形成其中藉由一p-n接面使載子空乏之空乏層123。注意，空乏層123經形成而延伸於第一接觸層100及空乏區域130上。在空乏層123中，載子密度減小。因此，根據第三結構實例，由面向彼此之第一接觸層100及第二接觸層200形成之一關斷電容可減小，如在第二結構實例中。注意，雖然可藉由與裝置區域600外部之一區域接觸而將比第二電極210之一偏壓電壓更負的一偏壓電壓施加至空乏區域130，但空乏區域130可浮動。 ＜＜7.總結＞＞ 如詳細描述，在根據本發明之一項實施例之一半導體裝置中，通道層300之厚度係源極電極與汲極電極之間之距離，且因此可在不使用最先進製造裝備之情況下減小源極電極與汲極電極之間之距離。因此，在根據本發明之一項實施例之半導體裝置中，通道電阻及導通電阻可減小。 又，在根據本發明之一項實施例之一半導體裝置中，通道層300之厚度係閘極長度，且因此可在不使用最先進製造裝備之情況下減小閘極長度。因此，半導體裝置可以較高速度操作。 此外，在根據本發明之一項實施例之一半導體裝置中，以一島形狀形成之通道層300之側表面用作一通道，且因此電流密度可增大。因此，相比於具有其他結構之場效電晶體，根據本發明之一項實施例之半導體裝置之尺寸可減小。 根據本發明之一項實施例之一半導體裝置可應用至電子部件，諸如，舉例而言，一射頻(RF)模組、使用一高電壓之一電力轉換模組及類似者。又，根據本發明之一項實施例之一半導體裝置可改良包含上述電子部件之電子設備(諸如，一交流(AC)配接器、電力調節器、智慧型電話、行動電話及類似者)之效能。 熟習此項技術者應瞭解可取決於設計要求及其他因素設想各種修改、組合、子組合及變更，只要該等修改、組合、子組合及變更係在隨附發明申請專利範圍或其等效物之範疇內。 此外，本說明書中所描述之效應僅係闡釋性或例示性效應，且並非限制性的。即，與上述效應一起或替代上述效應，根據本發明之技術可達成熟習此項技術者在本說明書之描述之基礎上清楚之其他效應。 此外，本技術亦可組態如下。 (1)一種半導體裝置，其包括： 一基板； 一第一接觸層，其在該基板上； 一通道層，其在該第一接觸層上； 一障壁層，其在該通道層上； 一閘極電極，其在該障壁層之至少一個側表面上； 一第二接觸層，其在該通道層上； 一第一電極，其在該第一接觸層上；及 一第二電極，其在該第二接觸層上。 (2)根據(1)之半導體裝置， 其中該通道層之一晶體之一C軸方向實質上垂直於該通道層之一側表面。 (3)根據(1)之半導體裝置 其中該第一電極在平面圖中圍繞該通道層之至少三個側安置。 (4)根據(1)之半導體裝置，其進一步包括： 一絕緣層，其介於該閘極電極與該障壁層之間。 (5)根據(1)之半導體裝置，其進一步包括： 一半導體層，其介於該閘極電極與該障壁層之間，其中該第一接觸層及該第二接觸層係一第一導電類型且該半導體層係一第二導電類型。 (6)根據(1)之半導體裝置， 其中與該閘極電極接觸之該障壁層之全部或一部分係一半導體層，且 其中該第一接觸層及該第二接觸層係一第一導電類型且該半導體層係一第二導電類型。 (7)根據(1)之半導體裝置， 其中該通道層係一半導體層，且 其中該第一接觸層及該第二接觸層係一第一導電類型且該半導體層係一第二導電類型。 (8)根據(1)之半導體裝置， 其中該第一接觸層及該第二接觸層係一第一導電類型，且 其中一電容減小區域係在該通道層下方該第一接觸層中。 (9)根據(8)之半導體裝置， 其中該電容減小區域係具有比該第一接觸層之一電容率低的一電容率之一低電容率區域。 (10)根據(8)之半導體裝置， 其中該電容減小區域係具有比該第一接觸層之一載子密度低的一載子密度之一低載子區域。 (11)根據(8)之半導體裝置，     其中該電容減小區域係一空乏層，且 其中該空乏層係該第一接觸層中之一第二導電類型之一空乏區域。 (12)根據(1)之半導體裝置， 其中該閘極電極及該第二電極介於該第一電極之第一部分與第二部分之間。 (13)根據(12)之半導體裝置， 其中該障壁層之該至少一個側表面包含一第一側表面及一第二側表面，且 其中該閘極電極包含該第一側表面上之一第一部分及該第二側表面上之一第二部分。 (14)根據(13)之半導體裝置， 其中該第二電極介於該閘極電極之第一部分與第二部分之間。 (15)一種電子部件，其包括： 一半導體裝置， 其中該半導體裝置包含： 一基板； 一第一接觸層，其在該基板上； 一通道層，其在該第一接觸層上； 一障壁層，其在該通道層之至少一個側表面上； 一閘極電極，其在該障壁層之至少一個側表面上； 一第二接觸層，其在該通道層上； 一第一電極，其在該第一接觸層上；及 一第二電極，其在該第二接觸層上。 (16)一種電子設備，其包括： 一半導體裝置， 其中該半導體裝置包含： 一基板； 一第一接觸層，其在該基板上； 一通道區域，其在該第一接觸層上； 一障壁層，其圍繞該通道區域而形成； 一閘極電極，其圍繞該障壁層之側表面而形成； 一第二接觸層，其在該通道區域上； 一第一電極，其在該第一接觸層上；及 一第二電極，其在該第二接觸層上。 (17)一種用於製造一半導體裝置之方法，其包括： 在一基板上形成一第一導電類型之一第一接觸層； 在該第一接觸層上形成一通道層； 在該第一接觸層及該通道層上形成該第一導電類型之一第二接觸層； 蝕刻該通道層及該第二接觸層以暴露該第一接觸層之一部分； 在該第一接觸層之該部分及該經蝕刻之第二接觸層上形成一障壁層； 在該障壁層之至少一個側表面上形成一閘極電極；及 在該第一接觸層及該第二接觸層上分別形成一第一電極及一第二電極。 (18)根據(17)之方法，其中該形成一閘極電極包含在該障壁層上形成一電極材料層，及蝕刻該電極材料層以形成該閘極電極。 (19)根據(18)之方法，其中該蝕刻該電極材料層係一各向異性蝕刻操作。 (20)根據(17)之方法，其中該形成一第一電極及一第二電極包含：在該障壁層及該閘極電極上形成一絕緣層；蝕刻該絕緣層及該障壁層以形成暴露該第一接觸層及該第二接觸層之開口；及用一導電材料填充該等開口。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
7‧‧‧半導體裝置
8‧‧‧半導體裝置
10‧‧‧化合物半導體電晶體
11‧‧‧汲極電極
21‧‧‧源極電極
30‧‧‧通道層
31‧‧‧障壁層
32‧‧‧維電子氣體層
40‧‧‧閘極電極
50‧‧‧基板
51‧‧‧緩衝層
52‧‧‧絕緣層
100‧‧‧第一接觸層
110‧‧‧第一電極
121‧‧‧低電容率區域
122‧‧‧低載子區域
123‧‧‧空乏層
130‧‧‧空乏區域
200‧‧‧第二接觸層
210‧‧‧第二電極
300‧‧‧通道層
301‧‧‧通道層
310‧‧‧障壁層
320‧‧‧二維電子氣體層
400‧‧‧閘極電極
400A‧‧‧閘極電極材料層
401‧‧‧控制電極
410‧‧‧閘極絕緣層
420‧‧‧半導體層
500‧‧‧基板
510‧‧‧緩衝層
520‧‧‧絕緣層
600‧‧‧裝置區域
圖1係展示根據本發明之一第一實施例之一半導體裝置之一多層結構之一剖面圖。 圖2係展示根據一實施例之一半導體裝置之一平面結構之一平面圖。 圖3係展示製造圖1中所示之半導體裝置之一程序之一剖面圖。 圖4係展示製造圖1中所示之半導體裝置之一程序之一剖面圖。 圖5係展示製造圖1中所示之半導體裝置之一程序之一剖面圖。 圖6係展示製造圖1中所示之半導體裝置之一程序之一剖面圖。 圖7係展示製造圖1中所示之半導體裝置之一程序之一剖面圖。 圖8係展示製造圖1中所示之半導體裝置之一程序之一剖面圖。 圖9係展示製造圖1中所示之半導體裝置之一程序之一剖面圖。 圖10係展示根據本發明之一第二實施例之一半導體裝置之一多層結構之一剖面圖。 圖11係展示根據本發明之一第三實施例之一半導體裝置之一多層結構之一剖面圖。 圖12係展示根據本發明之一第四實施例之一半導體裝置之一多層結構之一剖面圖。 圖13係展示根據本發明之一第五實施例之一半導體裝置之一多層結構之一剖面圖。 圖14係展示根據本發明之第五實施例之一半導體裝置一第一結構實例之一剖面圖。 圖15係展示根據本發明之第五實施例之一半導體裝置一第二結構實例之一剖面圖。 圖16係展示根據本發明之第五實施例之一半導體裝置一第三結構實例之一剖面圖。 圖17係展示根據一比較實例之一半導體裝置之一多層結構之一剖面圖。
1‧‧‧半導體裝置
100‧‧‧第一接觸層
110‧‧‧第一電極
200‧‧‧第二接觸層
210‧‧‧第二電極
300‧‧‧通道層
310‧‧‧障壁層
320‧‧‧二維電子氣體層
400‧‧‧閘極電極
500‧‧‧基板
510‧‧‧緩衝層
520‧‧‧絕緣層

Claims (20)

  1. 一種半導體裝置，其包括： 一基板； 一第一接觸層，其在該基板上； 一通道層，其在該第一接觸層上； 一障壁層，其在該通道層上； 一閘極電極，其在該障壁層之至少一個側表面上； 一第二接觸層，其在該通道層上； 一第一電極，其在該第一接觸層上；及 一第二電極，其在該第二接觸層上。
  2. 如請求項1之半導體裝置， 其中該通道層之一晶體之一C軸方向實質上垂直於該通道層之一側表面。
  3. 如請求項1之半導體裝置， 其中該第一電極在平面圖中圍繞該通道層之至少三個側而安置。
  4. 如請求項1之半導體裝置，其進一步包括： 一絕緣層，其介於該閘極電極與該障壁層之間。
  5. 如請求項1之半導體裝置，其進一步包括： 一半導體層，其介於該閘極電極與該障壁層之間，其中該第一接觸層及該第二接觸層係一第一導電類型且該半導體層係一第二導電類型。
  6. 如請求項1之半導體裝置， 其中與該閘極電極接觸之該障壁層之全部或一部分係一半導體層，且 其中該第一接觸層及該第二接觸層係一第一導電類型且該半導體層係一第二導電類型。
  7. 如請求項1之半導體裝置， 其中該通道層係一半導體層，且 其中該第一接觸層及該第二接觸層係一第一導電類型且該半導體層係一第二導電類型。
  8. 如請求項1之半導體裝置， 其中該第一接觸層及該第二接觸層係一第一導電類型，且 其中一電容減小區域係在該通道層下方該第一接觸層中。
  9. 如請求項8之半導體裝置， 其中該電容減小區域係具有比該第一接觸層之一電容率低的一電容率之一低電容率區域。
  10. 如請求項8之半導體裝置， 其中該電容減小區域係具有比該第一接觸層之一載子密度低的一載子密度之一低載子區域。
  11. 如請求項8之半導體裝置， 其中該電容減小區域係一空乏層，且 其中該空乏層係該第一接觸層中之一第二導電類型之一空乏區域。
  12. 如請求項1之半導體裝置， 其中該閘極電極及該第二電極介於該第一電極之第一部分與第二部分之間。
  13. 如請求項12之半導體裝置， 其中該障壁層之該至少一個側表面包含一第一側表面及一第二側表面，且 其中該閘極電極包含該第一側表面上之一第一部分及該第二側表面上之一第二部分。
  14. 如請求項13之半導體裝置， 其中該第二電極介於該閘極電極之該第一部分與該第二部分之間。
  15. 一種電子部件，其包括： 一半導體裝置， 其中該半導體裝置包含： 一基板； 一第一接觸層，其在該基板上； 一通道層，其在該第一接觸層上； 一障壁層，其在該通道層之至少一個側表面上； 一閘極電極，其在該障壁層之至少一個側表面上； 一第二接觸層，其在該通道層上； 一第一電極，其在該第一接觸層上；及 一第二電極，其在該第二接觸層上。
  16. 一種電子設備，其包括： 一半導體裝置， 其中該半導體裝置包含： 一基板； 一第一接觸層，其在該基板上； 一通道區域，其在該第一接觸層上； 一障壁層，其圍繞該通道區域而形成； 一閘極電極，其圍繞該障壁層之側表面而形成； 一第二接觸層，其在該通道區域上； 一第一電極，其在該第一接觸層上；及 一第二電極，其在該第二接觸層上。
  17. 一種用於製造一半導體裝置之方法，其包括： 在一基板上形成一第一導電類型之一第一接觸層； 在該第一接觸層上形成一通道層； 在該第一接觸層及該通道層上形成該第一導電類型之一第二接觸層； 蝕刻該通道層及該第二接觸層以暴露該第一接觸層之一部分； 在該第一接觸層之該部分及該經蝕刻之第二接觸層上形成一障壁層； 在該障壁層之至少一個側表面上形成一閘極電極；及 在該第一接觸層及該第二接觸層上分別形成一第一電極及一第二電極。
  18. 如請求項17之方法，其中該形成一閘極電極包含在該障壁層上形成一電極材料層，及蝕刻該電極材料層以形成該閘極電極。
  19. 如請求項18之方法，其中該蝕刻該電極材料層係一各向異性蝕刻操作。
  20. 如請求項17之方法，其中該形成一第一電極及一第二電極包含：在該障壁層及該閘極電極上形成一絕緣層；蝕刻該絕緣層及該障壁層以形成暴露該第一接觸層及該第二接觸層之開口；及用一導電材料填充該等開口。
TW106100920A 2016-01-21 2017-01-12 半導體裝置，電子部件，電子設備及用於製造半導體裝置之方法 TWI732813B (zh)

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