JP5179694B2 - 後面にドナーをドープしたヘテロ構造 - Google Patents

Description

【０００１】
この発明は、たとえばパワーエレクトロニクスおよび高温エレクトロニクスにおいて、電界効果トランジスタなどに利用可能なヘテロ構造に関する。これには、とくに、Ｉｎ（Ｇａ）Ｎチャネル、（Ａｌ）ＧａＮキャップ層、およびＧａＮバッファ層を有するヘテロ構造が用いられる。ＧａＮ、およびその化合物であるＡｌＧａＮ、ＩｎＧａＮなどの物質特性のため、これらのヘテロ構造は、パワーエレクトロニクスおよび高温エレクトロニクスへの応用を目的として、集中的に研究されてきた。
【０００２】
Ｉｎ（Ｇａ）Ｎチャネル、（Ａｌ）ＧａＮキャップ層、およびＧａＮバッファ層またはＧａＮ基板を有するヘテロ構造において、ＩｎＧａＮチャネルには、格子定数の差異のために歪みがかかっている。ＧａＮ／ＩｎＧａＮ／ＧａＮ系では、この歪みにより圧電電解が生じ、境界面に分極された電荷（圧電電荷）を生成する。ＧａＮ／ＩｎＧａＮ／ＧａＮへテロ構造は、ＩｎＧａＮ／ＧａＮの転移部（境界面）に正の境界面電荷を、ＧａＮ／ＩｎＧａＮ転移部（境界面）に負の境界面電荷を、同時に有する。インジウムの含有率が１００％の場合、生成された境界面電荷は、電荷担体密度で１．３×１０^１４ｃｍ^−２に達する。この構造の利点は、圧電電界により生成された電荷がチャネルに存在することにある。ＧａＮの物質特性により、さらに自発分極電荷が表面およびバッファの後面に形成されるが、これらはトランジスタの特性に対して２次的な影響しか及ぼさない。
【０００３】
ＧａＮ／ＩｎＧａＮヘテロ構造における圧電電界は、これらの構造が光放射半導体チップ（光ダイオード）に応用される場合は、非常に重要な役割を果たす。ＷＯ００／２１１４３においては、このようなヘテロ構造における活性層がシングルまたはマルチの量子波構造を備える。量子フィルムにおける圧電電界はこのような半導体チップの放射特性を損なわせるので、その影響を排除するために、この電界はドーピングにより可能な限り排除される。
【０００４】
図１の部分図である図１Ａは、バッファ１、チャネル２、キャップ層３、１層／２層間の境界面５、および２層／３層間の境界面６を含むヘテロ構造を示す。さらに、圧電電荷が示されており、生成された正電荷は境界面５に位置し、生成された負電荷は境界面６に位置しているのが分かる。圧電電荷は、外部から印加された電場Ｅの影響を受けて、矢印ＡおよびＢに沿って反対方向に移動する。
【０００５】
文献によれば、ＡｌＧａＮ／ＧａＮ系の電界効果トランジスタとして、変調ドープ（ＭＯＤＦＥＴ）、チャネルドープ、およびアンドープ（ピエゾＦＥＴ）の電解効果トランジスタがある。ＡｌＧａＮ／ＧａＮ系においても、応力により、境界面に分極電荷を生じさせる圧電電界が発生する。ＧａＮ／ＩｎＧａＮ／ＧａＮ系とは対照的に、両境界面電荷はチャネルに存在するのではなく、負電荷は２ＤＥＧ（２次元電子ガス）としてＡｌＧａＮ／ＧａＮ境界面に存在し、正電荷はＡｌＧａＮ表面に存在する。
【０００６】
このような構造の欠点は、ＡｌＧａＮ／ＧａＮ境界面において束縛された境界面電荷が、分極電場によって生じた反対の極性を有する表面電荷と相互作用することである。ＧａＮベースのトランジスタのＤＣ動作において、表面電荷は出力特性にほとんど影響を及ぼさない。ＲＦ動作においては、表面の電荷は、その相互作用により、チャネルの電子に追随しなければならない。表面電荷よりもチャネルの電荷の方が速く移動すると仮定すると、ＲＦ動作における特性周波数において、表面電荷はもはやチャネルの電荷に追随できない。このとき、反対の極性を有する準静止電荷は、中性条件が破れ、チャネルの自由電子をトラップする結果、出力電流が減少し、最大ＲＦ出力はＤＣ出力に比べて低くなる。
【０００７】
ＡｌＧａＮ／ＧａＮ系に比べ、ＧａＮ／ＩｎＧａＮ／ＧａＮ系では、試料表面に圧電分極による境界面電荷が生じない。圧電分極電荷と表面電荷との相互作用が回避される。これにより、ＡｌＧａＮ／ＧａＮ系のトランジスタにおいて観察される、高周波の入力に対する電流補償の効果、およびその結果生じる出力の減少は軽減される。
【０００８】
ＧａＮ／ＩｎＧａＮ／ＧａＮにおいて、ＩｎＧａＮ／ＧａＮ境界面の後面の正の境界面電荷およびＧａＮ／ＩｎＧａＮ境界面の前面に誘起された負の境界面電荷は、電流の輸送に寄与する。ＧａＮまたはＡｌＧａＮに比べ、ＩｎＧａＮにおける電子移動度はかなり高く、理論計算によれば４５００ｃｍ^２／Ｖｓｅｃである。しかし、ＩｎＧａＮにおける正孔の移動度は、電子の移動度に比べてかなり小さい。正の境界面電荷と負の境界面電荷による正味の電流は、電荷の中性条件により決定される。すなわち、より遅い正孔による電流が、構成要素のカットオフ周波数を決定する。さらに、チャネルはｐｎ転移によりブロックされる。
【０００９】
本発明の目的は、圧電分極物質のチャネルを有するヘテロ構造における上述の欠点を回避することにある。
【００１０】
この目的は、請求項１に記載のヘテロ構造、請求項２４に記載の電界効果トランジスタ、および請求項２８に記載の使用方法により実現される。ヘテロ構造または電界効果トランジスタのさらなる有利な構成は、それぞれ従属項により示される。
【００１１】
本発明によれば、たとえば、チャネル、バッファ、または基板における少量のｎ−ドープにより、バッファとチャネルの間の境界面における正の分極電荷が補償され、電子のみのチャネルとなる。これは、図１Ｂおよび図１Ｃに示される。図１Ｂには、静止ドナー１２をドープすることにより、チャネルに移動可能な電子１３がもたらされるが、それは圧電電荷１０と再結合し、チャネルにおける移動可能な電荷担体として電子１１のみが残る様子が示される。
【００１２】
図１Ｂは、ＩｎＧａＮにドナーをドープしたＧａＮ／ＩｎＧａＮ／ＧａＮの逆ＨＥＭＴ構造における電荷の分布を示す。図１Ｃは、さらなる可能性として、ＧａＮバッファにドナーをドープしたＧａＮ／ＩｎＧａＮ／ＧａＮの逆ＨＥＭＴ構造における電荷の分布を示す。図１Ｂの例と同様に、チャネル内の正の圧電電荷１０が、バッファ１のドープ領域であるドナー層４から変調ドープされた電子により補償される様子が明確に分かる。電荷１０および１３の再結合の後、チャネルの電子の電荷に対する正の逆電荷として、バッファ１のドープされたドナー層４の静止ドナー電荷１２のみが残る。図２Ａおよび図２Ｂは、シミュレーションにより得られた、２０ｎｍ ＧａＮ／２０ｎｍ ＩｎＧａＮ／ＧａＮバッファ系におけるバンドと電荷担体分布を示す。このシミュレーションでは、全ての層はアンドープであり、インジウムの含有率は２０％である。それに対して、図３Ａおよび図３Ｂは、シミュレーションにより得られた、ＩｎＧａＮチャネルに図１Ｂに示したようなＮ−補償電荷を添加したＧａＮ／ＩｎＧａＮ／ＧａＮ系におけるバンドと電荷担体分布を示す。このシミュレーションでは、ＩｎＧａＮチャネルに厚さ１０ｎｍのＮ−補償ドープ（１．５×１０^１９ｃｍ^−３）を仮定している。
【００１３】
図４Ａおよび図４Ｂは、図１Ｃに示した系、すなわち、チャネルの下にあるＧａＮバッファにドナー層として厚さ１０ｎｍのＮ−補償ドープ（１×１０^１９ｃｍ^−３）をした場合に対応するシミュレーションを示す。図３および図４のいずれの場合においても、ドープ量は正孔チャネルが補償されるように正確に選択されている。
【００１４】
図３Ｂおよび図４Ｂを図２Ｂと対比すると、バッファとチャネルの間の境界面における正の圧電電荷が完全に補償され、その結果、正孔の伝導はもはやチャネルに存在しないことが分かる。
【００１５】
図５は、本発明による後面にドナーをドープした逆ＧａＮ／ＩｎＧａＮ／ＧａＮ電界効果トランジスタの層構造を示す。ここでは、バッファ１とチャネル２の間の境界面に存在する厚さ１０ｎｍのＩｎＧａＮ層に静止ドナー（２×１０^１８ｃｍ^−３）としてケイ素が導入される。電界効果トランジスタは、サファイアの基板上に形成され、さらに、コンタクト電極７、８およびゲート電極９が設けられる。
【００１６】
チャネル２の１０ｎｍ厚のアンドープＩｎＧａＮ層と、厚さ１０ｎｍのドープされたＩｎＧａＮ：Ｓｉ層４、２のインジウム含有率は約７％である。厚さ３μｍのバッファ１および厚さ２０ｎｍのキャップ層３は、それぞれドープされていない。
【００１７】
図６は、このＦＥＴの出力特性を示す。このＦＥＴは、２０ｎｍのアンドープＧａＮのキャップ層、１０ｎｍのアンドープＩｎＧａＮのチャネル、１０ｎｍのドープ（２×１０^１８ｃｍ^−３）されたインジウム含有率７％のＩｎＧａＮの補償層、厚さ３μｍのアンドープＧａＮのバッファ層を備える。ゲート長は０．５μｍに選択されている。これにより、最大飽和電流２５０ｍＡ／ｍｍが達成される。
【００１８】
このＦＥＴのピンチ条件における破壊電圧は１２０Ｖである。このとき出力電力は２．５Ｗ／ｍｍとなる。１６ｄＢｍの入力電力で５０オームの導線を用いた１０ｋＨｚまでのＲＦ動作においては、電流の損失は観察されない。これは図７に示される。図７は、図５に示したＦＥＴにおける、最大ＤＣ出力電流に対して正規化された最大ＲＦ出力電流の周波数依存性を示す。
【００１９】
図８は、同様に実現された、後面にドナーをドープされたＩｎＧａＮベースの逆ＨＥＭＴの層構造を示す。
【００２０】
１×１０^１９ｃｍ^−３のドナーが、ＩｎＧａＮチャネル２の下の１０ｎｍ厚のＧａＮ層４にドープされる。チャネル２をドープ残渣から分離するために、厚さ５ｎｍのアンドープＩｎＧａＮのスペーサー層２１が設けられる。厚さ２０ｎｍのアンドープＩｎＧａＮ層２のインジウム含有率は１０％である。厚さ３μｍのＧａＮバッファ１および厚さ２０ｎｍのＧａＮキャップ層３はアンドープである。図９および図１０は、この構造の出力特性を示す。ゲート長が０．５μｍ（図９）とゲート長が０．２５μｍ（図１０）のトランジスタにより、それぞれ６００ｎＡ／ｍｍおよび９００ｍＡ／ｍｍの最大飽和電流が達成される。
【００２１】
図１Ｂおよび図１Ｃに本質的に対応する上記の例により、ＩｎＧａＮベースの逆ＨＥＭＴ構造において、自由な正孔を補償するドナードーピングにより自由な電子のチャネルが生じることが示された。しかしながら、自由な電子を補償するアクセプターをドープすることにより自由な正孔のチャネルを生成することも可能である。これにより、相補型論理回路（ＣＭＯＳ回路に相似する）を構成することができる。図１１は、ＩｎＧａＮベースのｎ−チャネルおよびｐ−チャネルのＨＦＥＴの構成を示す。同様の層には同じ参照符号を用い、ｐ−チャネル系において対応する参照符号は、アポストロフィを付した参照符号として示される（たとえば、キャップ層には３の代わりに３’を付す）。ｎ−チャネルトランジスタの層構造は図８と同様である。ｐ−チャネルトランジスタは、厚さ３μｍのアンドープＧａＮバッファ１、厚さ２０ｎｍのインジウムを１０％含むアンドープＩｎＧａＮ層のチャネル２’、誘起された電子チャネルを補償するためにアクセプター濃度２×１０^１９ｃｍ^−３のマグネシウムをドープした厚さ５ｎｍのＧａＮ層、および厚さ２０ｎｍのアンドープＧａＮのキャップ層３’からなる。ｎ−型およびｐ−型トランジスタの双方には、チャネルとドープされた層との間に、それぞれスペーサー層２１および２１’が設けられる。
【００２２】
ｎ−型トランジスタまたはｐ−型トランジスタのゲート領域の下部のポテンシャルを補償するために、ゲート９、９’と半導体物質のキャップ層３、３’との間に、ＳｉＯ_２またはＳｉＮなどの絶縁層２２が設けられる。
【００２３】
図１２および図１３は、図１１の右側に示された、ｎ−補償されたｐ−チャネルＩｎＧａＮベースのヘテロ構造のバンドおよび電荷担体分布をそれぞれ示す。負の微小なソース電圧と正のゲート電圧を印加することによりｐ−チャネルトランジスタが実現される。これは図１４に示される。図１４は、ゲート長を０．５μｍとしたときの、このｐ−チャネルＨＦＥＴのＤＴ出力特性線を示す。
【図面の簡単な説明】
【図１】 ヘテロ構造における電荷分布を説明するための図である。
【図２】 ２０ｎｍ ＧａＮ／２０ｎｍ ＩｎＧａＮ／ＧａＮバッファ系におけるバンドと電荷担体分布のシミュレーション結果を示す図である。
【図３】 ＩｎＧａＮチャネルに図１Ｂに示したようなＮ−補償電荷を添加したＧａＮ／ＩｎＧａＮ／ＧａＮ系におけるバンドと電荷担体分布のシミュレーション結果を示す図である。
【図４】 図１Ｃに示したような、チャネルの下にあるＧａＮバッファにドナー層として厚さ１０ｎｍのＮ−補償ドープをした場合に対応するシミュレーション結果を示す図である。
【図５】 後面にドナーをドープした逆ＧａＮ／ＩｎＧａＮ／ＧａＮ電界効果トランジスタの層構造を示す図である。
【図６】 図５に示したＦＥＴの出力特性を示す図である。
【図７】 図５に示したＦＥＴの最大ＲＦ出力電流の周波数依存性を示す図である。
【図８】 後面にドナーをドープされたＩｎＧａＮベースの逆ＨＥＭＴの層構造を示す図である。
【図９】 図８に示した構造の出力特性を示す図である。
【図１０】 図８に示した構造の出力特性を示す図である。
【図１１】 ＩｎＧａＮベースのｎ−チャネルおよびｐ−チャネルのＨＦＥＴの構成を示す図である。
【図１２】 図１１の右側に示したｐ−チャネルＨＦＥＴのバンドを示す図である。
【図１３】 図１１の右側に示したｐ−チャネルＨＦＥＴの電荷担体分布を示す図である。
【図１４】 図１１の右側に示したｐ−チャネルＨＦＥＴのＤＴ出力特性線を示す図である。

Claims (28)

1. バッファ層または基板と、前記バッファ層または基板上に設けられたチャネルと、前記チャネル上に設けられたキャップ層と、を備え、前記チャネルは、圧電性物質からなるヘテロ構造であって、
   一方の極性の圧電電荷が、前記バッファ層または基板と前記チャネルとの間の境界面付近に発生し、他方の極性の圧電電荷が、前記チャネルと前記キャップ層との間の境界面付近に発生し、
   前記バッファまたは基板と前記チャネルとの間の境界面付近の領域、及び前記チャネルと前記キャップ層との間の境界面付近の領域のうちいずれか一方のみが、境界面に発生する圧電電荷が補償されるようにドープされ、
   ドーピングは、境界面に発生する圧電電荷がちょうど補償されるように選択される
   ことを特徴とするヘテロ構造。
2. ＧａＮのバッファ層または基板と、
   前記バッファ層または基板上に設けられたＩｎＧａＮのチャネルと、
   前記チャネル上に設けられたＧａＮのキャップ層またはＡｌＧａＮのキャップ層と、により特徴づけられ、
   前記バッファまたは基板と前記チャネルとの間の境界面付近の領域がｎ−ドープされるか、または、前記チャネルと前記キャップ層との間の境界面付近の領域がｐ−ドープされることを特徴とする請求項１に記載のヘテロ構造。
3. 前記バッファまたは基板と前記チャネルとの間の境界層付近の領域が、前記チャネルに存在する圧電誘起された正電荷が補償されるようにｎ−ドープされることを特徴とする請求項１または２に記載のヘテロ構造。
4. 前記チャネルと前記キャップ層との間の境界面付近の領域が、前記チャネルに存在する圧電誘起された負電荷が補償されるようにｐ−ドープされることを特徴とする請求項１または２に記載のヘテロ構造。
5. ドープされた領域は、前記バッファまたは基板と前記チャネルとの間、または前記チャネルと前記キャップ層との間の中間層として設けられることを特徴とする請求項１から４のいずれかに記載のヘテロ構造。
6. 前記中間層は、ＧａＮ層またはＩｎＧａＮ層であることを特徴とする請求項５に記載のヘテロ構造。
7. 前記中間層は、前記中間層に隣接したバッファ層または基板、チャネル、またはキャップ層と同じ組成を有することを特徴とする請求項５に記載のヘテロ構造。
8. 前記ドープされた領域または前記中間層は、ドープされていないスペーサー層により前記チャネルから分離されていることを特徴とする請求項１から７のいずれかに記載のヘテロ構造。
9. 前記スペーサー層は、ＧａＮ層であることを特徴とする請求項８に記載のヘテロ構造。
10. 前記ＩｎＧａＮ層のインジウム含有率が１％以上９９％以下であることを特徴とする請求項２または６に記載のヘテロ構造。
11. 前記ＩｎＧａＮ層のインジウム含有率が５％以上３０％以下であることを特徴とする請求項１０に記載のヘテロ構造。
12. 前記ＩｎＧａＮ層のインジウム含有率が７％以上２０％以下であることを特徴とする請求項１１に記載のヘテロ構造。
13. 前記ＩｎＧａＮ層のインジウム含有率が７％、１０％、または２０％であることを特徴とする請求項１２に記載のヘテロ構造。
14. 前記バッファ層または基板の厚さが１μｍ以上１０μｍ以下、前記中間層の厚さが５ｎｍ以上５０ｎｍ以下、前記スペーサー層の厚さが１ｎｍ以上２０ｎｍ以下、前記チャネルの厚さが５ｎｍ以上５０ｎｍ以下、および／または前記キャップ層の厚さが５ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１から１３のいずれかに記載のヘテロ構造。
15. 前記バッファ層または基板の厚さがおよそ３μｍ、前記中間層の厚さが約１０ｎｍ、前記スペーサー層の厚さが約５ｎｍ、前記チャネルの厚さが約１０ｎｍまたは２０ｎｍ、および／または前記キャップ層の厚さが約２０ｎｍであることを特徴とする請求項１４に記載のヘテロ構造。
16. 前記バッファまたは基板と前記チャネルとの間の境界層付近の領域に、１×１０^１８ｃｍ^−３以上２×１０^１９ｃｍ^−３以下のドナーがドープされることを特徴とする請求項１から１５のいずれかに記載のヘテロ構造。
17. 前記バッファまたは基板と前記チャネルとの間の境界面付近の領域に、２×１０^１８ｃｍ^−３以上１×１０^１９ｃｍ^−３以下のドナーがドープされることを特徴とする請求項１６に記載のヘテロ構造。
18. 前記バッファまたは基板と前記チャネルとの間の境界面付近の領域に、１×１０^１８ｃｍ^−３または２×１０^１９ｃｍ^−３のドナーがドープされることを特徴とする請求項１６に記載のヘテロ構造。
19. 前記バッファまたは基板と前記チャネルとの間の境界層付近の領域にドープされるドーパントはケイ素であることを特徴とする請求項１から１８のいずれかに記載のヘテロ構造。
20. 前記チャネルと前記キャップ層との間の境界面付近の領域に、１×１０^１８ｃｍ^−３以上５×１０^１９ｃｍ^−３以下のアクセプターがドープされることを特徴とする請求項１から１９のいずれかに記載のヘテロ構造。
21. 前記チャネルと前記キャップ層との間の境界面付近の領域に、２×１０^１８ｃｍ^−３以上２×１０^１９ｃｍ^−３以下のアクセプターがドープされることを特徴とする請求項２０に記載のヘテロ構造。
22. 前記チャネルと前記キャップ層との間の境界層付近の領域に、２×１０^１９ｃｍ^−３のアクセプターがドープされることを特徴とする請求項２１に記載のヘテロ構造。
23. 前記チャネルと前記キャップ層との間の境界層付近の領域にドープされるドーパントはマグネシウムであることを特徴とする請求項１から２２のいずれかに記載のヘテロ構造。
24. 請求項１から２３のいずれかに記載のヘテロ構造を備えた電界効果トランジスタであって、
    チャネルから離れた、キャップ構造の表面に、二つのコンタクト電極およびゲート電極が配置されることを特徴とする電界効果トランジスタ。
25. 前記２つのコンタクト電極は、ブロッキングのないＳまたはＤ接触であることを特徴とする請求項２４に記載の電界効果トランジスタ。
26. 前記ゲート電極はショットキー金属ゲート電極であることを特徴とする請求項２４または２５に記載の電界効果トランジスタ。
27. 前記ゲート電極は、ｐ−ドープされたゲート接触を有することを特徴とする請求項２４から２６のいずれかに記載の電界効果トランジスタ。
28. 請求項１から２７のいずれかに記載のヘテロ構造または電界効果トランジスタを、パワーエレクトロニクスまたは高温エレクトロニクスのために、電界効果トランジスタ、または論理回路、とくに相補型論理回路に利用する方法。

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