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KR100786545B1 - 전자 장치 - Google Patents

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KR100786545B1
KR100786545B1 KR1020000066073A KR20000066073A KR100786545B1 KR 100786545 B1 KR100786545 B1 KR 100786545B1 KR 1020000066073 A KR1020000066073 A KR 1020000066073A KR 20000066073 A KR20000066073 A KR 20000066073A KR 100786545 B1 KR100786545 B1 KR 100786545B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

EL 구동 TFT의 게이트 전극에 저장된 전하의 감소로서, 스위칭 TFT의 누설 전류에 기인한 감소를 방지할 수 있고, EL 소자에 의해 방출된 광의 휘도의 감소를 방지할 수 있는 디스플레이 장치가 제공된다. 스위칭 TFT의 소스 영역 및 드레인 영역 중 한 영역은 SRAM의 입력측에 접속되어 있고, SRAM의 출력측과 EL 구동 TFT의 게이트 전극은 접속되어 있다. SRAM은 다음 디지털 데이터 신호가 입력될 때까지 입력 디지털 데이터 신호를 저장한다.
게이트 전극, 드레인 영역, 소스 영역, 누설 전류

Description

전자 장치{Electronic device}
도 1은 본 발명의 EL 디스플레이의 회로 구성을 도시한 도면.
도 2는 본 발명의 EL 디스플레이의 픽셀부의 회로도.
도 3은 본 발명의 EL 디스플레이의 픽셀의 회로도.
도 4는 본 발명에 의해 사용되는 SRAM의 등가 회로도.
도 5는 본 발명의 EL 디스플레이의 구동 방법을 도시한 타이밍도.
도 6은 본 발명에 의해 사용된 SRAM의 등가 회로도.
도 7a 및 도 7b는 본 발명의 EL 디스플레이의 픽셀부의 회로도.
도 8a 및 도 8b는 본 발명의 EL 디스플레이의 픽셀부의 회로도.
도 9a 및 도 9b는 본 발명의 EL 디스플레이의 평면도 및 단면도.
도 10a 및 도 10b는 본 발명의 EL 디스플레이의 평면도 및 단면도.
도 11은 본 발명의 EL 디스플레이의 단면 구조의 개략도.
도 12는 본 발명의 EL 디스플레이의 단면 구조의 개략도.
도 13a 내지 도 13e는 본 발명의 EL 디스플레이를 제조하는 공정을 도시한 도면.
도 14a 내지 도 14d는 본 발명의 EL 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 15a 내지 도 15d는 본 발명의 EL 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 16a 내지 도 16c는 본 발명의 EL 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 17a 내지 도 17e는 본 발명의 EL 디스플레이를 사용한 전자 장치.
도 18은 종래의 EL 디스플레이의 픽셀부의 회로도.
도 19는 본 발명에 의해 사용된 SRAM의 등가 회로도.
도 20a 및 도 20b는 본 발명에 의해 사용된 SRAM의 등가 회로도.
도 21은 본 발명에 의해 사용된 소스 신호측 구동기 회로의 회로도.
도 22는 본 발명에 의해 사용된 래치 회로의 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : 소스 신호측 구동기 회로 101: 픽셀부
102a: 시프트 레지스터 회로 109: EL 구동 TFT
105 : 스위칭 TFT 110: 전원 공급 라인
본 발명은 기판 상에 EL 소자를 준비하여 형성된 EL(전자-발광) 디스플레이에 관한 것이다. 특히, 본 발명은 반도체 소자(반도체 박막을 사용한 소자)를 사용한 EL 디스플레이에 관한 것이다. 또한, 본 발명은 EL 디스플레이를 디스플레이부에 사용한 전자 장치에 관한 것이다. 본 명세서에서 언급된 EL 장치들은 3중 발광 장치 및/또는 단일 발광 장치를 포함할 수 있다.
최근에, 기판 상에 TFT를 형성하기 위한 기술이 크게 향상되었으며, 액티브 매트릭스형 디스플레이 장치에 TFT의 응용개발이 수행되었다. 특히, 폴리실리콘막을 사용한 TFT는 종래의 비정질 실리콘막을 사용한 TFT보다 높은 전계 효과 이동도를 가지므로 TFT는 고속으로 동작될 수 있다. 이에 따라 기판 외부에 구동기 회로에서 행해졌던 픽셀 제어는 픽셀과 동일한 기판 상에 형성된 구동기 회로에서 행해질 수 있다.
이러한 액티브 매트릭스형 디스플레이 장치는 동일 기판 상에 여러 가지 회로 및 소자들을 준비함으로써 제조 비용 감소, 디스플레이 장치의 크기 감소, 수율증가 및 처리량 감소와 같은 여러 이점을 얻을 수 있다.
또한, 자기 발광 장치(이하 EL 디스플레이라 칭함)로서의 EL 소자를 갖는 액티브 매트릭스형 EL 디스플레이에 대한 연구는 더욱 더 활발해지고 있다. EL 디스플레이는 유기 EL 디스플레이(OELD) 또는 유기 발광 다이오드(OLED)라 한다.
EL 디스플레이는 액정 디스플레이 장치와는 달리 자기 발광형이다. EL 소자는 한 쌍의 전극 사이에 EL 층이 삽입되는 방법으로 구성된다. 그러나, EL 층은 일반적으로 적층 구조를 갖는다. 전형적으로, 이스트만 코닥사(Eastman Kodak Company)의 탕(Tang) 등에 의해 제안된 "양 정공 이송층/발광층/전자 이송층(positive hole transport layer/a luminous layer/an electron transport layer)"의 적층 구조를 인용할 수 있다. 이 구조는 매우 높은 발광 효율을 가지며, 이 구조는 현재 연구 및 개발되고 있는 거의 모든 EL 디스플레이에 채택된다.
또한, 픽셀 전극 상에, 양 정공 주입층/양 정공 이송층/발광층/전자 이송층, 또는 양 정공 주입층/양 정공 이송층/휘도층/전자 이송층/전자 주입층이 순서대로 적응되는 구조일 수 있다. 인광성 염료 등을 발광층에 도핑할 수도 있다.
본 명세서에서, 픽셀 전극과 대향 전극간에 설치된 모든 층들을 일반적으로 EL 층이라 한다. 결국, 양 정공 주입층, 양 정공 이송층, 발광층, 전자 이송층, 전자 주입층 등은 모두 EL 층 내에 포함된다.
다음에, 한 쌍의 전극으로부터 전술한 구조를 갖는 EL 층에 미리 결정된 전압이 인가됨으로써 캐리어의 재결합이 발광층에서 발생되어 광이 방출된다. 또한, 본 명세에서, EL 소자가 광을 방출한다는 사실은 EL 소자가 구동된다는 사실로서 기술된다. 더구나, 본 명세서에서, 애노드, EL 층, 및 캐소드로 형성된 발광 소자를 EL 소자라 칭한다.
종래에, 액티브 매트릭스형 EL 디스플레이 장치의 픽셀구조는 일반적으로 도 18에 도시한 바와 같았다. 도 18에서 참조부호 1701은 스위칭 소자로서 기능하는 TFT(이하 스위칭 TFT라 함)를 나타내며, 참조부호 1702는 EL 소자(1703)에 공급되는 전류를 제어하는 소자(이하 EL 구동 TFT라 함)를 나타내며, 참조부호 1703은 EL 소자를 나타내며, 참조부호 1704는 캐패시터(저장 캐패시터)를 나타낸다.
게이트 신호를 입력하기 위한 게이트 신호 라인(G1 내지 Gy)은 각 픽셀의 스위칭 TFT(1701)의 게이트 전극에 접속된다. 더욱이, 스위칭 TFT의 소스 영역 및 드레인 영역의 한 세트의 영역은 소스 신호 라인에 접속되며, 이것은 디지털 데이터 신호를 입력하기 위한 데이터 신호 라인(S1 내지 Sx)이라고 하며, 다른 세트의 영역은 각 픽셀의 EL 구동 TFT(1702)의 게이트 전극에 접속되며 각 픽셀의 캐패시터(1704)에 각각 접속된다. 디지털 데이터 신호는 디지털 비디오 신호라 칭한다.
각 픽셀의 EL 구동 TFT(1702)의 소스 영역 중 하나는 전원 공급 라인(V1 내지 Vx) 중 하나에 접속되며, 드레인 영역은 EL 소자(1703)에 접속된다. 전원 공급 라인(V1 내지 Vx)의 전위는 전원 전위라고 칭한다. 더욱이, 전원 공급 라인(V1 내지 Vx)은 각 픽셀의 캐패시터(1704)에 접속된다.
EL 소자(1703)는 애노드, 캐소드, 및 애노드와 캐소드 사이에 형성된 EL 층으로 구성된다. 애노드가 EL 구동 TFT(1702)의 드레인 영역에 접속될 때, 즉 애노드가 픽셀 전극일 때, 캐소드는 대향 전극이 된다. 역으로, 캐소드가 EL 구동 TFT(1702)의 드레인 영역에 접속될 때, 즉 캐소드가 픽셀 전극일 때, 애노드는 대향 전극이 된다. 대향 전극의 전위를 본 명세서에서는 대향 전위라고 칭한다. 대향 전극의 전위와 픽셀 전극의 전위간 전위차는 EL 구동기 전압이며, EL 구동기 전압은 EL 층에 인가된다.
EL 디스플레이를 구동하는 종래의 방법을 다음에 설명한다. 먼저, 게이트 전극이 신호 라인(G1)에 접속된 모든 스위칭 TFT(1701)는 게이트 신호 라인(G1)에 입력되는 게이트 신호에 따라 턴온한다. 게이트 전극이 신호 라인에 접속된 모든 스위칭 TFT가 게이트 신호에 따라 턴온한다는 사실을 이 명세서에서는 게이트 신호 라인 선택으로 언급되는 것을 주목한다.
디지털 데이터 신호는 소스 신호 라인(S1 내지 Sx)에 순서대로 입력된다. 대향 전위는 전원 공급 라인(V1 내지 Vx)의 전원 전위와 동일한 레벨로 유지된다. 디지털 데이터 신호는 "0" 또는 "1" 정보를 가지며, "0" 및 "1" 디지털 데이터 신호 각각은 하이 또는 로우 전압 중 하나인 전압을 갖는 신호를 명시한다.
이이서 소스 신호 라인(S1 내지 Sx)에 입력되는 디지털 데이터 신호는 온 상태의 스위칭 TFT(1701)을 통해서 EL 구동 TFT(1702)에 입력된다. 또한, 디지털 데이터 신호는 캐패시터(1704)에도 입력되어 저장된다.
다음에, 게이트 신호 라인(G2 내지 Gy)은 게이트 신호에 따라 선택되고, 전술한 동작이 반복된다. 스위칭 TFT를 통해 EL 구동 TFT의 게이트 전극에 디지털 데이터 신호의 입력을 본 명세서 전반에 걸쳐 픽셀에 디지털 데이터 신호를 입력하는 것이라 언급하는 것을 주목한다. 디지털 데이터 신호가 모든 픽셀에 입력될 때까지의 기간을 기입 기간이라 칭한다.
디지털 데이터 신호가 모든 픽셀에 입력될 때, 모든 스위칭 TFT(1701)이 턴오프된다. 이어서 EL 소자가 광을 방출하는 레벨로 전원 전위에 대한 전위차로 대향 전위가 주어진다. 캐패시터(1704)에 저장된 디지털 데이터 신호는 EL 구동 TFT(1702)의 게이트 전극에 입력된다.
입력 디지털 데이터 신호가 "0" 정보를 가질 때, EL 구동 TFT(1702)는 오프상태로 설정되고 EL 소자(1703)는 광을 방출하지 않는다. 반대로, 디지털 데이터 신호가 "1" 정보를 포함할 때, EL 구동 TFT(1702)는 턴온한다. 결국, EL 소자(1703)의 픽셀 전극은 전원 전위로 유지되며, EL 소자(1703)는 광을 방출한다. 따라서, 디지털 데이터 신호의 정보에 따라서, EL 소자가 광을 방출하는지 여부의 선택이 행해지고 디스플레이는 동시에 모든 픽셀에 대해 수행된다. 모든 픽셀의 디스플레이를 수행함으로써 이미지가 형성된다. 픽셀이 디스플레이를 수행하는 기간을 디스플레이 기간이라 칭한다.
디지털 데이터 신호는 기입 기간 동안 디지털 구동 EL 디스플레이에서 모든 픽셀에 입력된다. 이어서 입력 디지털 데이터 신호는 각 픽셀에 저장되고, 기입 기간이 완료될 때, 디스플레이 기간이 시작하며 모든 픽셀은 동시에 디스플레이를 수행한다.
상기 구동 방법에 의해서는, 기입 기간 내에, 디지털 데이터 신호가 먼저 기입되는 픽셀과 디지털 데이터 신호가 기입되는 마지막 픽셀간 디지털 데이터 신호의 저장에 시간차이가 나타난다.
디지털 데이터 신호는 이상적으로는 스위칭 TFT가 오프상태에 있을 때 EL 구동 TFT의 게이트 전극에 전하로서 저장된다. 그러나, 실제적으로는 전하는 스위칭 TFT의 오프전류에 의해 야기된 누설 전류(스위치로서 TFT가 오프상태에 있을 때에도 흐르는 드레인 전류)에 기인하여 점차적으로 감소한다. 누설 전류에 기인한 전하감소는 전하저장 시간이 길어짐에 따라 쉽게 일어난다. 그러므로, 디지털 신호가 픽셀에 기입되는 기입 기간의 시작에 가까울수록 EL 구동 TFT의 게이트 전극에 저장된 전하가 더 감소하게 될 것이다.
디지털 데이터 신호가 기입 기간에 입력될 때부터 디스플레이 기간이 완료될 때까지 EL 구동 TFT 게이트 전극의 전하를 저장하는 것이 필요하다. EL 구동 TFT의 게이트 전극에 저장된 전하가 감소한다면, EL 소자에 의해 방출된 광의 휘도가 떨어질 것이고, 원하는 계조는 얻어지지 않을 것이다. 동일한 휘도를 갖는 디스플레이를 수행하기 위한 디지털 데이터 신호가 각 픽셀에 입력될지라도, 동일한 휘도를 갖는 디스플레이는 디지털 데이터 신호가 기입되는 제 1 픽셀 및 디지털 데이터 신호가 기입되는 마지막 픽셀에 대해서는 얻어지지 않는다.
EL 구동 TFT의 게이트 전극을 저장 캐패시터에 접속함으로써, 누설 전류에 기인하여 감소하는 게이트 전극의 전하를 어느 정도까지는 보충하는 것이 가능하다. 그러나, 저장 캐패시터에 축적되는 전하는 누설 전류에 의해 감소된다. 그러므로, EL 구동 TFT 게이트 전극에 저장된 전하감소가 충분히 보충되지 않을 때가 있고 EL 소자에 의해 방출되는 광의 휘도가 감소된다.
본 발명의 목적은 상술한 유형의 문제를 해결하는 수단을 제공하는 것이다. 즉, 본 발명의 목적은 EL 구동 TFT의 게이트 전극에 저장된 전하가 스위칭 TFT의 누설 전류에 의해 감소하는 것을 방지하기 위한 것이며, EL 소자에 의해 방출된 광의 휘도의 저하를 방지하기 위한 것이다.
상기 목적을 충족하는 수단으로서, 본 발명에 따라, 비휘발성 메모리 SRAM은 스위칭 TFT의 소스 영역 및 드레인 영역 중에서 소스 신호 라인에 접속되지 않은 영역과 EL 구동 TFT의 게이트 전극 사이에 형성된다. DRAM(다이나믹 랜덤 액세스 메모리)와는 달리, SRAM(정적 랜덤 액세스 메모리)는 전원을 제거하지 않는 한, 다음 데이터가 입력될 때까지 입력 데이터를 저장한다. 더욱이, DRAM에 비해, 데이터를 입력하는데 필요한 시간량은 SRAM보다 짧으며 고속 기입 데이터를 수행하는 것이 가능하다.
상기 구조에 의해서, 디스플레이 기간이 완료될 때까지 기입 기간 동안 픽셀에 입력되는 디지털 데이터 신호를 저장하는 것이 가능하다. 즉, EL 구동 TFT의 게이트 전극에 저장된 전하가 스위칭 TFT의 누설 전류에 의해 감소되는 것을 방지할 수 있고, EL 소자에 의해 방출된 광의 휘도가 떨어지는 것을 방지할 수 있다.
TFT를 사용하여 비휘발성 메모리를 형성하는 것이 가능하므로 스위칭 TFT 및 EL 구동 TFT와 동시에 비휘발성 메모리를 형성하는 것이 가능하다.
저장 캐패시터는 본 발명에서 적극적으로 형성되지 않는다. 저장 캐패시터가 형성되지 않는다면, 픽셀들에 디지털 데이터 신호를 입력시키는 시간량을 단축시킬 수 있다. 그러므로, EL 디스플레이 픽셀 수 증가가 있어도, 기입 시간량이 제어될 수 있다.
본 발명의 구조를 이하 나타낸다.
본 발명에 따라서, 복수의 소스 신호 라인, 복수의 게이트 신호 라인, 복수의 전원 공급 라인, 및 복수의 픽셀을 포함하는 디스플레이 장치에 있어서,
상기 복수의 픽셀은 스위칭 TFT, SRAM, EL 구동 TFT, EL 소자로 각각 구성되며;
상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 복수의 소스 신호 라인 중 하나에 접속되며, 상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 SRAM의 입력측에 각각 접속되며;
상기 SRAM의 출력측과 상기 EL 구동 TFT의 게이트 전극이 접속되며;
상기 EL 구동 TFT의 소스 영역은 상기 복수의 전원 공급 라인 중 하나에 접속되며, 상기 EL 구동 TFT의 드레인 영역은 상기 EL 소자의 캐소드 또는 애노드에 각각 접속되며;
상기 SRAM은, 복수의 소스 신호 라인 중 하나로부터 스위칭 TFT를 통해 SRAM에 입력되는 디지털 데이터 신호를, 다음 디지털 데이터 신호가 상기 SRAM에 입력될 때까지 저장하는 것을 특징으로 하는 전자 광학 장치가 제공된다.
본 발명에 따라서, 복수의 소스 신호 라인, 복수의 게이트 신호 라인, 복수의 전원 공급 라인, 및 복수의 픽셀을 포함하는 디스플레이 장치에 있어서,
상기 복수의 픽셀은 스위칭 TFT, SRAM, EL 구동 TFT, EL 소자로 각각 구성되며;
상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 복수의 소스 신호 라인 중 하나에 접속되며, 상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 SRAM의 입력측에 각각 접속되며;
상기 SRAM의 출력측과 상기 EL 구동 TFT의 게이트 전극이 접속되며;
상기 EL 구동 TFT의 소스 영역은 상기 복수의 전원 공급 라인 중 하나에 접속되며, 상기 EL 구동 TFT의 드레인 영역은 상기 EL 소자의 캐소드 또는 애노드에 각각 접속되며;
상기 EL 소자가 광을 방출하는 1프레임 기간 내의 기간은 디지털 데이터 신호를 사용하여 제어되며;
상기 SRAM은, 복수의 소스 신호 라인 중 하나로부터 스위칭 TFT를 통해 SRAM에 입력되는 디지털 데이터 신호를, 다음 디지털 데이터 신호가 상기 SRAM에 입력될 때까지 저장하는 것을 특징으로 하는 전자 광학 장치가 제공된다.
본 발명에 따라서, 복수의 소스 신호 라인, 복수의 게이트 신호 라인, 복수의 전원 공급 라인, 및 복수의 픽셀을 포함하는 디스플레이 장치에 있어서,
상기 복수의 픽셀은 스위칭 TFT, SRAM, EL 구동 TFT, EL 소자로 각각 구성되며;
상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 복수의 소스 신호 라인 중 하나에 접속되며, 상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 SRAM의 입력측에 각각 접속되며;
상기 SRAM의 출력측과 상기 EL 구동 TFT의 게이트 전극이 접속되며;
상기 EL 구동 TFT의 소스 영역은 상기 복수의 전원 공급 라인 중 하나에 접속되며, 상기 EL 구동 TFT의 드레인 영역은 상기 EL 소자의 캐소드 또는 애노드에 각각 접속되며;
1프레임 기간은 n 서브프레임 기간 SF1, SF2, ..., SFn으로 분할되며;
n 서브프레임 기간 SF1, SF2,...,SFn은 기입 기간 Ta1, Ta2,...,Tan 및 디스플레이 기간 Ts1, Ts2,...,Tsn, 각각을 가지며;
디스플레이 데이터 신호는 상기 기입 기간 Ta1, Ta2,..,Tan 동안 모든 복수 의 픽셀에 입력되며;
디스플레이 기간 Ts1, Ts2,...,Tsn 동안 상기 복수의 EL 소자가 광을 방출하는지 여부는 디지털 데이터 신호에 따라 선택되며;
디스플레이 기간 Ts1, Ts2,...,Tsn의 길이의 비는 20:2-1:...:2-(n-1)으로 표현되며;
상기 SRAM은, 복수의 소스 신호 라인 중 하나로부터 스위칭 TFT를 통해 SRAM에 입력되는 디지털 데이터 신호를, 다음 디지털 데이터 신호가 상기 SRAM에 입력될 때까지 저장하는 것을 특징으로 하는 전자 광학 장치.
본 발명은 상기 SRAM이 2개의 n채널 TFT 및 2개의 p채널 TFT를 포함하는 특징을 가질 수 있다.
본 발명에 있어서, 상기 SRAM의 2개의 p채널 TFT의 소스 영역은 전원의 고 전압측에 접속되고, 상기 2개의 n채널 TFT의 소스 영역은 상기 전원의 저 전압측에 접속되며;
하나의 p채널 TFT 및 하나의 n채널 TFT는 쌍을 이루며;
상기 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역들은 상호 접속되고;
상기 p 채널 TFT 및 n채널 TFT 쌍의 게이트 전극은 상호 접속되고;
하나의 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역은 다른 p채널 TFT 및 n채널 TFT 쌍의 게이트 전극과 동일한 전위로 유지되며;
하나의 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역은 디지털 데이터 신호를 입력하는 입력측이며, 다른 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역들은 상기 입 력 디지털 데이터 신호의 극성이 반전되는 신호를 출력하는 출력측인 특징을 가질 수 있다.
본 발명은 상기 SRAM이 2개의 n채널 TFT 및 2개의 저항기를 갖는 특징을 가질 수 있다.
본 발명은 상기 SRAM의 2개의 n채널 TFT의 드레인 영역은 전원의 고 전압측에 접속되고, SRAM의 2개의 n채널 TFT의 소스 영역은 상기 2개의 저항기 중 하나를 거쳐 상기 전원의 저 전압측에 접속되며;
상기 2개의 n채널 TFT 각각의 드레인 영역들은 다른 n채널 TFT의 게이트 전극과 동일한 전위로 상호 유지되며;
상기 2개의 n채널 TFT 중에서, 한 n채널 TFT의 드레인 영역은 디지털 데이터 신호를 입력하기 위한 입력측이며, 다른 n채널 TFT의 드레인 영역은 입력 디지털 데이터 신호의 극성이 반전되는 신호를 출력하는 출력측인 특징을 가질 수 있다.
본 발명은 상기 복수의 EL 소자는 상기 애노드와 상기 캐소드 사이의 EL 층을 가지며;
상기 EL 층은 저분자량 유기물 및 유기 폴리머 물질로 구성된 그룹에서 선택된 물질을 포함하는 특징을 가질 수 있다.
본 발명은 상기 저분자량의 물질은 Alq3(트리스-8-퀴놀리노레이트 알루미늄) 및 TPD(트리페닐아민 유전체)으로 구성된 그룹에서 선택되는 특징을 가질 수 있다.
본 발명은 상기 유기 폴리머 물질은 PPV(폴리페닐렌 비닐렌), PVK(폴리비닐 카바졸), 및 폴리카보네이트로 구성된 그룹에서 선택되는 특징을 가질 수 있다.
상기 1프레임 기간은 1/60초 이하일 수 있다.
본 발명은 전자 광학 장치를 사용하는 것을 특징으로 하는 컴퓨터, 비디오, 또는 DVD일 수 있다.
본 발명의 EL 디스플레이의 블록도를 도 1에 도시하였다. 도 1의 EL 디스플레이는 기판 상에 형성된 TFT로 구성된 픽셀부(101), 소스 신호측 구동기 회로(102) 및 픽셀부의 주변에 배치된 게이트 신호측 구동기 회로(103)를 갖는다. EL 디스플레이는 이 실시 형태에서 각각의 하나의 소스 신호측 구동기 회로와 게이트 신호측 구동기 회로를 갖고 있는데, 그러나 본 발명에 2개의 소스 신호측 구동기 회로를 사용할 수도 있다. 또한, 2개의 게이트 신호측 구동기 회로를 사용할 수도 있다.
소스 신호측 구동기 회로(102)는 기본적으로 시프트 레지스터(102a), 래치(A)(102b), 래치(B)(102c)를 포함한다. 또한, 클럭 신호(CK) 및 시작 펄스(SP)가 시프트 레지스터(102a)에 입력되고, 디지털 데이터 신호는 래치(A)(120b)에 입력되며, 래치 신호들은 래치(B)(102c)에 입력된다.
또한, 도시하진 않았지만, 게이트 신호측 구동기 회로(103)는 시프트 레지스터와 버퍼를 갖고 있다. 멀티플렉서는 버퍼의 출력측에 형성될 수 있다.
픽셀부에 입력되는 디지털 데이터 신호는 시간 분할 계조 데이터 신호 생성회로(114)에 의해 형성된다. 아날로그 신호 또는 디지털 신호 비디오 신호(이미지 정보를 포함하는 신호)는 시간 분할 계조 데이터 신호 생성회로에서 시간 계조를 수행하기 위한 디지털 데이터 신호로 변환된다. 동시에, 시간 계조 디스플레이를 수행하는데 필요한 타이밍 펄스가 이 회로에서 생성된다.
구체적으로, 시간 분할 계조 데이터 신호 생성회로(114)는 하나의 프레임 기간을 n비트(여기서 n은 2 이상의 정수) 계조에 대응하는 복수의 서브프레임 기간으로 분할하고, 상기 복수의 서브프레임 기간에서 기입 기간 및 디스플레이 기간을 선택하며 디스플레이 기간의 길이를 설정하는 수단을 포함한다.
시간 분할 계조 데이터 신호 생성회로(114)는 본 발명의 EL 디스플레이 외부에 형성될 수도 있다. 이 경우, 외부에 형성된 디지털 데이터 신호가 본 발명의 EL 디스플레이에 입력되는 구조로 된다. 디스플레이로서 본 발명의 EL 디스플레이를 갖는 전자 장치(전자 디스플레이 장치)는 본 발명의 EL 디스플레이 및 별도의 성분으로서 시간 분할 계조 데이터 신호 생성회로를 포함하게 될 것이다.
더욱이, 시간 분할 계조 데이터 신호 생성회로(114)는 IC칩과 같은 형태로 본 발명의 EL 디스플레이에 구현될 수 있다. 이 경우, IC칩에 의해 형성된 디지털 데이터 신호가 본 발명의 EL 디스플레이에 입력되는 구조로 된다. 디스플레이로서 본 발명의 EL 디스플레이를 갖는 전자 장치는 본 발명의 EL 디스플레이를 포함하며, 이에 구성성분으로서 시간 분할 계조 데이터 신호 생성회로를 포함하는 IC가 구현된다.
더구나, 시간 분할 계조 데이터 신호 생성회로(114)는 픽셀부(101), 소스 신호측 구동기 회로(102), 및 게이트 신호측 구동기 회로(103)가 형성된 기판과 동일한 기판 상에 TFT에 의해 형성될 수 있다. 이 경우, 이미지 정보를 포함하는 비디오 신호가 EL 디스플레이에 입력된다면, 모든 처리는 기판 상에서 수행될 수 있다. 시간 분할 계조 데이터 신호 생성회로는 활성층으로서 폴리실리콘막을 갖는 TFT들로 형성될 수 있다. 또한, 시간 분할 계조 데이터 신호 생성회로는 디스플레이로서 본 발명의 EL 디스플레이를 갖는 전자 장치용으로 EL 디스플레이에 형성되어, 전자 장치를 소형화하는 것이 가능하다.
도 2는 픽셀부(101)의 구조를 도시한 것이다. 게이트 신호를 입력하기 위한 게이트 신호 라인(G1 내지 Gy), 및 게이트 신호 라인이라고도 칭하는 소스 신호 라인(S1 내지 Sx)은 픽셀부(101)에 형성된다.
전원 공급 라인(V1 내지 Vx)이 형성된다. 전원 공급 라인(V1 내지 Vx)의 전위를 전원 공급 전위라고 칭한다.
복수의 픽셀(104)은 픽셀부(101)에 매트릭스 상태로 배열된다. 도 3은 픽셀(104)을 확대한 도면이다. 도 3에서, 참조부호 105는 스위칭 TFT를 나타낸다. 스위칭 TFT(105)의 게이트 전극은 게이트 신호를 입력하기 위한 게이트 신호 라인(G1 내지 Gy) 중 하나인 게이트 신호 라인(106)에 접속된다. 스위칭 TFT(105)의 소스 영역 및 드레인 영역 중 한 영역은 디지털 데이터 신호를 입력하기 위한 소스 신호 라인(S1 내지 Sx) 중 하나인 소스 신호 라인(107)에 접속되며, 다른 영역은 SRAM(108)의 입력측에 접속된다. SRAM(108)의 입력측은 EL 구동 TFT(109)의 게이트 전극에 접속된다.
더욱이, EL 구동 TFT(109)의 소스 영역은 전원 공급 라인(V1 내지 Vx) 중 하나인 전원 공급 라인(110)에 접속되며, EL 구동 TFT(109)의 드레인 영역은 EL 소자(111)에 접속된다.
EL 소자(111)는 애노드, 캐소드, 및 상기 애노드와 캐소드 사이에 형성된 EL 층으로 구성된다. 애노드가 EL 구동 TFT(109)의 드레인 영역에 접속될 때, 즉 애노드가 픽셀 전극일 때, 캐소드는 대향 전극이 된다. 역으로, 캐소드가 EL 구동 TFT(109)의 드레인 영역에 접속될 때, 즉 캐소드가 픽셀 전극일 때, 애노드는 대향 전극이 된다. 대향 전극의 전위를 본 명세서에서는 대향 전위라고 칭한다. 대향 전극의 전위와 픽셀 전극의 전위간 전위차는 EL 구동기 전압이며, EL 구동기 전압은 EL 층에 인가된다.
EL 구동 TFT(109)의 드레인 영역과 EL 소자(111)사이에 저항체가 형성될 수도 있다는 것을 주목한다. 저항체를 형성함으로써, EL 구동 TFT에서 EL 소자로 흐르는 전류량을 제어할 수 있고, EL 구동 TFT들의 특성의 어떤 변이의 영향이라도 제거할 수 있다. 저항체가 EL 구동 TFT(109)의 온 저항보다 충분히 큰 저항값을 보이는 요소라면 저항체 구조에 어떠한 제한도 없다. 온 저항은 TFT가 온 상태에 있을 때 TFT를 통해 흐르는 드레인 전류량으로 나눈 TFT의 드레인 전압값이다. 저항체의 저항값은 1㏀ 내지 50㏁(바람직하게는 10㏀ 내지 10㏁, 더 바람직하게는 50㏀ 내지 1㏁)의 범위 내에서 선택될 수 있다. 저항체로서 고저항 값의 반도체층을 형성하는 것은 용이하고 따라서 바람직하다.
본 발명에서 사용되는 SRAM의 구조를 다음에 설명한다. SRAM의 회로도의 예를 도 4에 도시하였다. SRAM은 2개의 p채널 TFT와 2개의 n채널 TFT를 가지며, p채널 TFT의 소스 영역은 전원(Vddh)의 하이전압측에 접속되고, n채널 TFT의 소스 영역은 전원(Vss)의 저 전압측에 접속된다. 하나의 p채널 TFT와 하나의 n채널 TFT는 쌍을 이루며, 2쌍의 p채널 및 n채널 TFT는 하나의 SRAM 내에 존재한다.
p채널 TFT 및 n채널 TFT쌍의 드레인 영역들은 상호 접속된다. 더욱이, p채널 TFT 및 n채널 TFT 쌍의 게이트 전극이 상호 접속된다. 그러면 하나의 p채널 TFT와 n채널 TFT쌍의 드레인 영역은 다른 p채널 TFT 및 n채널 TFT쌍의 게이트 전극과 동일한 전위로 유지된다. 하나의 p채널 TFT 및 n채널 TFT쌍의 드레인 영역은 입력 신호(Vin)를 입력하기 위한 입력측이며, p채널 TFT 및 n채널 TFT쌍의 드레인 영역은 출력 신호(Vout)를 출력하기 위한 출력측이다.
SRAM은 Vin을 저장하고, Vin이 반전된 신호인 Vout을 출력하도록 설계된다. 즉, Vidl "Hi"이면 Vout은 Vss에 대응하는 "Lo" 신호가 되고, Vin이 Lo이면, Vout은 Vddh에 대응하는 Hi 신호가 된다.
본 발명의 EL 디스플레이를 구동하는 것을 다음에 설명한다. 여기서는 n비트 디지털 구동 방법에 따라 2n 계조 디스플레이를 수행하는 경우를 설명한다.
본 발명의 EL 디스플레이의 디지털 구동시 타이밍도를 도 5에 도시하였다. 먼저, 1프레임 기간(F)은 서브프레임 기간들(SF1 내지 SFn)로 분할된다. 픽셀부의 모든 픽셀들이 한 이미지를 디스플레이는 기간을 1프레임 기간(F)이라고 칭한다. 정규 EL 디스플레이에서 발진 주파수는 60Hz 이상이다. 즉, 1초 동안 60 이상의 프레임 기간이 형성되고, 1초 동안 60 이상의 이미지가 디스플레이된다. 1초 동안 디스플레이되는 이미지 수가 60 미만으로 되면, 이미지 플리커와 같은 문제가 시각적으로 현저해지기 시작한다. 1프레임 기간을 부가적으로 분할되는 복수의 기간을 서브프레임 기간이라 칭한다. 계조 수가 증가함에 따라서, 프레임 기간 분할 수가 증가하고, 구동기 회로는 고주파수로 구동되어야 한다.
1프레임 기간은 기입 기간(Ta)과 디스플레이 기간(Ts)으로 분할된다. 기입 기간은 1 서브프레임 기간동안 모든 픽셀에 데이터 신호를 입력하는데 필요한 시간이다. 더욱이, 디스플레이 기간(턴온 기간이라고도 함)은 디지털 데이터 신호에 따라 EL 소자가 광을 방출하는지 여부가 판정되는 디스플레이를 수행하기 위한 기간이다.
n 서브프레임 기간(SF1 내지 SFn)의 기입 기간(Ta1 내지 Tan)의 길이 각각은 모두 일정하다. 각각의 서브프레임 기간(SF1 내지 SFn)의 디스플레이 기간(Ts)은 디스플레이 기간(Ts1 내지 Tsn)이 된다.
디스플레이 기간의 길이는 Ts1 : Ts2 : Ts3 : ... : Ts(n-1) : Tsn = 20 : 2-1 : 2-2 : ... : 2-(n-2): 2-(n-1)이 되도록 설정된다. SF1 내지 SFn은 임의의 순서로 나타날 수 있음에 유의한다. 2n계조에서 원하는 계조 디스플레이는 디스플레이 기간들을 조합하여 수행될 수 있다.
먼저, 대향 전극의 전위(대향 전위)는 기입 기간에서 전원 공급 라인(V1 내지 Vx)의 전위와 동일한 레벨로 유지된다. 대향 전위의 레벨은 EL 소자가 광을 방출하지 않는 범위 내에서 전원 전위와 동일한 레벨일 수 있다. 전원 전위는 항시 일정하게 유지됨에 유념한다. 더욱이, 대향 전위와 전원 전위간 전위차를 본 명세서에서는 EL 구동기 전압이라 칭한다. EL 구동기 전압은 기입 기간 동안 0V인 것이 바람직하나 EL 소자가 광을 방출하지 않는 정도의 임의의 크기일 수 있다.
게이트 신호 라인(G1)은 게이트 신호 라인(G1)에 입력되는 게이트 신호에 따라 선택된다. 그러므로, 게이트 전극이 게이트 신호 라인(G1)에 접속되는 모든 스위칭 TFT(105)는 온 상태에 놓여진다. 이어서 디지털 데이터 신호가 모든 소스 신호 라인(S1 내지 Sx)에 동시에 입력된다.
디지털 데이터 신호는 "0" 또는 "1"의 정보를 가지며, "0" 및 "1" 디지털 데이터 신호 각각은 "Hi" 또는 "Lo" 중 하나인 전압을 갖는 신호를 나타낸다.
이어서 소스 신호 라인(S1 내지 Sx)에 입력되는 디지털 데이터 신호는 온 상태의 스위칭 TFT(105)을 통해서 Vin으로서 SRAM(108)에 입력되어 저장된다. SRAM에 입력되는 디지털 데이터 신호를 입력 디지털 데이터 신호라 칭한다.
다음에, 게이트 신호 라인(G2)은 게이트 신호 라인(G2)에 입력되는 게이트 신호에 따라 선택된다. 그러므로, 게이트 전극이 게이트 신호 라인(G2)에 접속된 모든 스위칭 TFT(105)는 온 상태에 놓여진다. 이어서 디지털 데이터 신호가 모든 소스 신호 라인(S1 내지 Sx)에 동시에 입력된다.
이어서 소스 신호 라인(S1 내지 Sx)에 입력되는 디지털 데이터 신호는 온 상태의 스위칭 TF(105)를 통해 SRAM(108)에 입력되어 저장된다.
게이트 신호 라인(G3 내지 Gy)은 게이트 신호에 의해 순서대로 선택되어, 상술한 동작이 반복된다. 그러므로, 디지털 데이터 신호는 모든 픽셀들에 입력되고, 입력 디지털 데이터 신호는 각 픽셀에 저장된다. 디지털 데이터 신호가 모든 픽셀에 입력되기까지 기간이 기입 기간이다.
디스플레이 기간은 기입됨과 동시에 시작한다. 모든 스위칭 TFT(105)는 디스플레이 기간이 시작할 때 오프 상태에 놓여진다. 이때 대향 전위는 EL 소자가 광을 방출하는 레벨의 전원 전위에 대한 전위차를 갖는다.
SRAM(108)에 저장된 디지털 데이터 신호는 Vout으로서 SRAM(108)으로부터 출력된다. Vout으로서 SRAM으로부터 출력되는 디지털 데이터 신호를 출력 디지털 데이터 신호라 칭한다. 출력 디지털 데이터 신호는 입력 디지털 데이터 신호가 반전되는 신호이고, 출력 디지털 데이터 신호는 EL 구동 TFT(109)의 게이트 전극에 입력된다.
입력 디지털 데이터 신호가 "1" 정보를 가질 때, 출력 디지털 데이터 신호는 "0" 정보를 포함할 것이다. "0" 정보를 포함하는 출력 디지털 데이터 신호가 EL 구동기(109)의 게이트 전극에 입력되면, EL 구동 TFT(109)는 이 실시 형태에서 오프 상태로 될 것이다. 그러므로 EL 소자(111)의 픽셀 전극의 전위는 대향 전위와 동일한 전위로 유지된다. 결국, "1" 정보를 포함하는 디지털 데이터 신호가 인가되는 EL 소자(111)는 광을 방출하지 않을 것이다.
반대로, 입력 디지털 데이터 신호가 "0" 정보를 가질 때, 출력 디지털 데이터 신호는 "1" 정보를 포함할 것이다. "1" 정보를 포함하는 출력 디지털 데이터 신호가 EL 구동 TFT(109)의 게이트 전극에 입력되면, EL 구동 TFT(109)는 이 실시 형태에서 온 상태로 될 것이다. 그러므로 EL 소자(111)의 픽셀 전극의 전위는 전원 전위로 유지된다. 더욱이, 디스플레이 기간동안 대향 전위는 EL 소자가 광을 방출하는 레벨에서 전원 전위에 대한 전위차를 갖는다. 결국, "0" 정보를 포함하는 디지털 데이터 신호가 인가되는 픽셀의 EL 소자(111)는 광을 방출할 것이다.
이에 따라 EL 소자의 발광 상태 또는 비발광 상태는 디지털 데이터 신호의 정보에 따라 선택되며, 디스플레이는 동시에 모든 픽셀에 의해 수행된다. 이미지는 디스플레이를 수행하는 모든 픽셀에 따라 형성된다. 픽셀들이 디스플레이를 수행하는 기간은 디스플레이 기간이라 칭한다.
디스플레이 기간은 Ts1 내지 Tsn의 임의의 기간이다. 여기서는 미리 결정된 픽셀들은 Tsn 동안 턴온된다.
기입 기간이 다시 시작되며, 데이터 신호가 모든 픽셀에 입력된 후에 디스플레이 기간이 시작된다. 이때, 임의의 Ts1 내지 Ts(n-1) 기간이 디스플레이 기간이 된다. 여기서는 Ts(n-1) 기간 동안 미리 결정된 픽셀들이 턴온된다.
나머지 n-2 서브프레임 기간에서 유사한 동작이 반복되며, Ts(n-2), Ts(n-3),..., Ts1이 순서대로 디스플레이 기간이 되게 설정되며, 각각의 서브프레임 기간에서 미리 결정된 픽셀들이 턴온된다.
1프레임 기간은 n 서브프레임 기간들이 출현한 후에 완료된다. 픽셀이 턴온되는 디스플레이 기간들의 길이를 합함으로서, 그 픽셀의 계조가 결정된다. 예를 들면, n=8일 때는 모든 디스플레이 기간동안 광을 출력하는 픽셀의 경우에 대한 휘도는 100%로서 취해지고, 픽셀이 Ts1 및 Ts2에서 광을 방출할 때는 75%의 휘도를 나타낼 수 있으며, Ts3, Ts5, 및 Ts8이 선택될 때는 16%의 휘도를 나타낼 수 있다.
실시 형태에 나타낸 EL 디스플레이 구동 방법에서 전원 전위가 일정레벨로 유지되며, 기입 기간 및 디스플레이 기간을 통해 대향 전위를 변경함으로써, EL 구동기 전압의 크기가 변경되고, EL 소자로부터의 광의 방출이 제어된다. 그러나, 본 발명은 이러한 구조에 한정되지 않는다. 본 발명의 EL 디스플레이는 항상 대향 전위를 일정레벨로 유지할 수 있고, 픽셀 전극의 전위 또한 변경될 수 있다. 바꾸어 말하면, 실시 형태의 경우, 대향 전극의 전위는 항시 역으로 고정될 수 있고, EL 소자로부터 광 방출은 기입 기간 및 디스플레이 기간을 통해 전원 전위를 변경함으로써 EL 구동기 전압의 레벨을 변경시킴에 따라 제어될 수 있다.
더욱이, 대향 전위는 실시 형태에서 기입 기간 동안 전원 전위와 동일한 전위로 유지되며, 따라서 EL 소자는 광을 방출하지 않는다. 그러나, 본 발명은 이러한 구조에 한정되지 않는다. 대향 전위와 전원 전위간 전위차를 EL 소자가 광을 방출하는 레벨로 항시 형성함으로써, 디스플레이는 디스플레이 기간뿐만 아니라 기입 기간에서도 유사하게 수행될 수 있다. 그러나, 이 경우 실제로는 전체 서브프레임 기간은 광이 방출되는 기간이 되고, 그러므로 서브프레임 기간들의 길이는 SF1 : SF2 : SF3 : ...: SF(n-1) : SFn = 20 : 2-1 : 2-2 :...: 2-(n-2) : 2-(n-1)이 되도록 설정된다. 기입 기간동안 광이 방출되지 않는 구동 방법에 비해, 높은 휘도를 갖는 이미지가 전술한 구조에 따라 얻어질 수 있다.
전술한 구조에 따라서, 본 발명에 의해 디스플레이 기간이 종료할 때까지, 기입 기간에 픽셀들에 입력되는 디지털 데이터 신호를 저장할 수 있다. 즉, EL 구동 TFT의 게이트 전극에 저장된 전하는 스위칭 TFT의 누설 전류에 의해 감소되는 것이 방지되며, EL 소자들에 의해 방출된 광의 휘도의 감소를 방지할 수 있다.
휘발성 메모리는 TFT를 사용하여 형성되고, 그러므로 이 메모리를 스위칭 TFT 및 EL 구동 TFT와 유사하게 형성하는 것이 가능하다.
저장 캐패시터는 본 발명에서 적극적으로 형성될 필요는 없다. 저장 캐패시터가 형성되지 않을 때 픽셀에 디지털 입력 신호를 입력하는 시간량을 단축시킬 수 있다. 그러므로, 시간 분할 계조의 디지털 구동동안 EL 디스플레이 픽셀 수가 증가될지라도, 기입 기간의 길이는 제어될 수 있고 결국 서브프레임 기간이 어느 정도로 단축될 수 있으며 이미지 계조 수가 증가될 수 있다.
본 실시 형태에서 비-비월주사의 예를 설명한다. 그러나 비월주사를 수행하는 것도 가능하다.
본 발명의 실시예를 이하 나타낸다.
[실시예 1]
도 4에 도시한 것과는 다른 본 발명에 의해 사용되는 SRAM 구조를 실시예 1에서 설명한다.
실시예 1의 SRAM의 등가 회로도를 도 6에 도시하였다. SRAM은 2개의 n채널 TFT 및 2개의 저항기를 갖는다. 하나의 n채널 TFT와 하나의 저항기가 쌍을 이루며, 2개의 n채널 TFT 및 저항기 쌍은 하나의 SRAM 내에 존재한다. n채널 TFT의 드레인 영역은 고 전압측 전원(Vddh)에 접속되며, n채널 TFT의 소스 영역은 저항기를 거쳐 저 전압측 전원(Vss)에 접속된다.
n채널 TFT의 드레인 영역은 다른 n채널 TFT의 게이트 전극과 동일한 전위로 유지된다. 한 n채널 TFT 드레인 영역은 입력 신호 Vin을 입력하는 입력측이며, 다른 n채널 TFT 드레인 영역은 출력 신호 Vout를 출력하는 출력측이다.
SRAM은 Vin을 저장하도록 설계되고, Vin이 반전된 신호인 Vout을 출력하도록 설계된다. 즉, Vin이 "Hi"이면, Vout은 Vss에 대응하는 "Lo"신호가 되고, Vin이 "Lo"이면, Vout은 Vddh에 대응하는 "Hi" 신호가 된다.
도 6에 도시한 SRAM을 갖는 n채널 TFT과 동시에 저항기를 형성하는 것이 가능하므로, p채널 TFT를 형성하는 것을 필요하지 않다. 공정 단계의 수는 도 4에 도시한 SRAM과 비교하여 감소될 수 있다.
도 4 및 도 6에 도시한 것과는 다른 본 발명에 의해 사용된 SRAM의 구조를 다음에 나타낸다.
실시예 1의 SRAM의 별도의 예의 등가 회로도를 도 19에 도시하였다. SRAM은 2개의 p채널 TFT와 2개의 저항기를 갖는다. 하나의 p채널 TFT 및 하나의 저항기는 쌍을 이루며, 2개의 p채널 TFT 및 저항기 쌍은 하나의 SRAM 내에 존재한다. p채널 TFT의 소스 영역은 고전압측 전원(Vddh)에 접속되며, p채널 TFT의 드레인 영역은 저항기를 거쳐 저전압측 전원(Vss)에 접속된다.
p채널의 드레인 영역은 다른 p채널 TFT의 게이트 전극과 동일한 전위로 유지된다. 한 p채널 TFT 드레인 영역은 입력 신호 Vin을 입력하는 입력측이며, 다른 p채널 TFT 드레인 영역은 출력 신호 Vout를 출력하는 출력측이다.
SRAM은 Vin을 저장하고 Vin이 반전된 신호인 Vout을 출력하도록 설계된다. 즉, Vin이 "Hi"이면, Vout은 Vss에 대응하는 "Lo" 신호가 되고, Vin이 "Lo"이면 Vout은 Vddh에 대응하는 "Hi" 신호가 된다.
도 19에 도시한 SRAM의 p채널 TFT과 동시에 저항기를 형성하는 것이 가능하므로, n채널 TFT를 형성할 필요가 없다. 도 4에 도시한 SRAM에 비해 공정 단계수가 감소될 수 있다.
도 4, 6, 19에 도시한 것들과는 다른 본 발명에서 사용되는 SRAM의 구조의 또 다른 예를 다음에 나타낸다.
실시예 1의 SRAM의 별도의 예의 등가 회로도를 도 20a에 도시하였다. SRAM은 하나의 p채널 TFT, 2개의 n채널 TFT, 및 하나의 저항기를 갖는다. 2개의 n채널 TFT의 소스 영역들은 저 전압측 전원(Vss)에 각각 접속된다. 2개의 n채널 TFT 중에서 한 n채널 TFT의 한 드레인 영역은 p채널 TFT의 드레인 영역에 접속되며, 다른 n채널 TFT의 드레인 영역은 저항기를 거쳐 고 전압측 전원(Vddh)에 접속된다. 더욱이, p채널 TFT의 소스 영역은 고 전압측 전원(Vddh)에 접속된다.
n채널 TFT들 각각의 드레인 영역은 다른 n채널 TFT의 게이트 전극과 동일한 전위로 유지된다. 한 n채널 TFT의 드레인 영역은 입력 신호 Vin을 입력하는 입력측이고, 다른 n채널 TFT 드레인 영역은 출력 신호 Vout를 출력하는 출력측이다.
SRAM은 Vin을 저장하고, Vin이 반전된 신호인 Vout를 출력하도록 설계된다. 즉, Vin이 "Hi"이면 Vout은 Vss에 대응하는 Lo신호가 되고, Vin이 "Lo"이면 Vout은 Vddh에 대응하는 Hi 신호이다.
실시예 1의 SRAM의 별도의 예의 등가 회로도를 도 20b에 도시하였다. SRAM은 하나의 n채널 TFT, 2개의 p채널 TFT, 및 하나의 저항기를 갖는다. 2개의 p채널 TFT의 소스 영역 각각은 고전압측 전원(Vddh)에 접속된다. 이어서 2개의 p채널 TFT 중에서 한 p채널 TFT의 한 드레인 영역은 n채널 TFT의 드레인 영역에 접속되며, 다른 p채널 TFT 드레인 영역은 저항기를 거쳐 저 전압측 전원(Vss)에 접속된다. 더욱이, n채널 TFT의 소스 영역은 저 전압측 전원(Vss)에 접속된다.
p채널 TFT의 각각의 드레인 영역은 다른 p채널 TFT의 게이트 전극과 동일한 전위로 유지된다. 한 p채널 TFT의 드레인 영역은 입력 신호 Vin을 입력하는 입력측이고, 다른 p채널 TFT 드레인 영역은 출력 신호 Vout을 출력하는 출력측이다.
SRAM은 Vin을 저장하고, Vin이 반전된 신호인 Vout를 출력하도록 설계된다. 즉, Vin이 "Hi"이면 Vout은 Vss에 대응하는 "Lo"신호가 되고, Vin이 Lo이면, Vout은 Vddh에 대응하는 Hi 신호가 된다.
[실시예 2]
실시예 2에서는 본 발명에 따라 EL 디스플레이의 픽셀의 구조를 설명한다.
본 발명에 따른 EL 디스플레이의 픽셀부에는 매트릭스 형상으로 복수의 픽셀이 배열된다. 도 7a는 픽셀의 회로도의 예를 도시한 것이다.
픽셀(1000) 내의 스위칭 TFT(1001)를 도 7a에 도시하였다. 본 발명에서 스위칭 TFT(1001)로서는 n 채널형 TFT 또는 p채널형 TFT가 사용될 수 있다. 도 7a에서는 n채널형 TFT를 스위칭 TFT(1001)로서 사용한다.
스위칭 TFT(1001)의 게이트 전극은 게이트 신호를 입력하는 게이트 신호 라인(1002)에 접속된다. 스위칭 TFT(1001)의 소스 영역 및 드레인 영역 중 하나는 디지털 데이터 신호를 입력하는 소스 신호 라인(데이터 신호 라인이라고 함)에 접속되고, 반면에 다른 것은 SRAM(1008)이 입력측에 접속된다. SRAM(1008)의 출력측은 EL 구동 TFT(1004)의 게이트 전극에 접속된다.
SRAM(1008)의 회로는 도 4, 도 6, 도 20에 도시되나, 다른 회로들 또한 사용될 수 있다.
EL 구동 TFT(1004)의 소스 영역은 전원 공급 라인(1005)에 접속되고, 반면에 드레인은 EL 소자(1006)에 접속된다.
EL 소자(1006)는 애노드, 캐소드, 및 애노드와 캐소드 사이에 제공된 EL 층을 포함한다. 본 발명에 따라서, 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1004)의 드레인 영역은 EL 소자(1006)의 애노드에 접속된다. 반대로, 애노드가 대향 전극이고 캐소드가 픽셀 전극인 경우에는 EL 구동 TFT(1004)의 드레인 영역은 EL 소자(1006)의 캐소드에 접속된다.
EL 구동 TFT(1004)로서 n채널형 TFT 또는 p채널형 TFT가 사용될 수 있다. 그러나, EL 소자(1006)의 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1004)는 p채널형 TFT인 것이 바람직하다. 더구나, 반대로 EL 소자(1006)의 애노드가 대향 전극이고 캐소드가 픽셀 전극인 경우에는 EL 구동 TFT(1004)가 n채널형 TFT인 것이 바람직하다. 도 7a에서, EL 구동 TFT(1004)로서 p채널형 TFT가 사용된다. EL 소자의 애노드는 픽셀 전극이고, 캐소드는 대향 전극이다.
더구나, 본 발명에서 SRAM(1008)은 픽셀 내에 설치되기 때문에, 스위칭 TFT(1001)의 비선택 상태(오프 상태) 동안 EL 구동 TFT(1004)의 게이트 전압을 유지하기 위해서 캐패시터가 반드시 설치될 필요는 없다. 캐패시터가 설치된 경우에, 캐패시터는 소스 신호 라인에 접속되지 않은 스위칭 TFT(1001)의 소스 영역 또는 드레인 영역측과, 전원 공급 라인(1005) 사이에 접속된다. 도 7a에 도시한 회로도에서, 전원 공급 라인(1005)은 게이트 신호 라인(1003)과 평행하게 배치된다.
또한, LDD 영역은 EL 구동 TFT(1004)의 활성층 내에 설치될 수 있고, LDD 영역과 게이트 전극이 게이트 절연막을 통해 중첩된 영역(Lov 영역)이 형성될 수 있다. EL 구동 TFT(1004)가 n채널형 TFT 또는 p채널형 TFT일 때, Lov 영역은 활성층의 드레인 영역측에 형성되고, 그 결과 EL 구동 TFT(1004)의 게이트 전극과 Lov영역 사이에 캐패시터가 형성될 수 있고 EL 구동 TFT(1004)의 게이트 전극은 존속될 수 있다. EL 구동 TFT(1004)가 특히 n채널형 TFT인 경우에, Lov 영역은 활성층의 드레인 영역측에 형성되고 그 결과 온 전류가 증가될 수 있다.
도 7a에 도시한 회로도에서, 스위칭 TFT(1001)이나 EL 구동 TFT(1004)는 다중 게이트 구조(2개 이상의 채널 형성 영역이 직렬로 접속된 활성층을 포함하는 구조)로 형성될 수 있다. 스위칭 TFT(1101)을 다중 게이트 구조로 형성함으로써, 오프전류가 감소될 수 있다.
더욱이, EL 구동 TFT이 다중 게이트 구조로 형성된 경우에 열에 의한 EL 구동 TFT의 열화가 억제될 수 있다.
도 7a에서, 전원 공급 라인(1005) 및 소스 신호 라인(1003)이 서로 중첩되어 있는 않은 상태인 반면에, 이들이 서로 상이한 층들에 형성된다면 이들은 절연막을 통해 중첩될 수 있다. 이 경우, 전원 공급 라인(1005) 및 소스 신호 라인(1003)은 전유 영역을 공유하기 때문에 픽셀부는 더 정밀하게 된다.
다음에, 도 7b는 본 발명에 따른 픽셀의 회로도의 또 다른 예를 도시한 것이다. 도 7b에서, 스위칭 TFT(1101)는 픽셀(1100)에 설치된다. 본 발명에서 스위칭 TFT(110)로서 n채널형 TFT 또는 p채널형 TFT가 사용될 수 있다. 도 7b에서, n채널형 TFT는 스위칭 TFT(1101)로서 사용된다. 스위칭 TFT(1101)의 게이트 전극은 게이트 신호를 입력하는 게이트 신호 라인(1102)에 접속된다. 스위칭 TFT(1101)의 소스 영역 및 드레인 영역 중 하나는 디지털 데이터 신호를 입력하기 위한 디지털 데이터 신호 라인(1103)(소스 신호 라인이라고도 함)에 접속되고, 반면에 다른 것은 SRAM(1108)의 입력측에 접속된다. SRAM(1108)의 출력측은 EL 구동 TFT(1104)의 게이트 전극에 접속된다.
SRAM(1008)의 회로를 도 4, 도 6, 도 20에 도시하였는데, 다른 회로를 사용할 수도 있다.
EL 구동 TFT(1104)의 소스 영역은 전원 공급 라인(1105)에 접속되며 드레인 영역은 EL 소자(1106)에 접속된다.
EL 소자(1106)는 애노드, 캐소드, 및 애노드와 캐소드 사이에 설치된 EL 층을 포함한다. 본 발명에 따라서, 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1104)의 드레인 영역은 EL 소자(1106)의 애노드에 접속된다. 반대로, 애노드가 대향 전극이고 캐소드가 픽셀 전극인 경우에는 EL 구동 TFT(1104)의 드레인 영역은 EL 소자(1106)의 캐소드에 접속된다. EL 구동 TFT(1104)로서는 n채널형 TFT 또는 p채널형 TFT가 사용될 수 있다. 그러나, EL 소자(1106)의 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1104)는 p채널형 TFT인 것이 바람직하다. 더구나, 반대로 EL 소자(1006)의 애노드가 대향 전극이고 캐소드가 픽셀 전극인 경우에는 EL 구동 TFT(1104)가 n채널형 TFT인 것이 바람직하다. 도 7b에서, EL 구동 TFT(1004)로서 p채널형 TFT가 사용된다. EL 소자(1106)의 애노드는 픽셀 전극이고, 캐소드는 대향 전극이다.
더구나, 본 발명에서 SRAM(1008)은 픽셀 내에 설치되기 때문에, 스위칭 TFT(1101)의 비선택 기간동안 EL 구동 TFT(1004)의 게이트 전압을 유지하기 위해서 캐패시터가 반드시 설치될 필요는 없다. 캐패시터가 설치된 경우에, 캐패시터는 소스 신호 라인에 접속되지 않은 스위칭 TFT(1101)의 소스 영역 또는 드레인 영역측과, 전원 공급 라인(1105) 사이에 접속된다. 도 7b에 도시한 회로도에서, 전원 공급 라인(1105)은 게이트 신호 라인(1102)에 평행하게 배치된다.
더구나, LDD 영역은 EL 구동 TFT(1104)의 활성층 내에 설치될 수 있고, LDD 영역과 게이트 전극이 절연막을 통해 중첩된 영역(Lov 영역)이 형성될 수 있다. EL 구동 TFT(1104)가 n채널형 TFT이거나 p채널형 TFT일 때, Lov 영역은 활성층의 드레인 영역측에 형성되고, 그 결과 EL 구동 TFT(1004)의 게이트 전극과 Lov영역 사이에 캐패시터가 형성될 수 있고, EL 구동 TFT(1004)의 게이트 전극은 존속될 수 있다. EL 구동 TFT(1104)가 특히 n채널형 TFT인 경우에, Lov 영역은 활성층의 드레인 영역측에 형성되고, 그 결과 온 전류가 증가될 수 있다.
도 7b에 도시한 회로도에서, 스위칭 TFT(1101)이나 EL 구동 TFT(1104)는 다중 게이트 구조로 형성될 수 있다. 스위칭 TFT를 다중 게이트 구조로 형성함으로써, 오프전류가 감소될 수 있다.
더욱이, EL 구동 TFT이 다중 게이트 구조로 형성된 경우에 열에 의한 EL 구동 TFT의 열화가 억제될 수 있다.
도 7b에서, 전원 공급 라인(1105) 및 소스 신호 라인(1102)이 서로 중첩되어 있는 않은 상태에 있지만, 이들이 서로 상이한 층들에 형성된다면 이들은 절연막을 통해 중첩될 수 있다. 이 경우, 전원 공급 라인(1105) 및 소스 신호 라인(1102)은 전유 영역을 공유하기 때문에 픽셀부는 더 정밀하게 된다.
다음에, 도 8a는 본 발명에 따른 픽셀의 회로도의 또 다른 예를 도시한 것이다. 도 8a에서, 픽셀(1200) 및 픽셀(1210)은 서로에 인접하여 설치된다. 도 8a에서, 참조부호 1201 및 1211은 스위칭 TFT를 나타낸다. 본 발명에서 스위칭 TFT(1201, 1211)로서 n채널형 TFT 또는 p채널형 TFT를 사용할 수 있다. 도 8a에서, 스위칭 TFT(1201) 및 스위칭 TFT(1211)에 n채널형 TFT가 사용된다. 스위칭 TFT(1201, 1211)의 게이트 전극들은 게이트 신호를 입력하는 게이트 신호 라인(1202)에 접속된다. 스위칭 TFT(1201, 1211)의 소스 영역 및 드레인 영역 중 하나는 디지털 데이터 신호(1203 또는 1204)를 입력하는 소스 신호에 접속되고, 다른 것은 SRAM(1208, 1218)의 입력측에 각각 접속된다. SRAM(1208, 1218)의 출력측은 EL 구동 TFT(1204, 1214)의 게이트 전극에 각각 접속된다.
SRAM(1208, 1218)로서, 도 4, 도 6 및 도 20에 도시한 SRAM만이 아니라 다른 구조의 것도 물론 사용할 수 있다.
다음에, EL 구동 TFT(1204, 1214)의 소스 영역 중 하나는 전원 공급 라인(1220)에 접속되고, 드레인 영역은 EL 소자(1205, 1215)에 각각 접속된다. 이러한 식으로, 이 실시예에서, 2개의 인접한 픽셀은 하나의 전원 공급 라인(1220)을 공유한다. 결국, 도 7에 도시한 구조에 비해 전원 공급 라인 수가 감소될 수 있다. 전체 픽셀부에 관한 배선의 비가 작을 때, 배선에 의한 광차폐는 배선이 EL 층의 발광 방향에 설치된 경우에 억제될 수 있다.
EL 소자(1205, 1215)는 애노드, 캐소드, 및 애노드와 캐소드 사이에 설치된 EL 층을 포함한다. 본 발명에 따라서, 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1204, 1214)의 소스 영역 또는 드레인 영역은 EL 소자(1205, 1215)의 애노드에 접속된다. 반대로, 애노드가 대향 전극이고 캐소드가 픽셀 전극인 경우에는 EL 구동 TFT(1204, 1214)의 드레인 영역은 EL 소자(1205, 1215)의 캐소드에 접속된다.
EL 구동 TFT(1204, 1214)로서는 n채널형 TFT 또는 p채널형 TFT가 사용될 수 있다. 그러나, EL 소자(1205, 1215)의 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1204, 1214)는 p채널형 TFT인 것이 바람직하다. 더구나, 반대로 EL 소자(1205, 1215)의 애노드가 대향 전극인 경우, EL 구동 TFT(1204, 1214)는 n채널형 TFT인 것이 바람직하다. 도 8a에서, EL 구동 TFT(1204, 1214)로서 p채널형 TFT가 사용된다. EL 소자(1205, 1215)의 애노드는 픽셀 전극이고 캐소드는 대향 전극이다.
더구나, 본 발명에서 SRAM(1208, 1218)은 픽셀 내에 설치되기 때문에, 스위칭 TFT(1201, 1211)이 비선택 상태(오프 상태)로 설정되어 있을 때, EL 구동 TFT(1204, 1214)의 게이트 전압을 유지하기 위해서 캐패시터가 반드시 설치될 필요는 없다. 캐패시터가 설치된 경우에, 캐패시터는 소스 신호 라인에 접속되지 않은 스위칭 TFT(1201, 1211)의 소스 영역 또는 드레인 영역측과, 전원 공급 라인(1220) 사이에 접속된다.
더구나, LDD 영역은 EL 구동 TFT(1204, 1214)의 활성층 내에 설치되고 그 결과로 LDD 영역과 게이트 전극이 절연막을 통해 중첩된 영역(Lov 영역)이 형성될 수 있다. EL 구동 TFT(1204)가 n채널형 TFT이거나 p채널형 TFT일 때, Lov 영역은 활성층의 드레인 영역측에 형성되고, 그 결과 EL 구동 TFT(1204, 1214)의 게이트 전극과 Lov영역 사이에 캐패시터가 형성될 수 있고 EL 구동 TFT(1204, 1214)의 게이트 전극이 존속될 수 있다. EL 구동 TFT(1204)가 특히 n채널형 TFT인 경우에, Lov 영역을 활성층의 드레인 영역측에 형성함으로써 온 전류가 증가될 수 있다.
도 8a에 도시한 회로도에서, 스위칭 TFT(1201, 1211)이나 EL 구동 TFT(1204, 1214)는 다중 게이트 구조로 형성될 수 있다. 스위칭 TFT(1201, 1211)를 다중 게이트 구조로 형성함으로써, 오프전류가 낮아질 수 있다.
더욱이, 도시하지 않았지만, EL 구동 TFT가 다중 게이트 구조로 형성된 경우에 열에 의한 EL 구동 TFT의 열화가 억제될 수 있다.
다음에, 도 8b는 본 발명에 따른 픽셀의 회로도의 또 다른 예를 도시한 것이다. 도 8b에서, 픽셀(1300) 및 픽셀(1310)은 서로에 인접하여 설치된다. 도 8b에서, 참조부호 1301 및 1311은 스위칭 TFT를 나타낸다. 본 발명에서 스위칭 TFT(1301, 1311)로서 n채널형 TFT 또는 p채널형 TFT를 사용할 수 있다. 도 19b에서, 스위칭 TFT(1301) 및 스위칭 TFT(1311)에 n채널형 TFT가 사용된다. 스위칭 TFT(1301, 1311)의 게이트 전극들은 게이트 신호를 입력하는 게이트 신호 라인(1302, 1312)에 접속된다. 스위칭 TFT(1301, 1311)의 소스 영역 및 드레인 영역 중 하나는 디지털 데이터 신호를 입력하는 소스 신호 라인(1303)에 접속되고, 다른 것은 SRAM(1308, 1318)의 입력측에 각각 접속된다. SRAM(1308, 1318)의 출력측은 EL 구동 TFT(1304, 1314)의 게이트 전극에 각각 접속된다.
SRAM(1308, 1318)로서, 도 4, 도 6 및 도 20에 도시한 SRAM만이 아니라 다른 구조의 것도 물론 사용할 수 있다.
다음에, EL 구동 TFT(1304, 1314)의 소스 영역 중 하나는 전원 공급 라인(1320)에 접속되고, 드레인 영역은 EL 소자(1305, 1315)에 각각 접속된다. 이러한 식으로, 이 실시예에서, 2개의 인접한 픽셀은 하나의 전원 공급 라인(1320)을 공유한다. 결국, 도 7에 도시한 구조에 비해 전원 공급 라인 수가 감소될 수 있다. 전체 픽셀부에 관한 배선의 비가 작을 때, 배선에 의한 광차폐는 배선이 EL 층의 발광 방향에 설치된 경우에 억제될 수 있다. 다음에, 도 8b에 도시한 회로도에서, 전원 공급 라인(1320)은 게이트 신호 라인(1302, 1312)에 평행하게 설치된다.
EL 소자(1305, 1315)는 애노드, 캐소드 및 각각 애노드와 캐소드 사이에 설치된 EL 층을 포함한다. 본 발명에 따라서, 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1304, 1314)의 드레인 영역은 EL 소자(1305, 1315)의 애노드에 접속된다. 반대로, 애노드가 대향 전극이고 캐소드가 픽셀 전극인 경우에는 EL 구동 TFT(1304, 1314)의 드레인 영역은 EL 소자(1305, 1315)의 캐소드에 접속된다. EL 구동 TFT(1304, 1314)로서는 n채널형 TFT 또는 p채널형 TFT가 사용될 수 있다. 그러나, EL 소자(1305, 1315)의 애노드가 픽셀 전극이고 캐소드가 대향 전극인 경우에, EL 구동 TFT(1304, 1314)는 p채널형 TFT인 것이 바람직하다. 더구나, 반대로 EL 소자(1305, 1315)의 애노드가 대향 전극이고 캐소드가 픽셀 전극인 경우에는 EL 구동 TFT(1304, 1314)가 n채널형 TFT인 것이 바람직하다. 도 8b에서, EL 구동 TFT(1304, 1314)로서 p채널형 TFT가 사용되므로, EL 소자(1305, 1315)의 애노드는 픽셀 전극이고 캐소드는 대향 전극이다.
더구나, 본 발명에서 SRAM(1308, 1318)이 픽셀 내에 설치되기 때문에, 스위칭 TFT(1301, 1311)이 비선택 상태(오프상태)로 설정되었을 때, EL 구동 TFT(1304, 1314)의 게이트 전압을 보유하기 위해서 캐패시터가 반드시 설치될 필요는 없다. 캐패시터가 설치된 경우에, 캐패시터는 소스 신호 라인에 접속되지 않은 스위칭 TFT(1301, 1311)의 소스 영역 또는 드레인 영역측과, 전원 공급 라인(1320) 사이에 접속된다.
더구나, LDD 영역은 EL 구동 TFT(1304, 1314)의 활성층 내에 설치될 수 있으므로, LDD 영역과 게이트 전극이 절연막을 통해 중첩된 영역(Lov 영역)이 형성될 수 있다. EL 구동 TFT(1304, 1314)가 n채널형 TFT이거나 p채널형 TFT일 때, Lov 영역은 활성층의 드레인 영역측에 형성되고, 그 결과 EL 구동 TFT(1304, 1314)의 게이트 전극과 Lov영역 사이에 캐패시터가 형성될 수 있고 EL 구동 TFT(1304, 1314)의 게이트 전극은 존속될 수 있다. EL 구동 TFT(1304, 1314)가 특히 n채널형 TFT인 경우에, Lov 영역을 활성층의 드레인 영역측에 형성함으로써 온 전류가 증가될 수 있다.
도 8b에 도시한 회로도에서, 스위칭 TFT(1301, 1311) 또는 EL 구동 TFT(1304, 1314)는 다중 게이트 구조로 형성될 수 있다. 도 8b에 도시한 픽셀의 스위칭 TFT를 다중 게이트 구조로 형성함으로써, 오프전류가 감소될 수 있고, EL 구동 TFT(1304, 1314)의 게이트 전압은 캐패시터 없이 존속될 수 있다.
더욱이, 도시되진 않았으나, EL 구동 TFT가 다중 게이트 구조로 형성된 경우에 열에 의한 EL 구동 TFT의 열화가 억제될 수 있다.
이 실시예에서는 EL 소자가 EL 구동 TFT의 드레인 영역을 갖는 픽셀 전극들 사이에 저항기가 설치될 수 있다. 저항기를 형성함으로써, EL 구동 TFT에서 EL 소자로 공급된 전류량이 제어됨으로 EL 구동 TFT들의 특성의 변이의 영향이 방지될 수 있다. 저항기가 EL 구동 TFT의 온 저항보다 충분히 큰 저항값을 보이는 요소일 수 있다. 따라서 구조 등은 제한되지 않는다. 온 저항은 TFT가 턴온될 때 흐르는 드레인 전류로 TFT의 드레인 전압을 나누어 얻어진 값이다. 저항기의 저항값으로서는 1㏀ 내지 50㏁(바람직하게는 10㏀ 내지 10㏁, 더 바람직하게는 50㏀ 내지 1㏁)의 범위 내에서 선택될 수 있다. 반도체층이 저항기로서 고저항 값을 가질 때, 형성이 용이하고 바람직하다.
[실시예 3]
본 발명을 사용하여 EL 디스플레이를 제조하는 예를 실시예 3에서 설명한다.
도 9a는 본 발명을 사용하는 EL 디스플레이 장치의 평면도이다. 도 9a에서, 참조부호 4010은 기판이고, 참조부호 4011은 픽셀부이며, 참조부호 4012는 소스 신호측 구동기 회로이고, 참조부호 4013은 게이트 신호측 구동기 회로이다. 구동기 회로들은 FPC(4017)를 거쳐 배선(4014 내지 4016)을 통해 외부장치에 접속된다.
피복 물질(6000), 밀봉 물질(하우징 물질이라고도 함)(7000), 및 기밀 밀봉 물질(제 2 밀봉 물질)(7001)은 적어도 픽셀부, 바람직하게는 이 점에서, 구동기 회로 및 픽셀부를 에워싸도록 형성된다.
더구나, 도 9b는 본 발명의 EL 디스플레이 장치의 단면 구조이다. 구동기 회로 TFT(4022)(n채널 TFT 및 p채널 TFT가 조합된 CMOS 회로가 이 도면에서 도시되어 있음), 픽셀부 TFT(4023)(EL 소자로 흐르는 전류를 제어하기 위한 EL 구동 TFT만이 도시되었음)이 기판(4010) 상의 기저막(4021) 상에 형성된다. TFT는 알려진 구조를 사용하여 형성될 수 있다(상부 게이트 구조 또는 하부 게이트 구조).
구동기 회로 TFT(4022) 및 픽셀부(4023)가 완성된 후에, 픽셀 전극(4027)은 수지 물질로부터 만들어진 층간 절연막(평탄화 막)(4026) 상에 형성된다. 픽셀 전극은 픽셀 TFT(4023)의 드레인에 전기적으로 접속하기 위한 투명 도전막으로부터 형성된다. 산화인듐 및 산화 주석 화합물(ITO라고 함) 또는 산화 인듐 및 산화아연 화합물을 투명 도전막으로서 사용할 수 있다. 절연막(4028)은 픽셀 전극(4027)을 형성한 후에 형성되며, 개구부는 픽셀 전극(4027) 상에 형성된다.
EL 층(4029)은 다음에 형성된다. EL 층(4029)은 알려진 EL 물질(정공 주입층, 정공 이송층, 발광층, 전자 이송층, 및 전자 주입층 등)들을 자유롭게 조합함으로서, 적층 구조, 또는 단층 구조를 갖도록 형성될 수 있다. 알려진 기술을 사용하여 어느 구조를 사용할 것인지 결정할 수 있다. 더구나, EL 물질은 낮은 분자량의 물질 높은 분자량(폴리머)물질로서 존재한다. 낮은 분자량 물질을 사용할 때는 증착(evaporation)이 사용되지만, 그러나 높은 분자량 물질을 사용할 때는 스핀 코팅, 인쇄, 잉크젯 인쇄 등의 용이한 방법을 사용하는 것이 가능하다.
실시예 3에서, EL 층은 새도우 마스크를 사용하여 증착에 의해 형성된다. 컬러 디스플레이는 새도우 마스크를 사용하여 각 픽셀에 대해서, 상이한 파장의 광을 방출할 수 있는 발광층(적색 발광층, 녹색 발광층, 청색 발광층)을 형성함으로써 가능해진다. 또한, 전하 결합층(CCM) 및 컬러 필터를 조합하는 등의 방법, 및 백색 발광층과 컬러 필터를 조합하는 방법 또한 사용될 수 있다. 물론, EL 디스플레이 장치는 단색광을 방출하도록 만들어질 수도 있다.
EL 층(4029)을 형성한 후에, EL 층 상에 캐소드(4030)를 형성한다. 캐소드(4030)와 EL 층(4029)간 계면에 존재하는 임의의 습기나 산화를 가능한 한 제거하는 것이 바람직하다. 그러므로 불활성 가스 분위기 내에서 또는 진공에서 EL 층(4029) 및 캐소드(4030)를 디포지션(deposition)하는 방법을 사용하는 것이 필요하다. 전술한 막 디포지션은 멀티챔버 방법(클러스터 툴 방법) 막 디포지션 장치를 사용함으로써 실시예 3에서 가능해진다.
실시예 3에서는 LiF(리튬 플로라이드)막 및 Al(알루미늄) 막의 적층 구조를 캐소드(4030)로서 사용하고 있다. 구체적으로, 1nm 두께의 LiF(리튬 플로라이드)막은 EL 층(4029) 위에 증착에 의해 형성되며, 300nm 두께의 알루미늄막은 LiF막 위에 형성된다. 물론 알려진 캐소드 물질인 MgAg 전극 또한 사용될 수 있다. 이어서 참조부호 4031로 표기한 영역에 캐소드(4030)에 배선(4016)이 접속된다. 배선(4016)은 미리 결정된 전압을 캐소드(4030)에 부여하기 위한 전원 공급 라인이며, 도전 페이스트 물질(4032)을 통해 FPC(4017)에 접속된다.
참조부호(4031)로 표기된 영역에 캐소드(4030) 및 배선(4016)을 전기적으로 접속하기 위해서, 층간 절연막(4026) 및 절연막(4028) 내에 접촉 정공을 형성하는 것이 필요하다. 접촉 정공은 층간 절연막(4028)을 에칭할 때에(픽셀 전극을 형성하기 위한 접촉 정공을 형성할 때) 그리고 절연막(4028)(EL 층을 형성하기 전에 개구부를 형성할 때) 형성될 수 있다. 더욱이, 절연막(4028)을 에칭할 때, 에칭은 한번에 층간 절연막(4026)에 전체에 수행될 수 있다. 층간 절연막(4026) 및 절연막(4028)이 동일한 수지 물질이면 이 경우 양호한 접촉 정공이 형성될 수 있다.
패시베이션막(6003), 충전 물질(6004), 및 피복 물질(6000)은 전술한 바와 같이 하여 만들어진 EL 소자의 표면을 피복하여 형성된다.
또한, 밀봉 물질(7000)은 피복 물질(6000)과 기판(4010) 사이에 형성됨으로써, EL 소자부를 에워싸게 되고, 기밀 밀봉 물질(제 2 밀봉 물질)(7001)은 밀봉 물질(7000)의 외측에 형성된다.
충전 물질(6004)은 이때 피복 물질(6000)을 접합하기 위한 접착제로서 기능한다. PVC(폴리비닐 클로라이드), 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄), 및 EVA(에칠렌 비닐 아세테이트)를 충전 물질(6004)로서 사용할 수 있다. 건조 작용제(drying agent)를 충전 물질(6004) 내부에 구성한다면, 습기 흡수 작용을 계속적으로 유지할 수 있어 바람직하다.
더욱이, 스페이서는 충전 물질(6004) 내에 포함될 수 있다. 스페이서는 이들 스페이서에 습기 흡수능력을 부여하는 BaO와 같은 분말물질일 수 있다.
스페이서를 사용할 때, 패시베이션막(6003)은 스페이서 압력을 완화시킬 수 있다. 더욱이, 수지막과 같은 막은 스페이서 압력을 경감시키도록 패시베이션막(6003)과는 별도로 형성될 수 있다.
더구나, 유리판, 알루미늄판, 스페인레스 강철판, FRP(섬유유리 보강 플라스틱)판, PVF(폴리비닐 플로라이드)막, 마일러막, 폴리에스터막, 및 아크릴막은 피복 물질(6000)로서 사용될 수 있다. PVB 또는 EVA이 충전 물질(6004)로서 사용된다면, 수십 ㎛의 알루미늄 포일에 PVF막 또는 마일러막이 삽입된 구조의 시트를 사용하는 것이 바람직하다.
그러나, EL 장치로부터 발광 방향(광 방사 방향)에 따라, 피복 물질(6000)이 광 투과 특성을 갖는 것이 필요하다.
또한, 배선(4016)은 밀봉 물질(7001)과 기판(4010) 사이의 갭을 통해 FPC(4017)에 전기적으로 접속된다. 여기선 배선(4016)이 설명되었으나 배선(4014, 4015)은 밀봉 물질(7001) 및 밀봉 물질(7000) 밑을 지나가게 함으로써 FPC(4017)에 전기적으로 접속된다.
도 9a 및 도 9b에서, 피복 물질(6000)은 충전 물질(6004)을 형성한 후에 접합되고, 밀봉 물질(7000)은 충전 물질(6004)의 측방향 표면(노출된 면)을 덮도록 부착되는데, 그러나 충전 물질(6004)은 피복 물질(6000) 및 밀봉 물질(7000)을 부착한 후에 형성될 수도 있다. 이 경우, 충전 물질 주입개구는 기판(4010), 피복 물질(6000), 및 밀봉 물질(7000)에 의해 형성된 갭을 통해 형성된다. 갭은 진공상태(10-2 Torr 이하의 압력)로 설정되며, 충전 물질을 보유하는 탱크 내에 주입개구를 담근 후에, 갭 밖의 공기압력은 갭 내부의 공기압력보다 높아져서, 충전 물질은 갭을 충전한다.
다음에, 도 9a 및 도 9b와는 다른 구조를 갖는 EL 디스플레이를 제조하는 예를 도 10a 및 도 10b를 사용하여 설명한다. 도 9a 및 도 9b와 동일한 참조부호는 동일한 부분을 나타내므로 이들 부분에 대한 설명은 생략한다.
도 10a는 실시예 3의 EL 디스플레이 장치의 평면도이고, 도 10b는 도 10a를 A-A' 선을 따라 취한 단면도이다.
도 9a 및 도 9b에 따라서, EL 소자를 피복하는 패시베이션막(6003)을 형성하는 단계를 통해 제조가 수행된다.
더욱이, 충전 물질(6004)은 EL 소자를 피복하도록 형성된다. 충전 물질(6004)은 피복 물질(6000)을 접합하기 위한 접착제로서 기능한다. PVC(폴리비닐 클로라이드), 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄), 및 EVA(에칠렌 비닐 아세테이트)를 충전 물질(6004)로서 사용할 수 있다. 건조 작용제(drying agent)를 충전 물질(6004) 내부에 구성한다면, 습기 흡수 작용을 계속적으로 유지할 수 있어 바람직하다.
더욱이, 스페이서는 충전 물질(6004) 내에 포함될 수 있다. 스페이서는 이들 스페이서에 습기 흡수능력을 부여하는 BaO와 같은 분말물질일 수 있다.
스페이서를 사용할 때, 패시베이션막(6003)은 스페이서 압력을 완화시킬 수 있다. 더욱이, 수지막과 같은 막은 스페이서 압력을 경감시키도록 패시베이션막(6003)과는 별도로 형성될 수 있다.
더구나, 유리판, 알루미늄판, 스페인레스 강철판, FRP(섬유유리 보강 플라스틱)판, PVF(폴리비닐 플로라이드)막, 마일러막, 폴리에스터막, 및 아크릴막은 피복 물질(6000)로서 사용될 수 있다. PVB 또는 EVA이 충전 물질(6004)로서 사용된다면, 수십 ㎛의 알루미늄 포일에 PVF막 또는 마일러막이 삽입된 구조의 시트를 사용하는 것이 바람직하다.
그러나, EL 장치로부터 발광 방향(광 방사 방향)에 따라, 피복 물질(6000)이 광 투과 특성을 갖는 것이 필요하다.
충전 물질(6004)을 사용하여 피복 물질(6000)을 접합한 후에, 프레임 물질(6001)은 충전 물질(6004)의 측방향 표면(노출된 면)을 덮도록 부착된다. 프레임 물질(6001)은 밀봉 물질(접착제로서 기능함)(6002)에 의해 접합된다. 이때 밀봉 물질(6002)로서는 광경화 수지를 사용하는 것이 바람직한데, 그러나 EL 층의 열저항 특성이 허용한다면, 열경화 수지도 사용될 수 있다. 밀봉 물질(6002)은 가능한 한 습기 및 산소가 투과되지 않는 물질인 것이 바람직하다. 더욱이, 건조 작용제를 밀봉 물질(6002)의 내부에 첨가시킬 수도 있다.
배선(4016)은 밀봉 물질(6002)과 기판(4010) 사이의 갭을 통해 FPC(4017)에 전기적으로 접속된다. 여기선 배선(4016)이 설명되었으나 배선(4014, 4015)은 밀봉 물질(7001) 및 밀봉 물질(6002) 밑을 지나가게 함으로써 FPC(4017)에 전기적으로 접속된다.
도 10a 및 도 10b에서, 피복 물질(6000)이 접합되고, 프레임 물질(6001)은 충전 물질(6004)을 형성한 후에 충전 물질(6004)의 측방향 표면(노출된 면)을 덮도록 부착되는데, 그러나 충전 물질(6004)은 피복 물질(6000) 및 프레임 물질(6001)을 부착한 후에 형성될 수도 있다. 이 경우, 충전 물질 주입개구는 기판(4010), 피복 물질(6000), 및 프레임 물질(7000)에 의해 형성된 갭을 통해 형성된다. 갭은 진공상태(10-2 Torr 이하의 압력)로 설정되며, 충전 물질을 보유하는 탱크 내에 주입개구를 담근 후에, 갭 밖의 공기압력은 갭 내부의 공기압력보다 높아져서, 충전 물질이 갭을 충전한다.
실시예 1 또는 실시예 2의 구성으로 자유롭게 조합함으로써 실시예 3의 구성을 구현하는 것이 가능하다.
[실시예 4]
픽셀부의 보다 상세한 단면 구조를 도 11에 도시하였다. 기판(3501) 상에 형성된 스위칭 TFT(3502)는 알려진 방법을 사용하여 제조된다. 실시예 4에서는 이중 게이트 구조가 사용된다. 실시예 4에서 이중 게이트 구조가 사용되지만, 단일 게이트 구조, 3중 게이트 구조, 더 많은 게이트를 갖는 다중 게이트 구조도 사용될 수 있다. 실시예 4에서 설명을 간단하게 하기 위해서 도면에는 SRAM TFT를 도시하지 않았으나 스위칭 TFT 및 EL 구동 TFT와 동일한 구조를 사용하는 것이 가능하다.
EL 구동 TFT(3503)은 n채널 TFT이며, 알려진 방법을 사용하여 제조된다. 스위칭 TFT(3502)의 드레인 배선(35)은 배선(36)에 의해서 SRAM의 입력측에 전기적으로 접속된다. 또한, 참조부호 38로 표기된 배선은 스위칭 TFT(3502)의 게이트 전극(39a, 39b)을 전기적으로 접속하기 위한 게이트 신호 라인이다.
실시예 4에서 EL 구동 TFT(3503)의 단일 게이트 구조를 도면에 도시하였는데, 그러나 복수의 TFT가 직렬로 접속되는 다중 게이트 구조도 사용될 수 있다. 또한, 복수의 채널 형성 영역으로 효과적으로 분할하여 복수의 TFT가 병렬로 접속되고, 고효율로 열의 방사를 수행할 수 있는 구조도 사용될 수 있다.
더구나, 전원 공급 라인(도면에 도시되어 있지 않음)에 드레인 배선(40)이 접속되고, 일정한 전압이 항상 인가된다.
제 1 패시베이션막(41)은 스위칭 TFT(3502) 및 EL 구동 TFT(3503) 상에 형성되며, 평탄화막(42)은 절연 수지막에서 그 위에 형성된다. TFT에 기인한 단차를 평탄화막(42)을 사용하여 평탄화시키는 것은 극히 중요하다. 나중에 형성되는 EL 층은 극히 얇으므로 결함이 있는 광방출이 일어나는 경우가 있다. 그러므로, 가능한 한 표면을 평탄화한 EL 층을 형성하기 위해서 픽셀 전극을 형성하기 전에 평탄화를 수행하는 것이 바람직하다.
더구나, 참조번호 43은 반사율이 높은 도전막으로부터 만들어진 픽셀 전극(EL 소자 캐소드)을 나타내며, 이것은 EL 구동 TFT(3503)의 드레인 영역에 전기적으로 접속된다. 알루미늄 합금막, 구리 합금막, 및 은 합금막, 또는 이러한 막들의 적층 등 저저항 도전막을 사용하는 것이 바람직하다. 물론, 또 다른 도전막을 갖는 적층 구조가 사용될 수 있다.
또한, 발광층(45)은 절연막들(바람직하게는 수지)로 형성되는 뱅크(44a, 44b)로 형성된 홈(groove)(픽셀에 대응하는) 중간에 형성된다. 도면에는 한 픽셀만을 도시하였으나 발광층은 R(적색), G(녹색), B(청색) 각각에 대응하도록 분할될 수 있다. ð공액 폴리머 물질을 유기 EL 물질로서 사용한다. 전형적인 폴리머 물질로서는 폴리파라페닐렌 비닐렌(PPV), 폴리비닐 카바졸(PVK), 및 폴리플루오렌이 제공될 수 있다.
몇몇 유형의 PPV 유기 EL 물질이 있는데, Schenk, H., Becker, H., Gelled, O., Kluge, E., Crater, W., 및 Spreitzer, H., "발광 다이오드용 폴리머(Polymers for Light Emitting Diodes)", Euro Display Proceedings, 1999, pp. 33-7, 및 일본특허출원 공개 평10-92576에 기재된 물질이 사용될 수도 잇다. 이들 문헌 및 특허의 전체 개시된 바를 여기 참고로 포함시킨다.
특정한 발광층으로서는 시아노-폴리페닐렌 비닐렌을 적색 광 방사 발광층으로서 사용할 수 있으며, 폴리페닐렌 비닐렌을 녹색 광 방사 발광층으로서 사용할 수 있고, 폴리페닐렌 비닐렌 또는 폴라알킬페닐렌을 청색 광 방사 발광층으로서 사용할 수 있다. 막 두께는 30nm 내지 150nm(바람직하게는 40 내지 100nm)의 범위일 수 있다.
그러나, 전술한 예는 발광층으로서 사용될 수 있는 유기 EL 물질의 한 예이며, 이들 물질로 사용을 한정할 필요는 없다. EL 층(광을 방출하고 이를 위해 캐리어 이동을 수행하는 층)은 발광층, 전하 이송층, 전하 주입층을 자유로이 조합하여 형성될 수 있다.
예를 들면, 실시예 4는 발광층으로서 폴리머 물질을 사용한 예를 도시한 것이나, 그러나 낮은 분자량 유기 EL 물질도 사용될 수 있다. 더구나, 실리콘 카바이드 등의 무기 물질을 전하 이송층 또는 전하 주입층으로서 사용하는 것이 가능하다. 이들 유기 EL 물질 및 무기물질에 알려진 물질을 사용할 수 있다.
PEDOT(폴리시오펜) 또는 PAni(폴리아닐린)으로부터 만들어진 정공주입층(46)이 발광층(445) 상에 형성되는 적층 구조 EL 층이 실시예 4에서 사용된다. 이어서 애노드(47)는 투명한 도전막으로부터 정공 주입층(46) 상에 형성된다. 발광층(445)에 의해 발생된 광은 실시예 4에서 상측면(TFT의 최상측을 향하여)을 향하여 방사되므로 애노드는 광에 투명해야 한다. 산화인듐 및 산화주석 화합물, 또는 산화인듐 및 산화아연 화합물을 투명 도전막용으로 사용할 수 있다. 그러나, 이것은 낮은 열저항 발광층 및 정공 주입층을 형성한 후에 형성되기 때문에, 가능한 한 낮은 온도에서 디포지션될 수 있는 물질을 사용하는 것이 바람직하다.
EL 소자(3505)는 애노드(47)가 형성된 시점에서 완성된다. 소위 EL 소자(3505)는 픽셀 전극(캐소드)(43), 발광층(45), 정공 주입층(46), 및 애노드(47)로 형성된다. 픽셀 전극(43)은 픽셀과 영역이 거의 동일하므로 전체 픽셀은 EL 장치로서 기능한다. 그러므로, 발광 효율은 극히 높고, 밝은 이미지 디스플레이가 가능해진다.
또한, 이어서 실시예 4에서는 제 2 패시베이션막(48)이 애노드(47) 상에 형성된다. 제 2 패시베이션막(48)으로서 질화실리콘막 또는 산화된 질화실리콘막을 사용하는 것이 바람직하다. 이것의 목적은 EL 소자를 외부와 분리시키는 것이며, 이것은 유기 EL 물질의 산화에 기인한 열화 방지 및 유기 EL 소자로부터 방출되는 가스 제어에 의미가 있다. 이에 따라 EL 디스플레이의 신뢰성이 상승될 수 있다.
실시예 4의 EL 디스플레이 패널은 도 11과 같은 구성의 픽셀들로부터 만들어진 픽셀부를 가지며, 충분히 낮은 오프 전류값을 가진 스위칭 TFT, 및 핫 캐리어 주입에 관하여 강한 EL 구동기 제어 TFT를 갖는다. 그러므로, 신뢰성이 높고 양호한 이미지 디스플레이가 가능한 EL 디스플레이 패널이 얻어질 수 있다.
실시예 1 내지 3의 어느 것의 구성에 자유롭게 조합함으로써 실시예 4를 구현하는 것이 가능하다.
[실시예 5]
실시예 4에 도시한 픽셀부에 EL 소자(3505)의 구조가 반전된 구조를 실시예 5에서 설명한다. 설명에서는 도 12를 사용한다. 도 12의 구조와 도 11의 구조간 유일한 차이점은 EL 소자부 및 EL 구동 TFT이므로 다른 부분의 설명은 생략한다. 또한, 실시예 5의 설명을 간단하게 하기 위해서, SRAM TFT는 도면에 도시하지 않았는데, 그러나 스위칭 TFT 및 EL 구동 TFT와 동일한 구조를 사용하는 것이 가능하다.
EL 구동 TFT(3503)은 도 12에서 p채널 TFT이며, 알려진 방법을 사용하여 제조될 수 있다.
실시예 5에서 픽셀 전극(애노드)(50)으로서는 투명 도전막이 사용된다. 구체적으로, 산화인듐 및 산화아연 화합물로 만들어진 도전막이 사용된다. 물론, 산화인듐 및 산화주석 화합물로 만들어진 도전막도 사용될 수 있다.
절연막으로부터 뱅크(51a, 51b)를 형성한 후에, 발광층(52)은 용액코팅에 의해 폴리비닐 카바졸로부터 형성된다. 전자 주입층(53)은 포타슘 아세틸아세토네이트(acacK로 표기됨)로부터 발광층 상에 형성되고, 캐소드(54)는 알루미늄 합금으로부터 형성된다. 이 경우 캐소드(54)는 패시베이션막으로서 기능한다. EL 소자(3701)가 이에 같이 하여 형성된다.
발광층(52)에 의해 발생된 광은 화살표로 보인 바와 같이, 실시예 5에 TFT가 형성되는 기판을 향하여 방사된다.
실시예1 내지 3의 어느 것의 구성에 자유롭게 조합함으로써 실시예5의 구성을 구현하는 것이 가능하다.
[실시예 6]
본 발명의 EL 디스플레이에서 EL 소자의 EL 층에 사용되는 물질은 유기 EL물질로 한정되지 않으며, 본 발명은 무기 EL 물질을 사용하여 구현될 수 있다. 그러나, 현재 무기 EL 물질은 극히 높은 구동 전압을 갖기 때문에, TFT들이 이러한 높은 전압을 견딜 수 있게 내전압 특성을 갖는 TFT가 사용되어야 한다.
대안으로, 낮은 구동 전압을 갖는 무기 EL 물질이 장래에 개발된다면, 본 발명에 이러한 물질을 적용하는 것이 가능하다.
더구나, 실시예 1 내지 5의 어느 것의 구성에 본 실시예의 구성을 자유롭게 조합하는 것이 가능하다.
[실시예 7]
본 발명에서, EL 층으로서 사용되는 유기물은 저분자 유기물이거나 또는 폴리머(고분자) 유기물일 수 있다. 저분자 유기물로서는 Alq3(트리스-8-퀴놀라이트-알루미늄)을 중심으로 TPD(트리페닐아민 유도체) 등이 알려져 있다. 폴리머 유기물로서는 π-협동 폴리머 물질(π-cooperative polymer materials)이 주어질 수 있다. 전형적으로, PPV(폴리페닐에네비닐렌), PVK(폴리비닐카바졸), 폴리카보네이트 등이 주어질 수 있다.
폴리머(고분자) 유기 물질은 스핀코팅 방법(용액 적용방법이라고도 함), 투여(dispense)방법, 인쇄방법, 잉크젯 방법 등의 간단한 박막형성 방법으로 형성될 수 있다. 폴리머 유기물은 저분자 유기물에 비해 고열 내구성을 갖는다.
더구나, 본 발명에 따라 EL 장치에 설치된 EL 소자에 EL 층이 전자 이송층 및 양 정공 이송층을 갖는 경우, 전자 이송층 및 양 정공 이송층은 예를 들면, 비결정 Si 또는 비결정 Si1-xCx 등으로 형성된 비결정 반도체 등의 무기물질로 형성될 수 있다.
비결정 반도체에서, 대량의 트랩 레벨이 존재하며, 동시에 비결정 반도체는 비결정 반도체가 다른 층들과 접촉하는 계면에서 대량의 계면레벨을 형성한다. 결국, EL 소자는 저전압에서 광을 방출할 수 있고, 아울러 높은 발광을 제공하는 것을 시도할 수 있다.
또한, 도펀트(불순물)가 유기 EL 층에 첨가되며, 유기 EL 층의 발광 컬러를 변경할 수 있다. 이들 도펀트는 DCM1, 나일 레드, 루브렌, 쿠마린 6, TPB 및 퀴나쿠엘리돈을 포함한다.
또한, 본 실시예의 구조는 실시예 1 내지 6의 구조 어느 것에 자유롭게 조합될 수 있다.
[실시예 8]
이 실시예에서는 픽셀부의 스위칭 TFT, 및 TFT를 구동하는 EL 및 SRAM TFT를 동시에 제조하는 방법에 대한 설명을 도 13 내지 도 16에 도시하였다. SRAM TFT에 관하여, SRAM TFT를 구성하는 n채널 TFT 및 p채널 TFT를 간단한 설명을 위해서 도면에 각각 도시하였다. 또한, 픽셀부의 TFT 및 픽셀부 주위의 구동회로부의 TFT를 동시에 형성할 수 있다.
먼저, 기저막(도시생략)이 기판 상에 디포지션된 기판(501)이 도 13a에 도시한 바와 같이 준비된다. 이 실시예에서, 두께가 200nm인 질화 산화 실리콘막과 두께가 100nm인 질화 산화 실리콘막을 결정화된 유리 상에 기저막으로서 사용한다. 이때, 결정화된 유리기판에 접촉하는 막의 질소농도는 10-25wt%로 유지된다. 어떠한 기저막도 없이 석영기판 상에 직접 소자를 형성하는 것이 가능하다.
그후, 두께가 45nm인 비정질 실리콘막(502)을 알려진 막형성방법으로 기판(501) 상에 형성한다. 이것을 비정질 실리콘막으로 한정할 필요는 없다. 대신에, 비정질 구조를 갖는 반도체막(마이크로결정 반도체막을 포함하는)을 이 실시예에서 사용할 수 있다. 비정질 실리콘 게르마늄막과 같은 비정질 구조를 갖는 화합물 반도체막을 또한 여기서 사용될 수 있다.
여기부터 도 13c까지의 단계는 본 출원인에 의해 출원된 일본 공개특허 공보 247735를 참조하여 이해할 수 있다. 일본특허의 전체 개시내용을 참고로 여기 포함시킨다. 이 공보는 Ni와 같은 원소를 촉매로서 사용하는 반도체 막 결정화방법에 관한 기술을 개시하고 있다.
먼저, 개구부(503a, 503b)를 갖는 보호막이 형성된다. 150nm 두께의 산화 실리콘막이 이 실시예에서 사용된다. 니켈(Ni)을 함유하는 층(505)(Ni 함유층)은 스핀코팅 방법으로 보호막(504) 상에 형성된다. Ni 함유층의 형성에 관해서는 상기 공보를 참조할 수 있다.
그후에, 도 13b에 도시한 바와 같이, 14시간 동안 570℃에서 열처리는 불활성 분위기에서 수행되며, 비정질 실리콘막(502)이 결정화된다. 이때, 결정화는 Ni가 접촉하고 있는 영역(506a, 506b)(이하 Ni 첨가영역이라 표기함)부터 시작하여, 기판과 동시에 진행된다. 결과적으로, 막대형상 결정이 모여 라인을 형성하는 결정구조를 갖는 폴리실리콘막(507)이 형성된다.
그후, 도 13c에 도시한 바와 같이, 보호막(504)을 마스크로 한 상태에서, 15족에 속하는 원소(바람직하게는 인)를 Ni 첨가영역(504a, 506b)에 첨가한다. 인이 고농도로 첨가된 영역(508a, 508b)(이하 인 첨가영역이라 표기함)이 이와 같이 하여 형성된다.
그후, 도 13c에 도시한 바와 같이, 12시간 동안 600℃에서 열처리를 불활성 분위기에서 수행한다. 폴리실리콘막(507)에 존재하는 Ni는 이 열처리에 의해 이동되고, 이들 중 거의 모두가 종국에는 화살표로 보인 바와 같이 인 첨가영역(508a, 508b)에 의해 포획된다. 이것은 인에 의해 금속원소(이 실시예에서는 Ni)의 게터링 효과에 의해 야기된 현상으로 생각된다.
이 공정에 의해서, 폴리실리콘막(509)의 농도는 SIMS(매스 2차 이온 분석(mass secondary ion analysis))에 의한 측정값에 따라 적어도 2 x 1017 atoms/cm3으로 감소된다. Ni가 반도체에 대한 수명 킬러(lifetime killer)일지라도, 이 정도로 감소될 때는 TFT특성에 어떠한 악영향도 주어지지 않는다. 더욱이, 이 농도는 현 기술에서 SIMS 분석의 측정한계이기 때문에, 실제로는 더 낮은 농도(2 x 1017atoms/cm3미만)를 보일 것이다.
촉매에 의해 결정화되고 촉매가 TFT의 동작을 방해하지 않는 수준으로 감소된 폴리실리콘막(509)이 이와 같이 하여 얻어질 수 있다. 그후에, 폴리실리콘막(509)을 사용하는 활성층(510 내지 513)을 패터닝 공정으로 형성한다. 이때, 다음 패터닝에서 마스크 정렬을 행하기 위한 마커는 전술한 폴리실리콘막을 사용하여 형성된다(도 13d).
그후, 50nm 두께의 질화 산화 실리콘막은 도 13e에 도시한 바와 같은 플라즈마 CVD 방법으로 형성되고 1시간동안 950℃에서 열처리를 산화 분위기에서 수행하고 열산화 공정을 수행한다. 산화 분위기는 산소 분위기이거나 또는 할로겐이 첨가된 또 다른 산소 분위기일 수 있다.
이 열산화 공정에서, 산화는 활성층과 질화 산화 실리콘막간 계면에서 진행되고, 두께가 약 15nm인 폴리실리콘막이 산화됨으로서, 두께가 약 30nm인 산화 실리콘막이 형성된다. 즉, 30nm 두께의 산화 실리콘막 및 50nm 두께의 질화 산화 실리콘막이 적층된 80nm 두께의 게이트 절연막(514)이 형성된다. 활성층(510 내지 513)의 막두께는 열산화 공정에 의해 30nm로 만들어진다.
그후, 도 14a에 도시한 바와 같이, 레지스트 마스크(515a, 515b)를 형성하고, 게이트 절연막(514)의 매체를 통해 p형을 부여하는 불순물 원소(이하, p형 불순물 원소라 표기함)가 첨가된다. p형 불순물 원소로서는 13족 원소에 속하는 원소, 즉 대표적으로 보론 또는 갈륨이 전형적으로 사용될 수 있다. 이것은(채널 도핑 공정이라 함) TFT의 임계전압을 제어하는 공정이다.
이 실시예에서, 보론은 디보란(B2H6)의 매스 분리없이 플라즈마 여기가 수행되는 이온 도핑 방법에 의해 첨가된다. 물론 매스 분리를 수행하는 이온주입을 사용할 수도 있다. 이 공정에 따라서, 1 x 1015 - 1 x 1018 atoms/cm3(대표적으로 5 x 1016 - 5 x 1017 atoms/cm3) 농도의 보론을 포함하는 불순물 영역(516, 517)이 형성된다.
그후, 도 14b에 도시한 바와 같이 레지스트 마스크(519a, 519b)가 형성되고 게이트 절연막(514)의 매체를 통해 n형을 부여하는 불순물 원소(이하, n형 불순물 원소라 표기함)가 첨가된다. n형 불순물 원소로서는 15족 원소에 속하는 원소로서 대표적으로 인 또는 비소가 전형적으로 사용될 수 있다. 이 실시예에서, 포스핀(PH3)의 매스 분리없이 플라즈마 여기가 수행되는 플라즈마 도핑방법이 사용된다. 인은 1 x 1018 atoms/cm3의 농도로 첨가된다. 매스 분리를 수행하는 이온주입이 물론 사용될 수 있다.
이 공정에 의해 형성된 n형 불순물 영역(520)에 2 x 1016 - 5 x 1019 atoms/cm3(대표적으로는 5 x 1017 - 5 x 1018 atoms/cm3)의 농도로 n형 불순물 요소가 포함되도록 도우즈량이 조정된다.
그후, 도 14c에 도시한 바와 같이 첨가된 n형 불순물 원소 및 첨가된 p형 불순물 원소를 활성화시키는 공정이 수행된다. 활성화 수단을 한정할 필요는 없지만, 게이트 절연막(514)이 배치되기 때문에, 전자 열 노를 사용하는 노 어닐링 공정이 바람직하다. 또한, 활성층과 도 14a의 공정에서 채널 형성 영역인 부분의 게이트 절연막간 계면에 손상을 가할 가능성이 있기 때문에 가능한 한 높은 온도에서 열처리를 수행하는 것이 바람직하다.
높은 열 저항을 갖는 결정화된 유리가 이 실시예에서 사용되기 때문에, 활성화 공정은 1시간 동안 800℃에서 노 어닐링 처리에 의해 수행된다. 열산화는 처리 분위기를 산화 분위기로 유지하여 수행될 수 있고, 또는 열처리는 불활성 분위기에서 수행될 수 있다.
이 공정은 n형 불순물 영역(520)의 에지, 즉 n형 불순물 원소가 첨가되지 않은 n형 불순물 영역(520) 주위의 영역(도 14a의 공정에 의해 형성된 p형 불순물 영역)과 n형 불순물 영역(520)간 경계를 명료하게 한다. 이것은 TFT가 나중에 완료될 때 LDD 영역과 채널 형성 영역이 우수한 접합을 형성할 수 있음을 의미한다.
그후에, 200 내지 400nm 두께의 도전막이 형성되고, 패터닝이 수행됨으로서 게이트 전극(522 내지 525)이 형성된다. 각각의 TFT 채널의 길이는 이들 게이트 전극(522 내지 525)의 라인 폭에 의해 결정된다.
게이트 전극은 단층의 도전막으로 만들어질 수 있지만, 바람직하게는 2층 또는 3층의 적층막이 필요할 때 사용된다. 게이트 전극의 물질로서 알려진 도전막이 사용될 수 있다. 구체적으로, 사용될 수 있는 막은 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 도전성을 갖는 실리콘으로 구성된 그룹에서 선택된 원소로 만들어진 막; 전술한 원소들의 질화물의 막(대표적으로는 질화 탄탈막, 질화 텅스텐막, 또는 질화 티탄막); 전술한 원소들을 조합한 합금막(대표적으로는, Mo-W 합금 또는 Mo-Ta 합금); 또는, 전술한 원소들의 실리사이드막(대표적으로는 텅스텐 실리사이드막 또는 티탄 실리사이드막)이다. 이들은 물론, 단층구조 또는 적층 구조를 가질 수 있다.
이 실시예에서는 50nm 두께의 질화 텅스텐(WN)막 및 350nm 두께의 텅스텐(W)막으로 만들어진 적층막이 사용된다. 이것은 스퍼터링 방법으로 형성될 수 있다. 스퍼터링 가스로서 Xe 또는 Ne와 같은 불활성 가스를 첨가함으로써, 막은 스트레스에 기인하여 벗겨지는 것이 방지될 수 있다.
이때, 게이트 전극(523)은 n형 불순물 영역(520)들의 일부와, 게이트 절연막(514)과 중첩하도록 형성된다. 중첩되는 부분은 나중에 게이트 전극과 중첩하는 LDD 영역이 된다. 도면의 단면도에 따라서, 게이트 전극(524a, 524b)은 분리된 것으로 보여졌는데, 사실 이들은 서로간에 전기적으로 접속되어 있다. 또한 게이트 전극(522, 523)은 분리된 것으로 보여졌는데, 사실 이들은 서간에 전기적으로 접속되어 있다.
그후, 게이트 전극(522 내지 525)을 마스크로 하여, n형 불순물 원소(이 실시예에서는 인)는 도 15a에 도시한 바와 같이 스스로 조정가능하게 첨가된다. 이때, 조정은 형성된 불순물 영역(526 내지 533)에 인을 n형 불순물 영역(520)의 농도의 1/2 내지 1/10(대표적으로는 1/3 내지 1/4)의 농도로 첨가하도록 수행된다. 실제적으로는 농도는 1 x 1016 - 5 x 1018 atoms/cm3(전형적으로는 3 x 1017 - 3 x 1018 atoms/cm3)이다.
그후, 도 15b에 도시한 바와 같이, 레지스트 마스크(534a 내지 534d)는 게이트 전극을 덮도록 형성되며, n형 불순물(이 실시예에서는 인)이 이어서 첨가되고, 고농도의 인을 포함하는 불순물 영역(535 내지 539)이 형성된다. 포스핀(PH3)을 사용하는 이온 도핑 방법이 여기서 또한 적용되며, 이들 영역 내 인의 농도가 1 x 1020 - 1 x 1021 atoms/cm3(대표적으로는 2 x 1020 - 5 x 1021 atoms/cm3)이 되도록 조정이 수행된다.
n채널형 TFT의 소스 영역 또는 드레인 영역은 이 공정을 통해 형성되며 스위칭 TFT는 도 15a의 공정에서 형성된 n형 불순물 영역(528 내지 531)의 일부를 남긴다. 남겨진 부분은 스위칭 TFT의 LDD 영역으로 된다.
그후에, 도 15c에 도시한 바와 같이, 레지스트 마스크(534a 내지 534d)가 제거되고, 레지스트 마스크(542)가 새로이 형성된다. p형 불순물 원소(이 실시예에서는 보론)가 이어서 첨가되고, 고농도의 보론을 포함하는 불순물 영역(540, 541, 543, 544)이 형성된다. 여기서는 디보란(B2H6)을 사용하는 이온 도핑 방법에 따라 보론이 첨가되어 3 x 1020 - 3 x 1021 atoms/cm3(대표적으로는 5 x 1020 - 1 x 1021 atoms/cm3)의 농도를 얻는다.
인은 1 x 1020 - 1 x 1021 atoms/cm3로 불순물 영역(540, 541, 543, 544)에 이미 첨가되었다. 여기서 첨가된 보론은 첨가된 인의 농도의 적어도 3배를 갖는다. 그러므로, 전에 형성된 n형의 불순물 영역은 완전히 p형으로 변하게 되고 p형의 불순물 영역으로 기능한다.
그후, 도 15d에 도시한 바와 같이, 레지스트 마스크(542)가 제거되며, 이어서 제 1 층간 절연막(546)이 형성된다. 제 1 층간 절연막(546)으로서, 실리콘을 포함하는 절연막은 단층구조 또는 조합으로서 적층 구조 형태로 사용된다. 바람직하게, 막 두께는 400nm 내지 1.5㎛이다. 이 실시예에서, 800nm 두께의 산화실리콘막이 200nm 두께의 질화 산화 실리콘막상에 스택된(stacked) 구조가 생성된다.
그후, 각각의 농도로 첨가된 n형 또는 p형 불순물 원소가 활성화된다. 노 어닐링 방법은 활성화 수단으로서 바람직하다. 이 실시예에서, 열처리는 전자-열 노에서 질소 분위기에서 4시간 동안 550℃에서 수행된다.
수소화를 위해 3-100%의 수소를 포함하는 분위기에서 1 내지 12 시간동안 300 내지 450℃에서 더 열처리가 수행된다. 이것은 열적으로 여기된 수소에 의해 반도체 막의 쌍을 이루지 않은 본드를 수소-말단으로 되게 하는 공정이다. 수소화를 위한 또 다른 수단으로서는 플라즈마 수소화(플라즈마에 의해 여기된 수소가 사용됨)이 수행될 수 있다.
수소화는 제 1 층간 절연막(546)의 형성 동안 수행될 수 있다. 보다 상세히, 200nm 두께의 질화 산화 실리콘막이 형성되며, 수소화는 전술한 바와 같이 수행되며, 그후에 나머지 800nm 두께의 산화 실리콘막이 형성될 수 있다.
그후에, 도 16a에 도시한 바와 같이, 제 1 층간 절연막(546)에 접촉 정공이 만들어지고, 소스라인(547 내지 550) 및 드레인 배선라인(551 내지 553)이 형성된다. 이 실시예에서, 이 전극은 100nm 두께의 Ti막, Ti를 포함하는 300nm 두께의 알루미늄막, 및 150nm 두께의 Ti막이 스퍼터링 방법에 따라 연속적으로 형성된 3층 구조의 적층막으로 형성된다. 다른 도전성막이 물론 사용될 수 있다.
그후에, 제 1 패시베이션막(554)이 50 내지 500nm 두께(대표적으로는 200 내지 300nm 두께)가 되도록 형성된다. 이 실시예에서, 300nm 두께의 질화 산화 실리콘막이 제 1 패시베이션막(554)으로서 사용된다. 질화 실리콘막은 이 막을 대용할 수 있다.
이때, 질화 산화 실리콘막의 형성에 앞서, H2 또는 NH3와 같은 수소를 포함하는 가스를 사용하여 플라즈마 처리를 수행하는 것이 효과적이다. 이 전처리에 의해 여기된 수소는 제 1 층간 절연막(546)에 공급되며, 열처리를 통해, 제 1 패시베이션막(554)의 막질이 향상된다. 동시에, 제 1 층간 절연막(546)에 첨가된 수소는 하측으로 확산하여 활성층은 효과적으로 수소화될 수 있다.
그후, 도 16b에 도시한 바와 같이, 유기 수지로 만들어진 제 2 층간 절연막(555)이 형성된다. 유기수지로서는 폴리이미드, 아크릴릭, 또는 BCB(벤조사이클로부텐)이 사용될 수 있다. 특히, TFT에 의해 형성된 레벨차를 평탄화하기 위해서는 제 2 층간 절연막(555)이 필요하기 때문에, 평탄화에 우수한 아크릴릭막이 바람직하다. 아크릴릭막은 이 실시예에서 2.5㎛ 두께로 형성된다.
그후에, 드레인 배선라인(553)에 이르는 접촉 정공이 제 2 층간 절연막(555) 및 제 1 패시베이션막(554)에 만들어져, 픽셀 전극(애노드)(556)이 형성된다. 이 실시예에서, 인듐 주석 산화막(ITO)은 110nm 두께로 되게 하고 패터닝되어 형성함으로써 픽셀 전극으로서 형성된다. 2 내지 20%의 산화아연(ZnO)이 인듐 주석 산화막에 혼합된 투명 도전막이 사용될 수 있다. 이 픽셀 전극은 EL 소자(203)의 애노드이다.
실리콘을 포함하는 절연막(이 실시예에선 산화 실리콘막)을 500nm 두께로 형성하고 개구부를 픽셀 전극(556)에 대응하는 위치에 형성하고 제 3 층간 절연막(557)을 형성한다. 개구부가 형성될 때 습식 에칭방법을 사용함으로써 테이퍼 형상의 측벽으로부터 쉽게 형성할 수 있다. 개구부의 측벽이 충분히 완만한 경사를 갖지 않는다면, 레벨차에 의해 야기된 EL 층의 열화는 중요한 문제로 될 것이다.
다음에, EL 층(558) 및 캐소드(MgAg 전극)(559)는 공기배출없이 진공디포지션을 사용하여 형성된다. EL 층의 두께는 80 내지 200nm(전형적으로 100 내지 120nm)이며 캐소드(559)는 180 내지 300nm(전형적으로 200 내지 250nm)이다.
이 공정에서, EL 층 및 캐소드는 적색에 대응하는 픽셀, 녹색에 대응하는 픽셀, 및 청색에 대응하는 픽셀에 대해 순차적으로 형성된다. 그러나, EL 층이 용액에 대한 내성이 나쁘기 때문에, 이들은 사진식각 기술을 사용하지 않고 각 컬러에 대해 개별적으로 형성되어야 한다. 이에 따라, 금속 마스크를 사용함으로써 원하는 것을 제외하고 픽셀을 가리고 선택적으로 원하는 픽셀에 대한 EL 층을 형성하는 것이 바람직하다.
EL 층(558)에 대해 알려진 물질을 사용할 수 있다. 바람직하게는, 이것은 구동 전압을 고려하여 유기물이다. 예를 들면, EL 층은 양 정공 주입층, 양 정공 이송층, 발광층, 및 전자 주입층으로 구성된 4층 구조로 형성될 수 있다. 이 실시예에서, 다른 알려진 물질이 사용될 수 있어도, MgAg 전극을 EL 소자(203)의 캐소드로서 사용한다.
보호전극(560)으로서, 주 성분으로서 알루미늄을 함유하는 도전층을 사용할 수 있다. 보호전극(560)은 EL 층 및 캐소드를 형성할 때 또 다른 마스크를 사용하여 진공 디포지션방법을 사용하여 형성된다. 더욱이, 보호전극은 EL 층 및 캐소드를 형성한 후에 공기배출없이 연속적으로 형성된다.
마지막으로, 질화 실리콘막으로 만들어진 제 2 패시베이션막(561)은 300nm 두께로 형성된다. 실제적으로는 보호전극(560)은 물로부터 EL 층을 보호하는 역할을 한다. 더구나, EL 소자(203)의 신뢰성은 제 2 패시베이션막(561)을 형성함으로써 향상될 수 있다.
도 16c에 도시한 바와 같이 구성된 활성 매트릭스형 EL 디스플레이 장치가 완성된다. 이 장치는 스위칭 TFT(201), EL 구동 TFT(202), SRAM n채널형 TFT(204) 및 SRAM p채널형 TFT(205)로 구성된다.
실제적으로, 바람직하게는 장치는 도 16c에 도시한 바와 같이 구조가 완성된 후에 공기에 노출되지 않도록 고도의 기밀 보호막(적층막, 자외선에 경화되는 수지막, 등) 또는 세리믹 밀봉 등의 하우징 물질으로 패키지(밀봉)된다.
본 실시예는 실시예 1-3, 6, 7에 자유롭게 조합될 수 있다.
[실시예 9]
도 1에 도시한 소스 신호측 구동기 회로(102)의 상세한 구조를 실시예 9에서 설명한다. 실시예 9에서 사용되는 소스 신호측 구동기 회로의 예의 회로도를 도 21에 도시하였다.
시프트 레지스터(801), 래치(A)(802), 및 래치(B)(803)는 도 21에 도시한 바와 같이 구성된다. 래치(A)(802) 및 래치(B)(803)의 한 그룹은 실시예 1에서의 4개의 소스 신호 라인 SLine_a 내지 SLine_d에 대응한다. 또한, 신호전압의 진폭의 폭을 변경시키는 레벨 시프터는 실시예 9에서는 형성되지 않지만, 그러나 설계자에 의해 적합하게 형성될 수도 있다.
클럭 신호(CK), CK의 극성이 반전된 클럭 신호(CKb), 시작펄스(SP), 및 구동기 방향 전환신호(SL/R)는 도 21에 도시한 배선에 의해 시프트 레지스터(801)에 각각 입력된다. 더욱이, 외부로부터 입력된 디지털 데이터 신호(VD)는 도 21에 도시한 배선에 의해 래치(A)(802)에 입력된다. 래치 신호(S_LAT) 및 S_LAT의 극성이 반전된 신호(S_LATb)는 도 21에 도시한 배선에 의해 래치(B)(803)에 입력된다.
래치(A)(802)의 상세한 구조에 관하여, 소스 신호 라인(SLine_a)에 대응하는 디지털 데이터 신호를 저장하는 래치(A)(802) 부분(804)에 대해 설명한다. 래치(A)(802)의 부분(804)은 2개의 클럭된 반전기 및 2개의 반전기를 갖는다.
래치(A)(802)의 부분(804)의 평면도를 도 22에 도시하였다. 참조부호 831a 및 831b는 래치(A)(802)의 부분(804)의 한 반전기를 형성하는 TFT의 활성층을 각각 나타내며, 참조부호 836은 하나의 반전기를 형성하는 TFT의 공통 게이트 전극을 나타낸다. 더욱이, 참조부호 832a 및 832b는 래치(A)(802)의 부분(804)의 하나의 반전기를 형성하는 또 다른 TFT의 활성층을 각각 나타내며, 참조부호 837a 및 837b는 활성층(832a, 832b) 상에 형성된 게이트 전극을 각각 나타낸다. 게이트 전극(837a, 837b)은 전기적으로 접속되어 있다.
참조부호 833a 및 833b는 래치(A)의 부분(804)의 하나의 클럭 반전기를 형성하는 TFT의 활성층을 각각 나타낸다. 게이트 전극(838a, 838b)은 활성층(833a) 상에 형성되어 이중 게이트 구조가 된다. 또한, 게이트 전극(838b, 839)은 활성층(833b) 상에 형성되어 이중 게이트 구조가 된다.
참조부호 834a, 834b는 래치(A)(802)의 부분(804)의 또 다른 클럭된 반전기를 형성하는 TFT의 활성층을 각각 나타낸다. 게이트 전극(839, 840)은 활성층(834a) 상에 형성되어 이중 게이트 구조가 된다. 또한, 게이트 전극(840, 841)은 활성층(834b) 상에 형성되어 이중 게이트 구조가 된다.
실시예 1 내지 8의 어느 것의 구성에 자유롭게 조합하여 실시예 9의 구성을 구현하는 것이 가능하다.
[실시예 10]
도 1 내지 4에 도시한 본 발명의 EL 디스플레이를 구동하는 또 다른 방법을 다음에 설명한다. n비트 디지털 구동 방법에 따른 2n 계조 디스플레이를 수행하는 경우를 설명한다. 타이밍도는 실시 형태의 것과 동일하며 그러므로 도 5를 참조할 수 있다.
먼저, 1 프레임 기간은 n 서브프레임 기간(SF1 내지 SFn)으로 분할된다. 하나의 이미지를 디스플레이하는 픽셀부의 모든 픽셀에 대한 기간을 1프레임 기간(F)이라 한다. 정규 EL 디스플레이의 발진 주파수는 60Hz 이상이다. 즉 60 또는 그 이상의 프레임 기간은 1초 동안 형성되며, 60 또는 그 이상의 이미지는 1초 내에 디스플레이된다. 1초 동안 디스플레이되는 이미지 수가 60 미만이 되면, 이미지 플리커와 같은 문제가 시각적으로 현저해지기 시작한다. 1프레임 기간이 부가적으로 분할된 복수의 기간을 서브프레임 기간이라 칭한다. 계조 수가 증가함에 따라, 프레임 기간 분할 수가 증가하고, 구동기 회로는 고주파수로 구동되어야 한다.
1서브프레임 기간은 기입 기간(Ta)과 디스플레이 기간(Ts)으로 분할된다. 기입 기간은 1 서브프레임 기간동안 모든 픽셀에 디지털 데이터 신호를 입력하는 기간이다. 디스플레이 기간(턴온 기간이라고도 함)은 EL 소자가 광을 방출하는지 여부가 판정하여 디스플레이를 수행하기 위한 기간이다.
n 서브프레임 기간(SF1 내지 SFn)의 기입 기간(Ta1 내지 Tan)의 길이, 각각은 모두 일정하다. 각각의 서브프레임 기간(SF1 내지 SFn)의 디스플레이 기간(Ts)은 디스플레이 기간(Ts1 내지 Tsn)이 된다.
디스플레이 기간의 길이는 Ts1 : Ts2 : Ts3 : ... : Ts(n-1) : Tsn = 20 : 2-1 : 2-2 : ... : 2-(n-2): 2-(n-1)이 되도록 설정된다. SF1 내지 SFn은 임의의 순서로 나타날 수 있음에 유의한다. 2n계조에서 원하는 계조 디스플레이는 디스플레이 기간들을 조합함으로써 수행될 수 있다.
먼저, 대향 전극의 전위(대향 전위)는 기입 기간에서 전원 공급 라인(V1 내지 Vx)의 전위와 동일한 레벨로 유지된다. 대향 전위는 EL 소자가 광을 방출하지 않는 범위 내에서 전원 전위와 동일한 레벨일 수 있다. 전원 전위는 항시 일정한 전압으로 유지됨에 유념한다. 더욱이, 대향 전위와 전원 전위간 전위차를 본 명세서에서는 EL 구동기 전압이라 칭한다. EL 구동기 전압은 기입 기간 동안 0V인 것이 바람직하나 EL 소자가 광을 방출하지 않는 정도의 임의의 크기일 수 있다.
게이트 신호 라인(G1)은 게이트 신호 라인(G1)에 입력되는 게이트 신호에 따라 선택된다. 그러므로, 게이트 전극이 게이트 신호 라인(G1)에 접속되는 모든 스위칭 TFT(105)는 온 상태에 놓여진다. 이어서 디지털 데이터 신호가 모든 소스 신호 라인(S1 내지 Sx)에 동시에 입력된다. 디지털 데이터 신호는 "0" 또는 "1"의 정보를 가지며, "0" 및 "1" 디지털 데이터 신호 각각은 "Hi" 또는 "Lo" 중 하나인 전압을 갖는 신호를 나타낸다.
이이서 소스 신호 라인(S1 내지 Sx)에 입력되는 디지털 데이터 신호는 온 상태의 스위칭 TFT(105)을 통해서 Vin으로서 SRAM(108)에 입력되어 저장된다. SRAM에 입력되는 디지털 데이터 신호를 입력 디지털 데이터 신호라 칭한다.
다음에, 게이트 신호 라인(G2)에 접속된 모든 스위칭 TFT(105)는 이 게이트 신호 라인(G2)에 입력되는 게이트 신호에 따라 온 상태로 된다. 디지털 데이터 신호는 소스 신호 라인(S1 내지 Sx)에 순서대로 입력된다.
이어서 소스 신호 라인(S1 내지 Sx)에 입력되는 디지털 데이터 신호는 온 상태의 스위칭 TFT(105)를 통해 Vin으로서 SRAM(108)에 입력되어 저장된다.
게이트 신호 라인(G3 내지 Gy)은 게이트 신호에 의해 순서대로 선택되어, 전술한 동작이 반복된다. 그러므로, 디지털 데이터 신호는 모든 픽셀들에 입력되고, 입력 디지털 데이터 신호는 각 픽셀에 저장된다. 디지털 데이터 신호가 모든 픽셀에 입력되기까지 기간이 기입 기간이다.
디스플레이 기간은 기입 기간이 완료됨과 동시에 시작한다. 모든 스위칭 TFT(105)는 디스플레이 기간이 시작할 때 오프 상태에 놓여진다. 이때 대향 전위는 EL 소자가 광을 방출하는 레벨의 전원 전위에 대한 전위차를 갖는다.
SRAM(108)에 저장된 디지털 데이터 신호는 Vout으로서 SRAM(108)으로부터 출력된다. Vout으로서 SRAM으로부터 출력되는 디지털 데이터 신호를 출력 디지털 데이터 신호라 칭한다. 출력 디지털 데이터 신호는 입력 디지털 데이터 신호가 반전되는 신호이고, 출력 디지털 데이터 신호는 EL 구동 TFT(109)의 게이트 전극에 입력된다.
입력 디지털 데이터 신호가 "1" 정보를 가질 때, 출력 디지털 데이터 신호는 "0" 정보를 포함할 것이다. "0" 정보를 포함하는 출력 디지털 데이터 신호가 EL 구동기(109)의 게이트 전극에 입력되면, EL 구동 TFT(109)는 이 실시 형태에서 오프 상태로 될 것이다. 그러므로 EL 소자(111)의 픽셀 전극의 전위는 대향 전위와 동일한 전위로 유지된다. 결국, "1" 정보를 포함하는 디지털 데이터 신호가 인가되는 EL 소자(111)는 광을 방출하지 않을 것이다.
반대로, 입력 디지털 데이터 신호가 "0"이 정보를 가질 때, 출력 디지털 데이터 신호는 "1" 정보를 포함할 것이다. "1" 정보를 포함하는 출력 디지털 데이터 신호가 EL 구동 TFT(109)의 게이트 전극에 입력되면, EL 구동 TFT(109)는 이 실시 형태에서 온 상태로 될 것이다. 그러므로 EL 소자(111)의 픽셀 전극의 전위는 전원 전위로 유지된다. 더욱이, 디스플레이 기간동안 대향 전위는 EL 소자가 광을 방출하는 레벨에서 전원 전위에 대한 전위차를 갖는다. 결국, "0" 정보를 포함하는 디지털 데이터 신호가 인가되는 픽셀의 EL 소자(111)는 광을 방출할 것이다.
이에 따라 EL 소자의 발광 상태 또는 비발광 상태는 디지털 데이터 신호의 정보에 따라 선택되며, 디스플레이는 동시에 모든 픽셀에 의해 수행된다. 이미지는 디스플레이를 수행하는 모든 픽셀에 따라 형성된다. 픽셀들이 디스플레이를 수행하는 기간을 디스플레이 기간이라 칭한다.
디스플레이 기간은 Ts 내지 Tsn의 임의의 기간이다. 여기서는 미리 결정된 픽셀들이 Tsn 동안 턴온된다.
기입 기간이 다시 시작되며, 데이터 신호가 모든 픽셀에 입력된 후에 디스플레이 기간이 시작된다. 이때, 임의의 Ts1 내지 Ts(n-1) 기간이 디스플레이 기간이 된다. 여기서는 Ts(n-1) 기간 동안 미리 결정된 픽셀들이 턴온된다.
나머지 n-2 서브프레임 기간에서 유사한 동작이 반복되며, Ts(n-2), Ts(n-3),..., Ts1이 순서대로 디스플레이 기간이 되게 설정되며, 각각의 서브프레임 기간에서 미리 결정된 픽셀들이 턴온된다.
1프레임 기간은 n 서브프레임 기간들이 출현한 후에 완료된다. 픽셀이 턴온되는 디스플레이 기간들의 길이를 합함으로서, 그 픽셀의 계조가 결정된다. 예를 들면, n=8일 때는 모든 디스플레이 기간동안 광을 출력하는 픽셀의 경우에 대한 휘도는 100%로서 취해지고, 픽셀이 Ts1 및 Ts2에서 광을 방출할 때는 75%의 휘도를 나타낼 수 있으며, Ts3, Ts5, Ts8이 선택될 때는 16%의 휘도를 나타낼 수 있다.
실시예 10에서, 일정한 전원 전위가 EL 디스플레이에 대해 항상 유지되며, 기입 기간 및 디스플레이 기간을 변경함에 따라 대향 전위를 변경하고, EL 구동기 전압의 크기를 변경함으로써, EL 소자로부터의 광의 방출이 제어된다. 그러나, 본 발명은 이러한 구조에 한정되지 않는다. 본 발명의 EL 디스플레이에서, 대향 전위는 항상 일정레벨로 유지할 수 있고, 픽셀 전극의 전위 또한 변경될 수 있다. 즉, 실시예 10의 경우와는 반대로, 대향 전극의 전위는 항시 일정하게 유지될 수 있고, EL 소자로부터 광 방출은 기입 기간 및 디스플레이 기간을 변경함에 따라 전원 전위를 변경하고 EL 구동기 전압의 레벨을 변경시킴으로써 제어될 수 있다.
더욱이, 대향 전위는 실시 형태에서 기입 기간 동안 전원 전위와 동일한 전위로 유지되며, 따라서 EL 소자는 광을 방출하지 않는다. 그러나, 본 발명은 이러한 구조에 한정되지 않는다. 대향 전위와 전원 전위간 전위차를 EL 소자가 광을 방출하는 레벨로 항시 형성함으로써, 디스플레이는 디스플레이 기간만이 아니라 기입 기간에 유사하게 수행될 수 있다. 그러나, 이 경우 실제로는 전체 서브프레임 기간은 광이 방출되는 기간이 되고, 그러므로 서브프레임 기간들의 길이는 SF1 : SF2 : SF3 : ...: SF(n-1) : SFn = 20 : 2-1 : 2-2:...: 2-(n-2) : 2-(n-1)이 되도록 설정된다. 기입 기간동안 광이 방출되지 않는 구동 방법에 비해, 높은 휘도를 갖는 이미지가 전술한 구조에 따라 얻어질 수 있다.
실시예 1 내지 9의 어느 것의 구성에 실시예 10의 구조를 조합하는 것이 가능하다.
[실시예 11]
본 발명을 수행함으로써 형성된 EL 디스플레이 장치(EL 모듈)는 이의 자기 발광 특성 때문에 밝은 곳에서 시각성이 액정 디스플레이 장치보다 우수하다. 그러므로, 본 발명은 직시형 EL 디스플레이(EL 모듈이 장착된 디스플레이를 나타냄)로서 사용될 수 있다. EL 디스플레이로서는 개인용 컴퓨터 모니터, TV 수신 모니터, 광고 디스플레이 모니터 등이 있다.
본 발명은 전술한 EL 디스플레이를 포함하며 구성부품으로서 디스플레이를 포함하는 모든 전자 장치에 동작될 수 있다.
전자 장치로서, EL 디스플레이, 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이, 차량 항법장치, 개인용 컴퓨터, 휴대용 정보단말(이동식 컴퓨터, 이동전화, 전자책 등), 기록매체가 제공된 화상 재생기(구체적으로, 기록매체를 재생할 수 있고 콤팩트 디스크(CD), 레이저 디스크(LD), 또는 디지털 비디오 디스크(DVD) 등의 이미지를 디스플레이할 수 있는 디스플레이를 장착한 장치)가 있다. 전자 장치의 예를 도 17에 도시하였다.
도 17a는 본체(2001), 케이스(2002), 디스플레이부(2003), 및 키보드(2004)를 포함하는 개인용 컴퓨터이다. 본 발명은 개인용 컴퓨터의 디스플레이 장치(2003)로서 사용될 수 있다.
도 17b는 본체(2101), 디스플레이 장치(2102), 음성입력부(2103), 조작 스위치(2104), 밧레리(2105), 및 이미지 수신부(2106)를 포함하는 비디오 카메라를 도시한 것이다. 본 발명은 디스플레이 장치(2102)로서 사용될 수 있다.
도 17c는 본체(2301), 신호 케이블(2302), 헤드 고정밴드(2303), 디스플레이 모니터(2304), 광학 시스템(2305), 및 디스플레이 장치(2306)를 포함하는 헤드 장착형 EL 디스플레이(우측)의 부분을 도시한 것이다. 본 발명은 디스플레이 장치(2306)로서 사용될 수 있다.
도 17d는 본체(2401), 기록매체(2402)(CD, LD, DVD 등), 조작 스위치(2403), 디스플레이 장치(a)(2404), 및 디스플레이 장치(b)(2405)를 포함하는, 기록매체를 갖는 화상 재생기(구체적으로, DVD 재생 플레이어)를 도시한 것이다. 디스플레이 장치(a)는 주로 이미지 정보를 디스플레이하며, 디스플레이 장치(b)는 주로 문자정보를 디스플레이한다. 본 발명은 디스플레이 장치(a)(2404) 및 디스플레이 장치(b)(2405)로서 사용될 수 있다. 본 발명은 기록매체를 갖는 화상 재생기로서 CD 플레이어나 게임기에 적용할 수 있다.
도 17e는 본체(2501), 카메라(2502), 이미지 수신부(2503), 조작 스위치(2504), 및 디스플레이부(2505)를 포함하는 휴대용(이동) 컴퓨터를 도시한 것이다. 본 발명은 디스플레이부(2505)로서 사용될 수 있다.
EL 물질의 발광 휘도가 미래에 향상된다면, 본 발명은 전면 또는 후면형 프로젝터에 적용할 수 있을 것이다.
본 발명은 전술한 바와 같이, 매우 광범위한 응용을 가지며 모든 분야의 전자 장치에 적용할 수 있다. 이 실시예의 전자 장치는 실시예 1 내지 10의 자유로운 조합에 의한 임의의 구조를 사용하여 실현될 수 있다.
전술한 구조에 따라서, 디스플레이 기간의 완료까지 기입 기간에 픽셀에 입력되는 디지털 데이터 신호를 저장할 수 있다. 즉, EL 구동 TFT의 게이트 전극에 저장된 전하가 스위칭 TFT의 누설 전류에 기인하여 감소되는 것이 방지되는 것이 가능하고, EL 소자에 의해 방출되는 광의 휘도의 감소를 방지할 수 있다.
더욱이, TFT를 사용하는 휘발성 메모리를 형성하는 것이 가능하므로 스위칭 TFT 및 EL 구동 TFT와 동시에 휘발성 메모리를 형성하는 것이 가능하다.
저장 캐패시터는 본 발명에서 적극적으로 형성될 필요가 없다. 저장 캐패시터가 형성된다면, 픽셀들에 입력되는 디지털 신호를 입력하기 위한 시간량을 단축시킬 수 있다. 그러므로, EL 디스플레이 픽셀들의 수가 증가할지라도, 기입 기간의 길이는 시간 분할된 계조 디지털 구동기에서 제어될 수 있다. 결국, 서브프레임 기간은 어느 정도로 단축될 수 있어 이미지 계조 수가 증가될 수 있다.

Claims (21)

  1. 복수의 소스 신호 라인들, 복수의 게이트 신호 라인들, 복수의 전원 공급 라인들, 및 복수의 픽셀들을 포함하는 디스플레이 장치에 있어서,
    상기 복수의 픽셀들 각각은 스위칭 TFT, SRAM, EL 구동 TFT, 및 EL 소자로 구성되고;
    상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 복수의 소스 신호 라인들 중 하나에 접속되고, 상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 SRAM의 입력측에 각각 접속되고;
    상기 SRAM의 출력측과 상기 EL 구동 TFT의 게이트 전극은 접속되고;
    상기 EL 구동 TFT의 소스 영역은 상기 복수의 전원 공급 라인들 중 하나에 접속되고, 상기 EL 구동 TFT의 드레인 영역은 상기 EL 소자의 캐소드 또는 애노드에 각각 접속되며;
    상기 SRAM은, 상기 복수의 소스 신호 라인들 중 하나로부터 상기 스위칭 TFT를 통해 상기 SRAM에 입력되는 디지털 데이터 신호를, 다음 디지털 데이터 신호가 상기 SRAM에 입력될 때까지 저장하는, 디스플레이 장치.
  2. 복수의 소스 신호 라인들, 복수의 게이트 신호 라인들, 복수의 전원 공급 라인들, 및 복수의 픽셀들을 포함하는 디스플레이 장치에 있어서,
    상기 복수의 픽셀들 각각은 스위칭 TFT, SRAM, EL 구동 TFT, 및 EL 소자로 구성되고;
    상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 복수의 소스 신호 라인들 중 하나에 접속되고, 상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 SRAM의 입력측에 각각 접속되고;
    상기 SRAM의 출력측과 상기 EL 구동 TFT의 게이트 전극은 접속되고;
    상기 EL 구동 TFT의 소스 영역은 상기 복수의 전원 공급 라인들 중 하나에 접속되고, 상기 EL 구동 TFT의 드레인 영역은 상기 EL 소자의 캐소드 또는 애노드에 각각 접속되고;
    상기 EL 소자가 광을 방출하는 1프레임 기간 내의 기간은 디지털 데이터 신호를 사용하여 제어되며;
    상기 SRAM은, 상기 복수의 소스 신호 라인들 중 하나로부터 상기 스위칭 TFT를 통해 상기 SRAM에 입력되는 상기 디지털 데이터 신호를, 다음 디지털 데이터 신호가 상기 SRAM에 입력될 때까지 저장하는, 디스플레이 장치.
  3. 복수의 소스 신호 라인들, 복수의 게이트 신호 라인들, 복수의 전원 공급 라인들, 및 복수의 픽셀들을 포함하는 디스플레이 장치에 있어서,
    상기 복수의 픽셀들 각각은 스위칭 TFT, SRAM, EL 구동 TFT, 및 EL 소자로 구성되고;
    상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 복수의 소스 신호 라인들 중 하나에 접속되고, 상기 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 상기 SRAM의 입력측에 접속되고;
    상기 SRAM의 출력측과 상기 EL 구동 TFT의 게이트 전극은 접속되고;
    상기 EL 구동 TFT의 소스 영역은 상기 복수의 전원 공급 라인들 중 하나에 접속되고, 상기 EL 구동 TFT의 드레인 영역은 상기 EL 소자의 캐소드 또는 애노드에 각각 접속되고;
    1프레임 기간은 n 서브프레임 기간 SF1, SF2, ..., SFn으로 분할되고;
    상기 n 서브프레임 기간 SF1, SF2,...,SFn은 기입 기간 Ta1, Ta2,...,Tan 및 디스플레이 기간 Ts1, Ts2,...,Tsn을 각각 갖고;
    디지털 데이터 신호는 상기 기입 기간 Ta1, Ta2,..,Tan 동안 모든 상기 복수의 픽셀들에 입력되고;
    상기 디스플레이 기간 Ts1, Ts2,...,Tsn 동안 상기 복수의 EL 소자들이 광을 방출하는지의 여부는 상기 디지털 데이터 신호에 따라 선택되고;
    상기 디스플레이 기간 Ts1, Ts2,...,Tsn의 길이의 비는 20:2-1:...:2-(n-1)으로 표현되며;
    상기 SRAM은, 상기 복수의 소스 신호 라인들 중 하나로부터 상기 스위칭 TFT를 통해 상기 SRAM에 입력되는 상기 디지털 데이터 신호를, 다음 디지털 데이터 신호가 상기 SRAM에 입력될 때까지 저장하는, 디스플레이 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 SRAM은 2개의 n채널 TFT들 및 2개의 p채널 TFT들을 포함하는, 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 SRAM의 2개의 p채널 TFT들의 소스 영역들은 전원의 고 전압측에 접속되고, 상기 2개의 n채널 TFT들의 소스 영역들은 상기 전원의 저 전압측에 접속되고;
    하나의 p채널 TFT 및 하나의 n채널 TFT는 쌍을 이루고;
    상기 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역들은 상호 접속되고;
    상기 p 채널 TFT 및 n채널 TFT 쌍의 게이트 전극들은 상호 접속되고;
    하나의 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역들은 다른 p채널 TFT 및 n채널 TFT 쌍의 게이트 전극들과 동일한 전위로 유지되며;
    상기 하나의 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역들은 상기 디지털 데이터 신호를 입력하는 입력측이며, 상기 다른 p채널 TFT 및 n채널 TFT 쌍의 드레인 영역들은 상기 입력 디지털 데이터 신호의 극성이 반전되는 신호를 출력하는 출력측인, 디스플레이 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 SRAM은 2개의 n채널 TFT들 및 2개의 저항기들을 갖는, 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 SRAM의 2개의 n채널 TFT들의 드레인 영역들은 전원의 고 전압측에 접속되고, 상기 SRAM의 2개의 n채널 TFT들의 소스 영역들은 상기 2개의 저항기들 중 하나를 통해 상기 전원의 저 전압측에 접속되고;
    상기 2개의 n채널 TFT들 각각의 드레인 영역들은 다른 n채널 TFT의 게이트 전극과 동일한 전위로 상호 유지되며;
    상기 2개의 n채널 TFT들 중에서, 하나의 n채널 TFT의 드레인 영역은 상기 디지털 데이터 신호를 입력하기 위한 입력측이며, 다른 n채널 TFT의 드레인 영역은 입력 디지털 데이터 신호의 극성이 반전되는 신호를 출력하는 출력측인, 디스플레이 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 EL 소자들은 상기 애노드와 상기 캐소드 사이의 EL 층을 가지며;
    상기 EL 층은 저분자량 유기물 및 유기 폴리머 물질로 구성된 그룹에서 선택된 물질을 포함하는, 디스플레이 장치.
  9. 제 8 항에 있어서, 상기 저분자량의 물질은 Alq3(트리스-8-퀴놀리노레이트 알루미늄) 및 TPD(트리페닐아민 유전체)으로 구성된 그룹에서 선택되는, 디스플레이 장치.
  10. 제 8 항에 있어서, 상기 유기 폴리머 물질은 PPV(폴리페닐렌 비닐렌), PVK(폴리비닐 카바졸), 및 폴리카보네이트로 구성된 그룹에서 선택되는, 디스플레이 장치.
  11. 제 2 항 또는 제 3 항에 있어서, 상기 1프레임 기간은 1/60초 이하인, 디스플레이 장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 디스플레이 장치를 사용하는 컴퓨터.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 디스플레이 장치를 사용하는 비디오 카메라.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 디스플레이 장치를 사용하는 DVD.
  15. 디스플레이 장치를 갖는 전자 장치에 있어서,
    상기 디스플레이 장치는:
    기판 상에 형성된 적어도 하나의 소스 신호 라인;
    상기 기판 상에서 상기 소스 신호 라인에 직교 방향으로 확장하는 적어도 하나의 게이트 신호 라인;
    상기 소스 신호 라인 및 상기 게이트 신호 라인의 교점에 배치된 적어도 하나의 스위칭 박막 트랜지스터로서, 상기 스위칭 박막 트랜지스터의 게이트 전극은 상기 게이트 신호 라인에 전기적으로 접속되고, 상기 스위칭 박막 트랜지스터의 소스 또는 드레인 중 하나는 상기 소스 신호 라인에 전기적으로 접속되는, 상기 스위칭 박막 트랜지스터;
    상기 기판 상에 형성된 적어도 하나의 전원 공급 라인;
    EL 구동기 박막 트랜지스터의 소스가 상기 전원 공급 라인에 전기적으로 접속된, 상기 기판 상에 형성된 적어도 하나의 상기 EL 구동기 박막 트랜지스터; 및
    상기 EL 구동기 박막 트랜지스터의 드레인에 전기적으로 접속된 전기 발광 소자를 포함하며;
    상기 디스플레이 장치는 상기 스위칭 박막 트랜지스터에 전기적으로 접속된 SRAM을 더 포함하는, 전자 장치.
  16. 제 15 항에 있어서, 상기 스위칭 박막 트랜지스터의 소스 또는 드레인의 다른 하나는 상기 SRAM의 입력 단자에 전기적으로 접속되며, 상기 EL 구동기 박막 트랜지스터의 게이트는 상기 SRAM의 출력 단자에 전기적으로 접속되는, 전자 장치.
  17. 제 15 항에 있어서, 상기 전자 장치는 개인용 컴퓨터인, 전자 장치.
  18. 제 15 항에 있어서, 상기 전자 장치는 비디오 카메라인, 전자 장치.
  19. 제 15 항에 있어서, 상기 전자 장치는 헤드장착 디스플레이인, 전자 장치.
  20. 제 15 항에 있어서, 상기 전자 장치는 화상 재생기인, 전자 장치.
  21. 제 15 항에 있어서, 상기 전자 장치는 휴대용 정보 단말인, 전자 장치.
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