JP4683833B2

JP4683833B2 - 機能回路及びその設計方法

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Publication number: JP4683833B2
Application number: JP2003373775A
Authority: JP
Inventors: 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2011-05-18
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Description

本発明は、機能回路を有する半導体装置に係わり、特に軽量、薄型、高性能且つ低価格の半導体装置に関する。また、本発明は同一基板上に機能回路を有する表示装置に係わり、特に軽量、薄型、高性能且つ低価格の表示装置に関する。

近年、多結晶シリコン薄膜を活性層とした薄膜トランジスタ（以下、ＴＦＴとする）に関する技術開発が急速に進んでいる。例えば、画素部のスイッチング素子をＴＦＴで形成した表示装置や、画素を駆動する回路をＴＦＴで形成したアクティブマトリクス型表示装置の研究開発が盛んに行なわれている。このような表示装置の主な利点は、低価格・薄型・軽量・高精彩・低消費電力などである。

更に、ＴＦＴの高性能化に伴い、機能回路をＴＦＴで構成し、表示装置と同一基板上に搭載しようとする研究開発が進められている。機能回路として、例えば、中央処理装置（ＣＰＵ）や画像処理回路、メモリなどが挙げられるが、前記のようなＴＦＴを用いた表示装置の利点を損なうことなく、これらの機能回路を形成する必要がある。

機能回路の設計では、例えば図１に示すように、機能設計、論理合成、自動配置配線（以下、配置配線）などの工程を経る。

機能設計では、機能回路の動作をハードウェア記述言語（以下、ＨＤＬ）により記述する。目的とする機能回路の機能が実現されているかなど、適宜シミュレーションを行なって確認する。

論理合成では、上記のＨＤＬで記述された動作を、論理合成ツールを用いて実際の電気回路に置き換える。この電気回路は、一般にネットリストと呼ばれる形式で得られる。ネットリストとは、電気回路に含まれるスタンダードセルの入力端子または出力端子の接続情報である。なお、スタンダードセルとは、論理合成時及び配置配線時において用いられる電気回路素子であり、あらかじめ決められた基本的な電気回路の機能を有する。

配置配線では、前記ネットリストを元にフォトマスクを作成する。まず前記ネットリストに含まれるスタンダードセルを仮配置し、各スタンダードセルの入力端子および出力端子をネットリストに従って順に接続していく。全ての端子を接続することで、フォトマスクが完成する。この一連の作業は、一般に自動配置配線ツールを用いて行なう。

論理合成時には、まず各配線における仮の電気容量を決め、論理合成ツールが電気容量に応じた駆動能力のスタンダードセルを選択し、動作速度、消費電力等、所定の仕様を満たすようにネットリストを最適化する。

配置配線後、各配線における電気容量を抽出し、再度動作速度を見積もる。この動作検証時に、所定の仕様が満たされない場合は、配置配線、若しくは論理合成の段階に戻ることになる。論理合成に戻る場合、各配線における仮の電気容量の値に替えて、配置配線後の電気容量を用いる。引き続き所定の仕様が得られない場合は、これらの工程を繰り返すことになる。この繰り返し回数が多いと、設計期間が増大し、低価格で機能回路を提供できなくなる。

最初の論理合成時に、仮の電気容量を大きめに見積もっておくことで、配置配線後の電気容量に対してマージンを付けておくことができる。しかし、本来不要なバッファを追加するなどして回路規模が増大する。また、スタンダードセルを一様に大きくして、駆動能力を増強することも可能である。しかし、回路規模が増大すると同時に、入力容量が増大してしまい、消費電力が増大する。

本発明は、以上のような問題点を鑑みなされたもので、機能回路設計における論理合成及び配置配線の繰り返しに要する時間を短縮することで低価格・高性能な機能回路を提供する。このような機能回路を用いることで、低価格・高性能な半導体装置を提供する。また、このような機能回路を同一基板上に搭載することで、低価格・薄型・軽量・高精彩・低消費電力な表示装置を提供する。

スタンダードセルには、例えば、入力信号に対して、否定（以下、ＮＯＴ）、論理和（ＯＲ）、論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、否定論理積（ＮＡＮＤ）、排他的論理和（ＸＯＲ）、排他的否定論理和（ＸＮＯＲ）のように、入力信号が確定すると出力信号が確定する機能を有するスタンダードセルがある。本明細書中では、これらのスタンダードセルをまとめてゲートセルと呼び、各々ＮＯＴセル、ＯＲセル、ＡＮＤセル、ＮＯＲセル、ＮＡＮＤセル、ＸＯＲセル、ＸＮＯＲセルなどと言う。

また、フリップフロップ（ＦＦ）、ラッチ（ＬＡＴ）のように、入力信号の履歴に応じた出力を得る機能を有するスタンダードセルもある。本明細書中では、これらのスタンダードセルをまとめて順序セルと呼び、ＦＦセル、ＬＡＴセルなどと言う。

一般にスタンダードセルは、更に小さな、基本的な電気回路の機能を有する回路素子から構成されている。本明細書中では、これらの回路素子のうち、ＮＯＴ、ＯＲ、ＡＮＤ、ＮＯＲ、ＮＡＮＤ、ＸＯＲ、ＸＮＯＲのように、入力信号が確定すると出力信号が確定する機能を有する回路素子をまとめてゲート回路と呼び、各々ＮＯＴゲート回路、ＯＲゲート回路、ＡＮＤゲート回路、ＮＯＲゲート回路、ＮＡＮＤゲート回路、ＸＯＲゲート回路、ＸＮＯＲゲート回路などと言う。同様に、ＦＦ、ＬＡＴのように、動作の履歴によって異なる信号を出力する機能を有する回路素子をまとめて順序回路と呼び、各々ＦＦ回路、ＬＡＴ回路と言う。ゲート回路と順序回路とをまとめて論理回路と言う。

なお、ゲートセルは、少なくとも１つのゲート回路から構成され、順序回路を含まないスタンダードセルとする。また、順序セルは少なくとも１つの順序回路から構成され、ゲート回路を含まない、もしくは少なくとも１つ含んでいるスタンダードセルとする。

各スタンダードセルの機能、回路構成、動作タイミング、出力の駆動能力、面積、レイアウトなどの情報はセルライブラリと呼ばれるデータベースに登録されている。このうち、論理合成では、機能、動作タイミングなどの情報を利用し、与えられた制約条件、例えば動作速度、面積、消費電力などを満たすように、セルライブラリから適宜最適なスタンダードセルを選んでネットリストを生成する。また、配置配線では、レイアウトなどの情報を利用する。

さて、機能回路の動作速度は、ＦＦセル間の最大遅延時間の逆数に比例する。ここで遅延時間は、ＦＦセル間の論理回路に含まれるスタンダードセル毎のゲート遅延、配線遅延を足し合わせた値と考えることができる。なお、ゲート遅延と配線遅延とを完全に分離することは困難であるが、本明細書では便宜上、ゲート遅延とは、各スタンダードセルの出力端子に接続された電気容量がゼロの場合を想定し、この場合における入力信号変化から出力信号の変化までの応答時間とする。また、配線遅延とは、各スタンダードセルの出力端子に有限の電気容量を接続した場合を想定し、この場合における入力信号変化から出力信号の変化までの応答時間から、前記のゲート遅延を引いた時間とする。

スタンダードセルにおけるゲート遅延は、シミュレーションで詳細に見積もることができる。一方配線遅延は、スタンダードセルの出力の駆動能力と出力端子に接続された配線の電気容量とによって決まる。従って、配線の電気容量が決まらないと、配線遅延も決まらない。なお、セルライブラリには、一般に動作タイミング情報として、スタンダードセルの出力端子に適当な電気容量が接続された場合における、入力信号変化に対する出力信号の変化の遅延時間、すなわちゲート遅延時間と配線遅延との合計、が登録されている。

本発明では、論理合成及び配置配線に用いるスタンダードセルを、入力側の論理回路と出力側の論理回路とから構成し、出力側の論理回路の出力駆動能力を大きくし、入力側の論理回路のゲート入力容量を小さくする。

スタンダードセルをこのような構成にすることで、機能回路における遅延時間のうち、スタンダードセル内におけるゲート遅延の占める割合を相対的に高めることができる。従って、各スタンダードセル内におけるゲート遅延を精度良く見積もれれば、配置配線後の配線容量を事前に正確に見積もれなくても、論理合成の時点で動作周波数を精度良く求めることができる。つまり、論理合成結果の信頼性が向上し、論理合成と自動配置配線とを繰り返す必要が無くなり、設計期間を短縮することができる。

以上により、低価格・高性能な機能回路を提供できる。また、このような機能回路を同一基板上に搭載することで、低価格・薄型・軽量・高精彩・低消費電力な表示装置を提供できる。

本発明の構成は、薄膜トランジスタにより構成される機能回路を有する半導体装置であって、前記機能回路は少なくとも１つのスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々少なくとも１つのゲート回路または順序回路から構成されていることを特徴とする。

また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を有する半導体装置であって、前記機能回路は少なくとも１つのスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々複数のゲート回路または順序回路から構成されていることを特徴とする。

また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を有する半導体装置であって、前記機能回路は複数のスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々少なくとも１つのゲート回路または順序回路から構成されていることを特徴とする。

また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を有する半導体装置であって、前記機能回路は複数のスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々複数のゲート回路または順序回路から構成されていることを特徴とする。

上記構成において、前記ゲート回路は、ＮＯＴゲート回路、ＯＲゲート回路、ＡＮＤゲート回路、ＮＯＲゲート回路、ＮＡＮＤゲート回路、ＸＯＲゲート回路、ＸＮＯＲゲート回路のいずれかとしても良い。

また、上記構成において、前記順序回路は、ＦＦ回路またはＬＡＴ回路としても良い。

また、上記構成において、前記入力側の論理回路は、チャネル幅が１０μｍ以下の少なくとも１つの薄膜トランジスタから構成されていても良い。

また、上記構成において、前記出力側の論理回路は、チャネル幅が５μｍ以上の少なくとも１つの薄膜トランジスタから構成されていても良い。

また、上記構成において、前記機能回路は、中央処理装置、記憶装置、スタティック型メモリ、ダイナミック型メモリ、不揮発性メモリの少なくとも一つから構成されていても良い。

また、上記構成において、前記薄膜トランジスタは、絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いても良い。

また、上記構成において、前記絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板、SOI基板のいずれかとしても良い。

また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を同一基板上に有する表示装置であって、前記機能回路は少なくとも１つのスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々少なくとも一つのゲート回路または順序回路の少なくとも１つから構成されていることを特徴とする。

また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を同一基板上に有する表示装置であって、前記機能回路は少なくとも１つのスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々複数のゲート回路または順序回路の少なくとも１つから構成されていることを特徴とする。

また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を同一基板上に有する表示装置であって、前記機能回路は複数のスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々少なくとも一つのゲート回路または順序回路の少なくとも１つから構成されていることを特徴とする。

また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を同一基板上に有する表示装置であって、前記機能回路は複数のスタンダードセルから構成されており、前記スタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、前記入力側の論理回路及び前記出力側の論理回路は、各々複数のゲート回路または順序回路の少なくとも１つから構成されていることを特徴とする。

また、上記構成において、前記表示装置は、液晶表示装置であっても良い。

また、上記構成において、前記表示装置は、自発光素子を用いた表示装置であっても良い。

また、上記構成からなる半導体装置若しくは上記構成からなる表示装置を電子機器に組み込むことが有効である。

本発明により、論理合成の時点で自動配置配線後の配線容量を正確に見積もれなくても、動作周波数を精度良く見積もることができる。つまり、論理合成結果の信頼性が向上し、論理合成と自動配置配線とを繰り返す必要が無くなり、設計期間を短縮することができる。

以上により、低価格・高性能な機能回路を有する半導体装置を提供できる。また、このような機能回路を同一基板上に搭載することで、低価格・薄型・軽量・高精彩・低消費電力な表示装置を提供できる。

本実施の形態では、本発明に係わる半導体装置及び表示装置において、機能回路を形成するスタンダードセルについて、図２及び図３を用いて説明する。ここでは、スタンダードセルとして、ＮＯＲセル及びＮＡＮＤセルを取り上げる。

まず、本発明を用いない回路構成について説明する。図２（Ａ）及び（Ｂ）に、ＮＯＲセル及びＮＡＮＤセルを、各々１個ずつのＮＯＲゲート回路及びＮＡＮＤゲート回路で構成した例を示す。ここで、ＮＯＲセルの入力端子２１１及び２１２、出力端子２１３、ＮＯＲゲート回路２１４である。また、ＮＡＮＤセルの入力端子２２１及び２２２、出力端子２２３、ＮＡＮＤゲート回路２２４である。

また、図３（Ａ）及び（Ｂ）に、図２（Ａ）及び（Ｂ）に各々相当するＣＭＯＳ回路をＴＦＴで構成した回路を示す。なお、図２（Ａ）及び（Ｂ）と、図３（Ａ）及び（Ｂ）と、で一致する部分には同一の番号を付している。ここで、Ｎチャネル型ＴＦＴ３１１、３１２、３２１、３２２、Ｐチャネル型ＴＦＴ３１３、３１４、３２３、３２４である。

一方、本実施の形態では、ＮＯＲセル及びＮＡＮＤセルとして、各々図２（Ｃ）及び（Ｄ）のような回路構成とする。ここで、ＮＯＲセルの入力端子２３１及び２３２、出力端子２３３、ＮＯＴゲート回路２３４及び２３５、ＮＡＮＤゲート回路２２６、ＮＯＴゲート回路２２７である。また、ＮＡＮＤセルの入力端子２４１及び２４２、出力端子２４３、ＮＯＴゲート回路２４４及び２４５、ＮＡＮＤゲート回路２４６、ＮＯＴゲート回路２４７である。

また、図３（Ｃ）及び（Ｄ）に、図２（Ｃ）及び（Ｄ）に各々相当するＣＭＯＳ回路をＴＦＴレベルで示す。なお、図２（Ｃ）及び（Ｄ）と、図３（Ｃ）及び（Ｄ）と、で一致する部分には同一の番号を付している。ここで、Ｎチャネル型ＴＦＴ３３０、３３２、３３４、３３５、３３８、３４０、３４２、３４４、３４５、３４８、Ｐチャネル型ＴＦＴ３３１、３３３、３３６、３３７、３３９、３４１、３４３、３４６、３４７、３４９である。

図２（Ｃ）及び図３（Ｃ）において、ＮＯＲセルの入力側の論理回路２３８は、ＮＯＴゲート回路２３４及び２３５とＮＡＮＤゲート回路２３６とからなる。また、出力側の論理回路２３９は、ＮＯＴゲート回路２３７からなる。同様に、図２（Ｄ）及び図３（Ｄ）において、ＮＡＮＤセルの入力側の論理回路２４８は、ＮＯＴゲート回路２４４及び２４５とＮＯＲゲート回路２４６とからなる。また、出力側の論理回路２４９は、ＮＯＴゲート回路２４７からなる。

図２（Ｃ）及び図３（Ｃ）において、出力側の論理回路２３９のＮＯＴゲート回路２３７は駆動能力を大きくする。具体的には図３（Ｃ）におけるＮチャネル型ＴＦＴ３３８とＰチャネル型ＴＦＴ３３９とのチャネル幅を大きくする。同様に、図２（Ｄ）及び図３（Ｄ）において、出力側の論理回路２４９のＮＯＴゲート回路２４７は駆動能力を大きくする。具体的には図３（Ｄ）におけるＮチャネル型ＴＦＴ３４８とＰチャネル型ＴＦＴ３４９とのチャネル幅を大きくする。ここで、配線容量モデルに対する自動配置配線後の配線容量のマージンを見込んで十分な大きさとすることが望ましい。

また、図２（Ｃ）及び図３（Ｃ）において、入力側の論理回路２３８のＮＯＴゲート回路２３４と２３５とは入力容量を小さくする。具体的には図３（Ｃ）のＮチャネル型ＴＦＴ３３０、３３２及びＰチャネル型ＴＦＴ３３１、３３３のチャネル幅を小さくする。同様に、図２（Ｄ）及び図３（Ｄ）において、入力側の論理回路２４８のＮＯＴゲート回路２４４と２４５とは入力容量を小さくする。具体的には図３（Ｄ）のＮチャネル型ＴＦＴ３４０、３４２及びＰチャネル型ＴＦＴ３４１、３４３のチャネル幅を小さくする。なお、スタンダードセル内のゲート遅延が可能な限り小さく且つレイアウト面積が小さくなるように、適宜ＴＦＴのチャネル幅とレイアウトサイズを最適化する。

スタンダードセルをこのような構成にすることで、機能回路における遅延時間のうち、スタンダードセル内におけるゲート遅延の占める割合を相対的に高めることができる。スタンダードセル内におけるゲート遅延はシミュレーションにより精度良く見積もることができ、配置配線結果の影響を受けない。一方、配線遅延は、配置配線結果の影響を受けるが、そもそも配線遅延の寄与が相対的に低い。そのため、配置配線後の配線容量が最初の見積もりより大きくなったとしても、配置配線後の動作速度と論理合成時の見積もりとの差は少ないと期待される。

ところで、単にスタンダードセルの駆動能力を大きくするのであれば、ＴＦＴ構成を図３（Ａ）及び（Ｂ）のままで、ＴＦＴのチャネル幅を大きくしても良い。この場合、図３（Ｃ）及び（Ｄ）のＴＦＴ構成と比べて、全ＴＦＴ数ははるかに少ない。また、スタンダードセル内におけるゲート遅延も縮小できる。また、機能回路の遅延時間において、相対的にゲート遅延の割合を高めることにも相当するので、上記のように、配置配線後の動作速度と論理合成時の見積もりとの差は少ないと期待される。

しかしながら、レイアウト面積及び低消費電力の点で、本発明のような回路構成にした方が有利となる可能性が高い。例えば、図３（Ａ）のＴＦＴ構成で、Ｎチャネル型ＴＦＴ３１１、３１２、Ｐチャネル型ＴＦＴ３１３、３１４のチャネル幅を各々１０μｍ、１０μｍ、４０μｍ、４０μｍとする。一方、同様な出力の駆動能力を図３（Ｃ）のＴＦＴ構成で実現する場合、Ｎチャネル型ＴＦＴ３３８、Ｐチャネル型ＴＦＴ３３９のチャネル幅は１０μｍ、２０μｍで良い。また、他のＴＦＴについて、例えばＮチャネル型ＴＦＴ３３０、３３２、３３４、３３５、Ｐチャネル型ＴＦＴ３３１、３３３、３３６、３３７のチャネル幅を各々２μｍ、２μｍ、５μｍ、５μｍ、４μｍ、４μｍ、５μｍ、５μｍとする。

この場合、各ＴＦＴサイズの総和は、図３（Ａ）の場合１００μｍに対し、図３（Ｃ）の場合６２μｍで済む。従って、レイアウト面積を図３（Ｃ）の場合の方が小さくできる可能性が高い。また、回路動作時における、各ＴＦＴのゲート容量の充放電に要する消費電流は、図３（Ｃ）の方が少なくて済む。従って、消費電流も少なくできる可能性がある。さらに、スタンダードセルの入力容量を、図３（Ｃ）の場合では、大幅に縮小できる。

ここで、スタンダードセルの出力駆動能力をさらに高めるために、出力側の論理回路２３９を、例えば複数のＮＯＴゲート回路で構成することも有効である。この場合、入力側の論理回路をチャネル幅がより小さなＴＦＴで構成することが可能であり、スタンダードセルの入力容量を更に縮小できる。また、更なるゲート遅延の短縮や、レイアウト面積縮小の可能性がある。

但し、実際にどの程度レイアウト面積が小さくなるか、若しくは消費電流が小さくなるかは、具体的な回路構成、マスクのデザインルール、ＴＦＴ特性などに大きく依存する。従って、設計上の制約条件により、本実施の形態と同様の回路構成のスタンダードセルを、異なる回路構成のスタンダードセルと適宜組み合わせて機能回路を構成することも有効である。

なお、本発明の趣旨は、スタンダードセルの入力容量を小さく、駆動能力を大きくすることであるので、入力側の論理回路および出力側の論理回路の区分は必ずしも重要ではない。例えば、図２（Ｃ）において、ＮＯＲセルの入力側の論理回路２３８は、ＮＯＴゲート回路２３４及び２３５からなり、出力側の論理回路２３９は、ＮＡＮＤゲート回路２３６とＮＯＴゲート回路２３７とからなる構成としても良い。同様に、図２（Ｄ）において、ＮＡＮＤセルの入力側の論理回路２４８は、ＮＯＴゲート回路２４４及び２４５からなり、出力側の論理回路２４９は、ＮＯＲゲート回路２４６とＮＯＴゲート回路２４７とからなる構成としても良い。

なお、本実施の形態では、スタンダードセルの例として、ゲートセルであるＮＯＲセル及びＮＡＮＤセルについて、入力側の論理回路及び出力側の論理回路を各々ゲート回路で構成する場合について説明したが、その他のゲートセル、例えばＮＯＴセル、ＯＲセル、ＡＮＤセル、ＸＯＲセル、ＸＮＯＲセルについても同様な構成とすることが可能である。すなわち、入力側の論理回路及び出力側の論理回路を各々ゲート回路で構成することが可能である。

また、ＦＦセル、ＬＡＴセルなど順序セルについても、入力側の論理回路または出力側の論理回路の少なくとも一方に、順序回路を含めることで、同様の構成とすることが可能である。

以上の様に、スタンダードセルを、入力側の論理回路と出力側の論理回路とに分けた構成にすることで、配線容量モデルによる見積もり精度が悪くても、論理合成の時点で、機能回路の動作速度を精度良く推定できる。つまり、論理合成結果の信頼性が向上し、論理合成と自動配置配線とを繰り返す必要が無くなり、機能回路の設計期間を短縮できる。従って、低価格・高性能な機能回路を有する半導体装置を提供できる。また、このような機能回路を同一基板上に搭載することで、低価格・薄型・軽量・高精彩・低消費電力な表示装置を提供できる。

本実施例では、本発明における表示装置の一例として、ＣＰＵやＳＲＡＭ等から構成される機能回路を同一基板上に有する表示装置を説明する。

図４に、本実施例における表示装置の上面図を示す。図４において表示装置は、絶縁表面を有する基板５００上に形成されたＴＦＴを用いて構成される、表示部５５１と機能回路５５２とを有する。表示部５５１は、画素部５０１と、走査線駆動回路５０２、信号線駆動回路５０３を有する。また、機能回路５５２は、ＣＰＵ５０７、ＳＲＡＭ（記憶回路）５０４を有する。表示部５５１において、画素部５０１は画像の表示を行なう。また、走査線駆動回路５０２及び信号線駆動回路５０３によって、画素部５０１の各画素への映像信号の入力が制御される。ＳＲＡＭ５０４は、複数のマトリクス状に配置された記憶セル（図示せず）によって構成される。各記憶セルは、ＣＰＵ５０７において入出力される信号を記憶する等の機能を有する。また、ＣＰＵ５０７は、走査線駆動回路５０２、信号線駆動回路５０３への制御信号を出力する等の機能を有する。

なお、機能回路５５２は、ＧＰＵ（映像信号処理回路）５６７を有していてもよい。この構成を図５に示す。なお、図５と同じ部分は同じ符号を用いて示し説明は省略する。ＧＰＵ５６７によって、基板５００外部より入力された信号は表示部５５１に入力するための信号に変換される。

図４、図５において、表示部５５１としては、液晶表示装置または自発光素子を用いた表示装置などを用いることができる。

機能回路５５２の設計においては、可能な限り短期間で小面積・低消費電力・高動作速度を実現しなくてはならない。従って、実施の形態に示した方法が有効である。これにより、機能回路５５２の設計期間を短縮でき、低価格・高性能な機能回路を提供できる。また、このような機能回路を同一基板上に搭載することで、低価格、薄型、軽量、高精彩、低消費電力な表示装置を提供できる。

本実施例では、実施例１に示した機能回路を同一基板上に有する表示装置におけるＴＦＴの作成方法の一例を、図６を用いて説明する。なお、機能回路部のＴＦＴ作製方法は、本発明における半導体装置の作製方法にそのまま適用できる。

図６（Ａ）において、基板１０１は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板１０１を用いる。

次いで、基板１０１上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜（図示せず）を形成する。下地膜は、前記絶縁膜の単層構造でも前記絶縁膜を２層以上積層させた構造であっても良い。

下地膜の１層目として、プラズマＣＶＤ法を用いてＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される窒化酸化珪素膜を１０〜２００nm（好ましくは５０〜１００nm）の厚さに形成する。本実施例では、窒化酸化珪素膜を５０nmの厚さに形成する。次いで下地膜の２層目として、プラズマＣＶＤ法を用いてＳｉＨ₄及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜を５０〜２００nm（好ましくは１００〜１５０nm）の厚さに形成する。本実施例では、酸化窒化珪素膜を１００nmの厚さに形成する。

続いて下地膜上に半導体膜を形成する。半導体膜は公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により２５〜８０nm（好ましくは３０〜６０nm）の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等）を用いて結晶化させる。なお、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法とを組み合わせてもよい。例えば、結晶化を助長する金属元素を用いる熱結晶化法を行った後、レーザ結晶化法を行っても良い。

そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層（半導体活性層）１０２ａ〜１０２ｄを形成する。なお前記半導体層として、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜等を用いることができる。

本実施例では、プラズマＣＶＤ法を用いて、膜厚５５nmの非晶質珪素膜を成膜する。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化を行った後、熱結晶化を行って結晶質珪素膜を形成する。その後、フォトリソグラフィ法を用いたパターニング処理によって島状の半導体層１０２ａ〜１０２ｄを形成する。

なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶を使ったレーザを用いることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ₄レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５nm）を適用する。

また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜７００mJ/cm²(代表的には２００〜３００mJ/cm²)とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Hzとし、レーザーエネルギー密度を３００〜１０００mJ/cm²(代表的には３５０〜５００mJ/cm²)とすると良い。

しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００nmの非晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。

なお島状の半導体層１０２ａ〜１０２ｄを形成した後、微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。こうして、チャネル領域となる領域にも微量な不純物元素を添加して、ＴＦＴのしきい値を制御することが可能である。

次いで、半導体層１０２ａ〜１０２ｄを覆うゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜１０３としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５nmの厚さに形成する。勿論、ゲート絶縁膜１０３は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。なおゲート絶縁膜１０３として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）、電力密度０．５〜０．８W/cm²で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜１０３として良好な特性を得ることができる。

次いで、第１の導電膜１０４ａをＴａＮで２０〜１００nmの厚さに形成し、第２の導電膜１０４ｂをＷで１００〜４００nmの厚さに形成する。こうして、２層の積層構造を有する１ｓｔ配線層を形成する。本実施の形態では、膜厚３０nmのＴａＮ膜からなる第１の導電膜１０４ａと、膜厚３７０nmのＷ膜からなる第２の導電膜１０４ｂを積層形成する。

本実施例では、第１の導電膜１０４ａであるＴａＮ膜は、Ｔａのターゲットを用いて、窒素を含む雰囲気内においてスパッタ法で形成する。また第２の導電膜１０４ｂであるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート配線として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。

なお本実施例では、第１の導電膜１０４ａをＴａＮ膜、第２の導電膜１０４ｂをＷ膜とするが、第１の導電膜１０４ａ及び第２の導電膜１０４ｂを構成する材料は特に限定されない。第１の導電膜１０４ａ及び第２の導電膜１０４ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。

なお、第１の導電膜１０４ａと第２の導電膜１０４ｂとにより構成される導電膜が、実施の形態２及び実施の形態２に示した１ｓｔ配線層に対応する。

次に、レジスト１０５を成膜する。レジスト１０５の成膜法としては、塗布法を用いることができる。なお、塗布法には、スピンコータやロールコータを用いればよい。レジスト１０５は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。

次いで図６（Ｂ）に示すように、レジスト１０５を露光（第１の露光）して、レジストマスク１０８、１０９及び１８５を形成し、ゲート配線を作製するための第１のエッチング処理（１ｓｔ配線層エッチング１）を行なう。本実施例では、第１のエッチング処理におけるエッチングの手法として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して行なう。基板側（試料ステージ）にも１００WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。

ただし、半導体層１０２ｃ、１０２ｄ上に形成された第１の導電膜１０４ａと第２の導電膜１０４ｂの部分は、レジストマスク１８５で覆われているため、エッチングされない。

上記エッチング条件では、レジストマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果によって第１の導電層１０６ａ、１０７ａ及び第２の導電層１０６ｂ、１０７ｂの端部がテーパー形状となる。ここで、テーパー形状を有する部分（テーパー部）の角度（テーパー角）とは、基板１０１表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。エッチング条件を適宜選択することによって、第１の導電層及び第２の導電層においてテーパー部の角度を１５〜４５°とすることができる。ゲート絶縁膜１０３上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１０６、１０７（第１の導電層１０６ａ、１０７ａと第２の導電層１０６ｂ、１０７ｂ）を形成する。このとき、ゲート絶縁膜１０３においては、露出した領域が２０〜５０nm程度エッチングされ、薄くなった領域が形成される。

そして、第１のドーピング処理（ドーピング１）を行い、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴atoms/cm²とし、加速電圧を６０〜１００kVとして行なう。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、第１の形状の導電層１０６、１０７（第１の導電層１０６ａ、１０７ａと第２の導電層１０６ｂ、１０７ｂ）がＮ型を付与する不純物元素に対するマスクとして、自己整合的に第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂが形成される。第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂには１×１０²⁰〜１×１０²¹atoms/cm³の濃度範囲でＮ型を付与する不純物元素を添加する。

次に、図６（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理（１ｓｔ配線層エッチング２）を行なう。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。こうして、第２のエッチング処理により第２の形状の導電層４１２、４１３（第１の導電層４１２ａ、４１３ａと第２の導電層４１２ｂ、４１３ｂ）を形成する。このとき、ゲート絶縁膜１０３においては、露出した領域はさらに２０〜５０nm程度エッチングされ薄くなる。

そして、第２のドーピング処理（ドーピング２）を行なう。この場合、第１のドーピング処理よりもドーズ量を下げて、高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０kVとし、１×１０¹³atoms/cm²のドーズ量で行い、図２（Ｂ）で島状半導体層に形成された第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂの内側に新たな不純物領域を形成する。ドーピングは、第２の導電層４１２ｂ、４１３ｂを不純物元素に対するマスクとして用い、第１の導電層４１２ａ、４１３ａの下側の領域における半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域４１６ａ、４１６ｂ、４１８ａ、４１８ｂが形成される。この第２の不純物領域４１６ａ、４１６ｂ、４１８ａ、４１８ｂに添加されたリン（Ｐ）の濃度は、第１の導電層４１２ａ、４１３ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層４１２ａ、４１３ａのテーパー部と重なる半導体層において、第１の導電層４１２ａ、４１３ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。

続いて、図６（Ｄ）に示すように第３のエッチング処理（１ｓｔ配線層エッチング３）を行なう。エッチングガスにＣＨＦ₆を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行なう。第３のエッチング処理により、第１の導電層４１２ａ、４１３ａのテーパー部を部分的にエッチングして、第１の導電層と半導体層との重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層１１２、１１３（第１の導電層１１２ａ、１１３ａと第２の導電層１１２ｂ、１１３ｂ）を形成する。このとき、ゲート絶縁膜１０３においては、露出した領域がさらに２０〜５０nm程度エッチングされ薄くなる。第３のエッチング処理によって、第２の不純物領域４１６ａ、４１６ｂ、４１８ａ、４１８ｂは、第１の導電層１１２ａ、１１３ａと重なる第２の不純物領域１１７ａ、１１７ｂ、１１９ａ、１１９ｂと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域１１６ａ、１１６ｂ、１１８ａ、１１８ｂとが形成される。

次いで図６（Ｅ）に示すように、レジストマスク１０８、１０９、１８５を除去した後、新たにレジスト１８６を成膜する。レジスト１８６の成膜法としては、塗布法を用いることができる。なお、塗布法にはスピンコータやロールコータを用いればよい。レジスト１８６は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。なお、レジスト１８６は、第１の露光の際に用いたレジスト１０５と同じ材料であっても良いし、異なっていても良い。

次いで、レジスト１８６を露光（第２の露光）し、レジストマスク１２３、１２４、１８７を形成する（図４（Ｆ））。なお、第２の露光における露光手段は、第１の露光と同じであっても良いし、異なっていてもよい。次いで、第４のエッチング処理（１ｓｔ配線層エッチング４）を行なう。こうして、ほぼ垂直な端部を有する第４の形状の導電層１２１、１２２（第１の導電層１２１ａ、１２２ａ、第２の導電層１２１ｂ、１２２ｂ）が形成される。なお、半導体層１０２ａ、１０２ｂ上に形成された第３の形状の導電層１１２、１１３（第１の導電層１１２ａ、１１３ａ、第２の導電層１１２ｂ、１１３ｂ）の部分は、レジストマスク１８７で覆われているため、エッチングされない。

この後、第３のドーピング処理（ドーピング３）を行なう。第３のドーピング処理では、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴atoms/cm²とし、加速電圧を６０〜１００kVとして行なう。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、レジストマスク１２３、１２４及び１８７は、Ｎ型を付与する不純物元素に対するマスクとして、第４の不純物領域１２５ａ、１２５ｂ、１２６ａ、１２６ｂを形成される。第４の不純物領域１２５ａ、１２５ｂ、１２６ａ、１２６ｂには１×１０²⁰〜１×１０²¹atoms/cm³の濃度範囲でＮ型を付与する不純物元素が添加される。なお、半導体層１０２ａ、１０２ｂは、レジストマスク１８７で覆われているため、第３のドーピング処理において、不純物元素は添加されない。

なお、本実施例では、第４の不純物領域１２５ａ、１２５ｂ、１２６ａ、１２６ｂへの不純物元素のドーピング（第３のドーピング処理）の条件を、第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂへの不純物元素のドーピング（第１のドーピング処理）の条件と同じにする。しかしこれに限定されない。第１のドーピング処理と、第３のドーピング処理とでは、条件が異なっていてもよい。

次いで、図６（Ｇ）に示すように、レジストマスク１８７、１２３、１２４を除去した後、新たにレジストマスク１２７及び１２８を形成し、第４のドーピング処理（ドーピング４）を行なう。第４のドーピング処理では、Ｐ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行なえば良い。Ｐチャネル型ＴＦＴを形成する島状半導体層１０２ｂ及び１０２ｄに、Ｐ型の不純物元素が添加された第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂ、１２９ａ、１２９ｂを形成する。この際、第３の形状の導電層１１３ｂ及び第４の形状の導電層１２２を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。なお、Ｎチャネル型ＴＦＴを形成する島状半導体層１０２ａ、１０２ｃはレジストマスク１２７及び１２８で全面を被覆しておく。

なお、第１のドーピング処理、第２のドーピング処理、第３のドーピング処理によって、第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂ、１２９ａ、１２９ｂにはそれぞれ異なる濃度でリンが添加されている。しかし、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法により、そのいずれの領域においてもＰ型を付与する不純物元素を添加する。この際、第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂのＰ型を付与する不純物元素の濃度が２×１０²⁰〜２×１０²¹atoms/cm³となるようにする。こうして、第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂは、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。また、第４の不純物領域１２９ａ、１２９ｂは、Ｐチャネル型ＴＦＴのＬｏｖ領域として問題なく機能する。

以上の工程により、それぞれの半導体層１０２ａ〜１０２ｄに不純物領域が形成される。島状半導体層と重なる第３の形状の導電層１１２、１１３及び、第４の形状の導電層１２１、１２２がゲート配線として機能する。

こうして図６（Ｈ）に示すように、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２、Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４が形成される。

Ｎチャネル型ＴＦＴ７１は、チャネル領域１９２、ソース領域及びドレイン領域に相当する高濃度不純物領域１１０ａ、１１０ｂ、ゲート配線と重なる低濃度不純物領域（Ｌｏｖ領域）１１７ａ、１１７ｂ、ゲート配線と重ならない低濃度不純物領域（Ｌｏｆｆ領域）１１６ａ、１１６ｂを有する。一方、Ｐチャネル型ＴＦＴ７２は、チャネル領域１９３、ソース領域及びドレイン領域に相当する高濃度不純物領域１９０ａ、１９０ｂ、ゲート配線と重なる低濃度不純物領域（Ｌｏｖ領域）１２９ａ、１２９ｂを有する。なお、Ｌｏｆｆ領域は有さない構造である。Ｎチャネル型ＴＦＴ７１及びＰチャネル型ＴＦＴ７２のゲート配線は、テーパー形状の端部を有する。そのため、ゲート配線を小さくするには、不適当な形状のＴＦＴである。しかし、Ｌｏｖ領域や、Ｌｏｆｆ領域を、ゲート配線の作製工程において、自己整合的に作製することが可能であるため、ＴＦＴ作製における工程数を抑えることができる。こうして、工程数を低減して耐圧性の高いＴＦＴを形成することが可能である。

また、Ｎチャネル型ＴＦＴ７３は、チャネル領域１９４、ソース領域及びドレイン領域に相当する高濃度不純物領域１２５ａ、１２５ｂを有する。また、Ｐチャネル型ＴＦＴ７４は、チャネル領域１９５、ソース領域及びドレイン領域に相当する高濃度不純物領域１９１ａ、１９１ｂを有する。Ｎチャネル型ＴＦＴ７３及びＰチャネル型ＴＦＴ７４は、シングルドレイン構造である。Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４を、Ｌｏｖ領域やＬｏｆｆ領域を有するＴＦＴとする場合は、新たなマスクが必要となり、工程数が増えるといった問題がある。しかし、ゲート配線の端部を垂直にエッチングするため、微細化が可能である。

例えば、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２は、表示部のように耐圧性が要求される回路の作製に、Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４は、機能回路部のように微細化が要求される回路の作製に適している。

なお、第１の露光の工程において用いる露光手段と、第２の露光の工程において用いる露光手段とは、同じとすることもできるし、異ならせることも可能である。ここで、一般に、露光に用いる放射エネルギー源の、波長が短いほど、露光の際の解像度は高くなる。そこで例えば、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２に対して、Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４の方が微細化を求められる場合、第１の露光の工程に用いる光の波長に対して、第２の露光の工程に用いる光の波長は、短いものにする。

また、第１の露光の工程に用いる露光装置と、第２の露光の工程に用いる露光装置とは、同じにすることもできるし、異ならせることも可能である。

例えば、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２に対してＮチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４の方が微細化を求められる場合、第１の露光の工程では、ＭＰＡを用いて露光を行い、第２の露光の工程では、ステッパーを用いて露光を行なう。ここで一般に、ＭＰＡでは、一度に大きな範囲を露光することが可能であるため、半導体装置の生産性において有利である。一方ステッパーでは、レクチル上のパターンを光学系で投影し、基板側ステージを動作及び停止（ステップ・アンド・リピート）することによって、レジストにパターンを露光する。ＭＰＡと比較して、一度に大きな範囲を露光することができないが、ライン・アンド・スペース（Ｌ＆Ｓ）の解像度（以下、解像度はＬ＆Ｓの解像度をいう）を高くすることが可能である。

また別の例としては、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２に対してＮチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４の方が微細化を求められる場合、第１の露光の工程では、レクチル上のパターンを光学系でレジストに投影する際の縮小率の小さなステッパーを用い、第２の露光の工程では、レクチル上のパターンを光学系でレジストに投影する際の縮小率の大きなステッパーを用いて露光を行なう。なお、ステッパーの縮小率とは、レクチル上のパターンを、１／Ｎ（Ｎは整数）倍してレジスト上に投影した際のＮを示すものとする。ここで一般に、レクチル上のパターンを光学系でレジストに投影する際の縮小率の大きなステッパーは、一度に露光可能な範囲は狭いが解像度が高い。一方、レクチル上のパターンを光学系でレジストに投影する際の縮小率の小さなステッパーは、一度に露光可能な範囲は広いが解像度が低い。

上記の様に、第１の露光の工程と第２の露光の工程において露光手段を変えることによって、高い生産性を有し、且つ、特性の良いＴＦＴを有する半導体装置を作製することが可能である。なお、第１の露光及び第２の露光工程において用いる露光手段（露光条件及び露光装置）は、上記に限定されない。公知の露光手段を自由に用いることが可能である。また、第１の露光工程、第２の露光工程それぞれは、複数の露光手段を用いて行っても良い。

なお、本実施例では、シングルゲート型のＴＦＴの作製工程を示したが、ダブルゲート構造や、それ以上のゲート数を有するマルチゲート構造でも構わない。

なお、本実施例では、トップゲート型のＴＦＴを示し、その作製工程を示した。しかし、本実施例の方法は、デュアルゲート型のＴＦＴに対しても適用することが可能である。なお、デュアルゲート型のＴＦＴとは、チャネル領域の上に絶縁膜を介して重なるゲート配線と、当該チャネル領域の下に絶縁膜を介して重なるゲート配線とを有するＴＦＴである。

また、本実施例に示した方法を用いれば、１ｓｔ配線層を用いて形成される、ＴＦＴ以外の素子の電極や配線等の形状の自由度も増やすことが可能である。

本実施例では、実施例１に示した、機能回路を同一基板上に搭載した表示装置の一例として、液晶表示装置を作製する例を示す。なお、表示部及び機能回路の構成と、それらの回路に用いるＴＦＴは、実施例１及び実施例２と同じとすることができる。

図７に、本実施例における表示装置の断面図を示す。画素部を構成する画素ＴＦＴとして、Ｎチャネル型ＴＦＴ３６１を代表で示す。また、画素駆動回路部を構成する素子として、Ｎチャネル型ＴＦＴ３６２とＰチャネル型ＴＦＴ３６３を代表で示す。機能回路部を構成する素子として、Ｎチャネル型ＴＦＴ３６４とＰチャネル型ＴＦＴ３６５を代表で示す。Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５の作製方法は、実施例１において、図６で示した作製方法と同様であるので、ここでは説明は省略する。

図７（Ａ）に示すように、第１の層間絶縁膜６０３６を形成する。第１の層間絶縁膜６０３６としては、プラズマＣＶＤ法またはスパッタ法を用い厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成する。勿論、第１の層間絶縁膜６０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。

次いで、加熱処理（熱処理）を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中において４００〜７００℃で行なえばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行なう。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。また、第１の層間絶縁膜６０３６を形成する前に加熱処理を行っても良い。ただし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５のゲート配線が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜６０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行なうことが好ましい。

上記の様に、第１の層間絶縁膜６０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜６０３６に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。

次いで図７（Ｂ）に示すように、第１の層間絶縁膜６０３６上に、第２の層間絶縁膜６０３７を形成する。第２の層間絶縁膜６０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜６０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。本実施例では、膜厚１.６μmのアクリル膜を形成する。第２の層間絶縁膜６０３７によって、ＴＦＴ（Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５）による凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜６０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。

次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜６０３７、第１の層間絶縁膜６０３６及びゲート絶縁膜２０３をエッチングし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５それぞれのソース領域及びドレイン領域に達するコンタクトホールを形成する。次いで、各ＴＦＴのソース領域及びドレイン領域とそれぞれ電気的に接続される配線６０４０〜６０４６及び画素電極６０３９を形成する。なお本実施例では、配線６０４０〜６０４６及び画素電極６０３９は、膜厚５０nmのＴｉ膜と、膜厚５００nmのＡｌとＴｉの合金膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。ただし、反射性に優れた材料を用いることが好ましい。

続いて図７（Ｃ）に示すように、画素電極６０３９を少なくとも含む部分上に配向膜６０４７を形成し、ラビング処理を行なう。なお、本実施例では、配向膜６０４７を形成する前にアクリル樹脂膜等の有機樹脂膜をパターニングすることによって、基板間隔を保持するための柱状のスペーサ６０４８を所望の位置に形成する。また、柱状のスペーサに限らず、球状のスペーサを基板全面に散布してもよい。

次いで、対向基板７０００を用意する。対向基板７０００上に着色層（カラーフィルタ）７００１〜７００３、平坦化膜７００４を形成する。このとき、第１の着色層７００１と第２の着色層７００２とを重ねて遮光部を形成し、第２の着色層７００２と第３の着色層７００３の一部を重ねて遮光部を形成する。また、第１の着色層７００１と第３の着色層７００３の一部を重ねて、遮光部を形成してもよい。このように、新たに遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって、工程数の低減を可能とする。

次いで、平坦化膜７００４上に、透明導電膜からなる対向電極７００５を少なくとも画素部に対応する部分に形成する。その後、対向基板７００５の全面に配向膜７００６を形成し、ラビング処理を施す。

そして、画素部と駆動回路部及びＣＰＵ部が形成された基板２０１と対向基板７０００とを、シール材７００７で張り合わせる。シール材７００７には、フィラー（図示せず）が混入されていて、フィラーと柱状スペーサ６０４８によって、基板２０１と対向基板７０００とは均一な間隔で張り合わされる。その後、両基板（２０１と７０００）間に液晶材料７００８を注入し、封止材（図示せず）によって完全に封止する。液晶材料７００８は、公知の材料を用いればよい。このようにして、液晶表示装置が完成する。

そして、偏光板及びＦＰＣ（図示せず）を貼り付ける。ＦＰＣによって、基板２０１上に形成された素子又は回路から引き回された端子と外部信号端子とが接続される。こうして製品として完成する。

なお、本実施例では、画素電極６０３９を反射性に優れた金属膜で形成し、対向電極７００５は透光性を有する材料で形成する、反射型の液晶表示装置を例に示したがこれに限定されない。例えば、画素電極６０３９は透光性を有する材料で形成し、対向電極７００５は反射性を有する材料で形成する、透過型の液晶表示装置にも、本発明を適用することができる。また、半透過型の液晶表示装置にも、本発明を適用することが可能である。

本実施例は、実施の形態、実施例１、実施例２と自由に組み合わせて実施することが可能である。

本実施例では、実施例１に示した、機能回路を同一基板上に搭載した表示装置の一例として、各画素に発光素子を配置するＯＬＥＤ表示装置を作製する例を示す。なお、表示部及び機能回路の構成と、それらの回路に用いるＴＦＴは、実施例１及び実施例２及と同じとすることができる。

発光素子は、陽極と、陰極と、陽極と陰極に間に挟まれた有機化合物層とを有する構成である。陽極と陰極間に電圧を印加することによって、発光素子は発光する。有機化合物層は、積層構造とすることができる。代表的には、正孔輸送層／発光層／電子輸送層という積層構造が知られている。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。発光素子の陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。上記構造でなる有機化合物層に、一対の電極（陽極及び陰極）から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお、発光素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。ＯＬＥＤ表示装置は、応答性に優れ、低電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディスプレイとして注目されている。

図８に、本発明を用いて作製する半導体装置の断面図を示す。画素部を構成するＴＦＴとして、発光素子と直列に接続されたＴＦＴをＮチャネル型ＴＦＴ３６１として、代表で示す。また、画素駆動回路部を構成する素子として、Ｎチャネル型ＴＦＴ３６２とＰチャネル型ＴＦＴ３６３を代表で示す。ＣＰＵ部を構成する素子として、Ｎチャネル型ＴＦＴ３６４とＰチャネル型ＴＦＴ３６５を代表で示す。Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５の作製方法は、実施例２において図６で示した作製方法と同様であるので、ここでは説明は省略する。

実施例２に従って、図８（Ａ）の状態まで作製する。図８（Ｂ）において、第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成する。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、加熱処理（熱処理）を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中において４００〜７００℃で行なえばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行なう。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５のゲート電極が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行なうことが好ましい。

上記の様に、第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行なう手段でも良い。

次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜とスパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。本実施例では、膜厚１.６μmのアクリル膜を形成する。第２の層間絶縁膜５０３７によって、基板上２０１に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。

次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６及びゲート絶縁膜２０３をエッチングし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５それぞれのソース領域及びドレイン領域に達するコンタクトホールを形成する。

次いで、透明導電膜からなる画素電極５０３８を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化スズの化合物に酸化珪素を加えたもの（ＩＴＳＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５０３８が発光素子の陽極に相当する。本実施例では、ＩＴＳＯを１１０nm厚さで成膜した後、パターニングし、画素電極５０３８を形成する。

次いで、各ＴＦＴ（Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５）それぞれのソース領域及びドレイン領域とそれぞれ電気的に接続される配線５０３９〜５０４６を形成する。なお本実施例では、配線５０３９〜５０４６は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。こうして、画素部のＮチャネル型ＴＦＴ３６１のソース領域またはドレイン領域の一方は、配線５０３９によって画素電極５０３８と電気的に接続されている。ここで、画素電極５０３８上の一部と、配線５０３９の一部を重ねて形成することによって、配線５０３９と画素電極５０３８の電気的接続をとっている。

次いで図８（Ｄ）に示すように、第３の層間絶縁膜５０４７を形成する。第３の層間絶縁膜５０４７としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。その他に、シロキサン結合を含み、
珪素上にメチルやフェニルのような有機基が結合した有機シロキサン系の絶縁膜を用いても良い。

第３の層間絶縁膜５０４７の画素電極５０３８に対応する位置に開口部を形成する。第３の層間絶縁膜５０４７はバンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。

次いで、減圧下で１５０〜４５０℃、好ましくは２５０〜３５０℃の熱処理を行い、第３の層間絶縁膜５０４７の脱水処理をする。その後、大気に晒すことなく第３の層間絶縁膜５０４７の開口部において露出している画素電極５０３８上に、有機化合物層５０４８を形成する。有機化合物層５０４８としては、公知の有機発光材料を用いることができる。なお、有機発光材料と無機発光材料の両方を用いてもよいし、有機発光材料の代わりに無機発光材料を用いてもよい。

有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、中分子系有機発光材料とは、昇華性を有さず、かつ、重合度が２０程度以下の有機発光材料を示すものとする。

本実施例では蒸着法により低分子系有機発光材料を用いて有機化合物層５０４８を形成している。具体的には、正孔注入層として２０nm厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。

また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００nm程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造によって有機化合物層５０４８を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。

なお、有機化合物層５０４８は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物層５０４８は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造の有機化合物層５０４８であってもよい。

次に、有機化合物層５０４８の上には導電膜からなる対向電極５０４９が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。なお、ＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。本実施例では、対向電極５０４９が発光素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。

対向電極５０４９まで形成された時点で発光素子が完成する。なお、発光素子とは、画素電極（陽極）５０３８、有機化合物層５０４８及び対向電極（陰極）５０４９で形成されたダイオードを指す。

発光素子を完全に覆うようにしてパッシベーション膜５０５０を設けることは有効である。パッシベーション膜５０５０としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。カバレッジの良い膜をパッシベーション膜５０５０として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い有機化合物層５０４８の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、有機化合物層５０４８の酸化を抑制することが可能である。

なお、第３の層間絶縁膜５０４７を形成した後、パッシベーション膜５０５０を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。

なお、実際には図８（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板２０１上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。

本実施例では、本発明を用いて作製される表示システムの例について図９を用いて説明する。

ここで、表示システムとは、表示装置やＣＰＵ部が形成された基板に、ＦＰＣ等によって外付けされる回路も含めたものとする。表示装置の作製方法は、実施例１〜実施例３を用いる。表示システムの構成例を図９に示す。

基板５００上には、図４や図５で示したような構成の回路が形成されている。ここでは、図５に示した構成の回路を用いた例を示す。表示システム７００では、ＦＰＣ７１０によって基板５００と、電源回路７０１、クロック発振回路７０２、ＶＲＡＭ７０３、ＲＯＭ７０４、ＷＲＡＭ７０５とが電気的に接続されている。ここで電源回路７０１は、表示システム７００に入力される電源を、基板５００に形成された回路用の電源に変換する回路である。クロック発振回路７０２は、基板５００に形成された回路にクロック信号等の制御信号を入力する回路である。ＶＲＡＭ７０３は、ＧＰＵ５６７に入力される形式の映像信号を記憶するための回路である。ＲＯＭ７０４は、ＣＰＵ５０７を制御するための情報や表示システム７００に入力された映像信号が記憶された回路である。ＷＲＡＭ７０５は、ＣＰＵ５０７が処理を行なうための作業領域である。

なお、基板５００上に設けられたＳＲＡＭ５０４と、ＦＰＣ７１０によって接続されたＷＲＡＭ７０５とはどちらも、ＣＰＵ５０７の作業領域として機能するため、どちらか一方を省略することも可能である。例えば、ＣＰＵ５０７からのアクセスは多いが比較的少ない記憶容量でよい場合は、ＳＲＡＭ５０４を用いるのが好ましく、逆に、大きな記憶容量が求められるがＣＰＵ５０７からのアクセスは比較的少ない場合は、ＷＲＡＭ７０５を用いるのが好ましい。

本実施例では、本発明を用いて作製される電子機器の例について図１０を用いて説明する。

本発明を用いて作製した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１０に示す。

図１０（Ａ）は表示装置であり、筐体１４０１、支持台１４０２、表示部１４０３を含む。本発明は表示部１４０３を構成する表示装置に適用が可能である。本発明を用いることによって、表示装置の小型・軽量化・高機能化を実現できる。

図１０（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力１４１３、操作スイッチ１４１４、バッテリー１４１５、受像部１４１６などによって構成されている。本発明は表示部１４１２を構成する表示装置に適用が可能である。本発明を用いることによって、ビデオカメラの小型・軽量化・高機能化を実現できる。

図１０（Ｃ）はノート型のパーソナルコンピュータであり、本体１４２１、筐体１４２２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部１４２３を構成する表示装置に適用が可能である。また、本発明は本体１４２１内部のＣＰＵ，メモリなどの半導体装置に適用が可能である。本発明を用いることによって、パーソナルコンピュータの小型・軽量化・高機能化を実現できる。

図１０（Ｄ）は携帯情報端末であり、本体１４３１、スタイラス１４３２、表示部１４３３、操作ボタン１４３４、外部インターフェイス１４３５などによって構成されている。本発明は表示部１４３３を構成する表示装置に適用が可能である。また、本発明は本体１４３１内部のＣＰＵ，メモリなどの半導体装置に適用が可能である。本発明を用いることによって、携帯情報端末の小型・軽量化・高機能化を実現できる。

図１０（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４１、表示部１４４２、操作スイッチ１４４３、１４４４などによって構成されている。本発明は表示部１４４２を構成する表示装置に適用が可能である。また、本発明は本体１４４１内部のＣＰＵ，メモリなどの半導体装置に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。本発明を用いることによって、音響再生装置の小型・軽量化・高機能化を実現できる。

図１０（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによって構成されている。本発明は表示部（Ａ）１４５２および表示部（Ｂ）１４５５を構成する表示装置に適用が可能である。また、本発明は本体１４５１内部のＣＰＵ，メモリなどの半導体装置に適用が可能である。本発明を用いることによって、デジタルカメラの小型・軽量化・高機能化を実現できる。

図１０（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成されている。本発明は表示部１４６４を構成する表示装置に適用が可能である。また、本発明は本体１４６１内部のＣＰＵ，メモリなどの半導体装置に適用が可能である。本発明を用いることによって、携帯電話の小型・軽量化・高機能化を実現できる。

これらの電子機器に使われる半導体装置及び表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによりいっそうの軽量化を図ることができる。

本発明は、上記電子機器に限定されず、実施の形態で示した半導体装置及び表示装置を用いた、様々な電子機器とすることができる。

設計フローの一例。本発明のスタンダードセルの回路記号レベルでの回路例。本発明のスタンダードセルのＴＦＴレベルでの回路例。本発明の表示装置の上面図。本発明の表示装置の上面図。本発明の表示装置におけるＴＦＴの作製方法を示す図。本発明の液晶表示装置の作製方法を示す図。本発明のＯＬＥＤ表示装置の作製方法を示す図。本発明の表示装置を用いた表示システムを示す図。本発明の半導体装置及び表示装置を用いた電子機器を示す図。

Claims

薄膜トランジスタにより構成されるＮＯＲ型のスタンダードセルを有する機能回路であって、
前記ＮＯＲ型のスタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、
前記入力側の論理回路は、複数の第１のＮＯＴゲート回路と、前記複数の第１のＮＯＴゲート回路と電気的に接続されたＮＡＮＤゲート回路とから構成され、
前記出力側の論理回路は、前記ＮＡＮＤゲート回路と電気的に接続された第２のＮＯＴゲート回路から構成されることを特徴とする機能回路。
薄膜トランジスタにより構成されるＮＡＮＤ型のスタンダードセルを有する機能回路であって、
前記ＮＡＮＤ型のスタンダードセルは入力側の論理回路と出力側の論理回路とから構成されており、
前記入力側の論理回路は、複数の第１のＮＯＴゲート回路と、前記複数の第１のＮＯＴゲート回路と電気的に接続されたＮＯＲゲート回路とから構成され、
前記出力側の論理回路は、前記ＮＯＲゲート回路と電気的に接続された第２のＮＯＴゲート回路から構成されることを特徴とする機能回路。
請求項１または請求項２において、
前記入力側の論理回路の入力容量は、前記出力側の論理回路の入力容量より小さいことを特徴とする機能回路。
請求項１乃至請求項３のいずれか一において、
前記出力側の論理回路の出力駆動能力は、前記入力側の論理回路の出力駆動能力より大きいことを特徴とする機能回路。
請求項１乃至請求項４のいずれか一において、
前記出力側の論理回路は、前記第２のＮＯＴゲート回路と電気的に接続された複数の第３のＮＯＴゲート回路を有することを特徴とする機能回路。
請求項１乃至請求項５のいずれか一において、
前記第１のＮＯＴゲート回路は、複数の第１の薄膜トランジスタから構成され、
前記第２のＮＯＴゲート回路は、複数の第２の薄膜トランジスタから構成され、
前記複数の第１の薄膜トランジスタのチャネル幅は、前記複数の第２の薄膜トランジスタのチャネル幅よりも、小さいことを特徴とする機能回路。
薄膜トランジスタにより構成されるＮＡＮＤ型またはＮＯＲ型のスタンダードセルを複数有する機能回路であって、
前記複数のＮＯＲ型のスタンダードセルは、全て第１の入力側の論理回路と第１の出力側の論理回路とから構成されており、
前記第１の入力側の論理回路は、複数の第１のＮＯＴゲート回路と、前記複数の第１のＮＯＴゲート回路と電気的に接続されたＮＡＮＤゲート回路とから構成され、
前記第１の出力側の論理回路は、前記ＮＡＮＤゲート回路と電気的に接続された第２のＮＯＴゲート回路から構成され、
前記複数のＮＡＮＤ型のスタンダードセルは、全て第２の入力側の論理回路と第２の出力側の論理回路とから構成されており、
前記第２の入力側の論理回路は、複数の第３のＮＯＴゲート回路と、前記複数の第３のＮＯＴゲート回路と電気的に接続されたＮＯＲゲート回路とから構成され、
前記第２の出力側の論理回路は、前記ＮＯＲゲート回路と電気的に接続された第４のＮＯＴゲート回路から構成されることを特徴とする機能回路。
請求項７において、
前記第１の入力側の論理回路の入力容量は、前記第１の出力側の論理回路の入力容量より小さく、
前記第２の入力側の論理回路の入力容量は、前記第２の出力側の論理回路の入力容量より小さいことを特徴とする機能回路。
請求項７または請求項８において、
前記第１の出力側の論理回路の出力駆動能力は、前記第１の入力側の論理回路の出力駆動能力より大きく、
前記第２の出力側の論理回路の出力駆動能力は、前記第２の入力側の論理回路の出力駆動能力より大きいことを特徴とする機能回路。
請求項７乃至請求項９のいずれか一において、
前記第１の出力側の論理回路は、前記第２のＮＯＴゲート回路と電気的に接続された複数の第５のＮＯＴゲート回路を有し、
前記第２の出力側の論理回路は、前記第４のＮＯＴゲート回路と電気的に接続された複数の第６のＮＯＴゲート回路を有していることを特徴とする機能回路。
請求項７乃至請求項１０のいずれか一において、
前記第１のＮＯＴゲート回路は、複数の第１の薄膜トランジスタから構成され、
前記第２のＮＯＴゲート回路は、複数の第２の薄膜トランジスタから構成され、
前記第３のＮＯＴゲート回路は、複数の第３の薄膜トランジスタから構成され、
前記第４のＮＯＴゲート回路は、複数の第４の薄膜トランジスタから構成され、
前記複数の第１の薄膜トランジスタのチャネル幅は、前記複数の第２の薄膜トランジスタのチャネル幅よりも、小さく、
前記複数の第３の薄膜トランジスタのチャネル幅は、前記複数の第４の薄膜トランジスタのチャネル幅よりも、小さいことを特徴とする機能回路。
薄膜トランジスタにより構成されるＮＡＮＤ型またはＮＯＲ型のスタンダードセルを複数有する機能回路を用いてネットリストを作成し、論理合成を行うステップと、
前記ネットリストに基づき、配置配線を行うステップと、
前記配置配線後に、動作検証を行うステップと、を備えた機能回路の設計方法において、
前記複数のＮＡＮＤ型のスタンダードセルは、全て第１の入力側の論理回路と第１の出力側の論理回路とから構成されており、
前記第１の入力側の論理回路は、複数の第１のＮＯＴゲート回路と、前記複数の第１のＮＯＴゲート回路と電気的に接続されたＮＡＮＤゲート回路とから構成され、
前記第１の出力側の論理回路は、前記ＮＡＮＤゲート回路と電気的に接続された第２のＮＯＴゲート回路から構成され、
前記複数のＮＯＲ型のスタンダードセルは、全て第２の入力側の論理回路と第２の出力側の論理回路とから構成されており、
前記第２の入力側の論理回路は、複数の第３のＮＯＴゲート回路と、前記複数の第３のＮＯＴゲート回路と電気的に接続されたＮＯＲゲート回路とから構成され、
前記第２の出力側の論理回路は、前記ＮＯＲゲート回路と電気的に接続された第４のＮＯＴゲート回路から構成されることを特徴とする機能回路の設計方法。
請求項１２において、
前記第１の入力側の論理回路の入力容量は、前記第１の出力側の論理回路の入力容量より小さく、
前記第２の入力側の論理回路の入力容量は、前記第２の出力側の論理回路の入力容量より小さいことを特徴とする機能回路の設計方法。
請求項１２または請求項１３において、
前記第１の出力側の論理回路の出力駆動能力は、前記第２の入力側の論理回路の出力駆動能力より大きく、
前記第２の出力側の論理回路の出力駆動能力は、前記第２の入力側の論理回路の出力駆動能力より大きいことを特徴とする機能回路の設計方法。
請求項１２または請求項１４のいずれか一において、
前記第１の出力側の論理回路は、前記第２のＮＯＴゲート回路と電気的に接続された複数の第５のＮＯＴゲート回路を有し、
前記第２の出力側の論理回路は、前記第４のＮＯＴゲート回路と電気的に接続された複数の第６のＮＯＴゲート回路を有していることを特徴とする機能回路の設計方法。
請求項１２乃至請求項１５のいずれか一において、
前記第１のＮＯＴゲート回路は、複数の第１の薄膜トランジスタから構成され、
前記第２のＮＯＴゲート回路は、複数の第２の薄膜トランジスタから構成され、
前記第３のＮＯＴゲート回路は、複数の第３の薄膜トランジスタから構成され、
前記第４のＮＯＴゲート回路は、複数の第４の薄膜トランジスタから構成され、
前記複数の第１の薄膜トランジスタのチャネル幅は、前記複数の第２の薄膜トランジスタのチャネル幅よりも、小さく、
前記複数の第３の薄膜トランジスタのチャネル幅は、前記複数の第４の薄膜トランジスタのチャネル幅よりも、小さいことを特徴とする機能回路の設計方法。