JP4274097B2 - 発光装置、及び画像形成装置 - Google Patents

Description

本発明は、有機発光ダイオード素子のように電流の量に応じた大きさの光を発光する発光素子を用いた画素回路、発光装置、及び画像形成装置に関する。

近年、液晶素子に代わる次世代の発光デバイスとして、有機エレクトロルミネッセンス素子や発光ポリマー素子などと呼ばれる有機発光ダイオード（Organic Light Emitting Diode、以下適宜「ＯＬＥＤ素子」と略称する）素子が注目されている。このＯＬＥＤ素子を１ラインに多数設けたラインヘッドを露光手段として用いる画像形成装置が開発されている。このようなラインヘッドでは、ＯＬＥＤ素子の他、これを駆動するためのトランジスタを含む画素回路が複数配置される。例えば、特許文献１には１ラインのＯＬＥＤ素子からなるラインヘッドが開示されている。
ここで、複数の画素回路は一方向に配列され、共通配線を介して選択信号が供給されると共にマトリクス配線を介してデータ信号が供給される。そして、選択信号がアクティブになると、データ信号が画素回路に取り込まれる。
特開平１１−２７４５６９号公報（図２、段落番号００４１〜００４３）

ところで、駆動トランジスタのＯＮ時の抵抗のバラツキによるＯＬＥＤ素子の輝度のばらつきを低減するためには、ＯＬＥＤ素子の抵抗に対して駆動トランジスタのＯＮ時の抵抗を十分小さくする必要がある。駆動トランジスタのＯＮ時の抵抗を小さくするためには、駆動トランジスタのサイズを大きくする必要がある。
しかしながら、駆動トランジスタのゲートに電流を供給する前段の駆動回路の駆動能力が低いと、駆動トランジスタを十分駆動することができない。駆動能力が足らない場合、ゲート電位を変化させるのに長時間を要することになる。このため、所定期間内に書き込みを終了させることができず、印刷品質の低下を招いていた。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、駆動トランジスタを十分駆動することが可能な画素回路、発光装置、及び画像形成装置を提供することにある。

上述した課題を解決するため、本発明に係る発光装置は、第１駆動用電源線と、第２駆動用電源線と、第１論理用電源線と、第２論理用電源線と、複数の画素回路と、を備え、前記複数の画素回路の各々は、前記第１駆動用電源線と前記第２駆動用電源線との間に介挿され、駆動電流の大きさに応じた大きさの光を発光する発光素子と、前記第１駆動用電源線と前記発光素子との間に介挿され、前記発光素子に前記駆動電流を供給する駆動トランジスタと、前記第１論理用電源線と前記第２論理用電源線に接続され、前記発光素子の発光輝度を指示するデータ信号を書込期間に書き込んで記憶する記憶回路と、前記第１論理用電源線と前記第２論理用電源線に接続され、前記記憶回路の出力信号を前記駆動トランジスタに供給するバッファ回路と、各画素回路における前記記憶回路と前記第１論理用電源線とを接続する第３論理用電源線と、前記第３論理用電源線とは分岐して設けられ、各画素回路における前記バッファ回路と前記第１論理用電源線とを接続する第４論理用電源線と、各画素回路における前記記憶回路と前記第２論理用電源線とを接続する第５論理用電源線と、前記第５論理用電源線とは分岐して設けられ、各画素回路における前記バッファ回路と前記第２論理用電源線とを接続する第６論理用電源配線と、を備える。
また、上述した発光装置において、前記バッファ回路を構成するトランジスタのうち出力段に用いる出力トランジスタのサイズは、前記駆動トランジスタのサイズと比較して小さい、ことを特徴とする。
また、上述した発光装置において、前記出力トランジスタのサイズは、前記バッファ回路の出力信号の立ち上がり時間が、ある書込期間から次の書込期間までの時間よりも短くなるように設定されている、ことを特徴とする。
また、上述した発光装置において、前記バッファ回路はインバータで構成されることを特徴とする。
上述した課題を解決するため、本発明に係る画素回路は、駆動電流の大きさに応じた大きさの光を発光する発光素子と、前記発光素子に前記駆動電流を供給する駆動トランジスタと、前記発光素子の発光輝度を指示するデータ信号を書込期間に書き込んで記憶する記憶回路と、前記記憶手段の出力信号を前記駆動トランジスタに供給するバッファ回路と、を備える。
この発明によれば、記憶回路と駆動トランジスタとの間にバッファ回路を設けるので、駆動トランジスタのサイズが大きくても、駆動トランジスタを十分駆動することが可能となる。なお、発光素子には有機発光ダイオード、無機発光ダイオード等の発光ダイオードが含まれる。

ここで、前記バッファ回路を構成するトランジスタのうち出力段に用いる出力トランジスタのサイズは、前記駆動トランジスタのサイズと比較して小さいことが好ましい。この場合には、バッファ回路の出力トランジスタのサイズが小さくなるので、回路面積が小さくなり、またバッファ回路の消費電流を削減することが可能となる。ここで、トランジスタのサイズとは、ゲートの幅をＷ、ゲート長をＬとしたとき、Ｗ／Ｌで与えられる。
更に、前記出力トランジスタのサイズは、前記バッファ回路の出力信号の立ち上がり時間が、ある書込期間から次の書込期間までの時間よりも短くなるように設定されている、ことが好ましい。この場合には、駆動トランジスタのオン・オフを確実に制御することが可能となる。立ち上がり時間とは、出力信号のレベルが１０％のレベルから９０％のレベルに変化するまでの時間のことである。
加えて、前記バッファ回路をインバータで構成しても良い。この場合、駆動トランジスタは２値で制御されることになる。

次に、本発明に係る発光装置は、上述した画素回路を複数備え、前記複数の画素回路へ前記データ信号を供給する複数のデータ線と、前記書込期間を指示する信号を前記記憶回路に供給するシフトレジスタと、を備える。この発明によれば、上述した画素回路を用いるので駆動トランジスタのサイズが大きくても、駆動トランジスタが誤動作しない。従って、発光素子の輝度のばらつきを防止して、発光品質を大幅に向上させることができる。

上述した発光装置において、接続点において第１電源配線と第２電源配線に分岐し、電源信号を供給する主電源線を備え、前記第１電源配線は前記記憶回路の各々に接続され、前記第２電源配線は前記バッファ回路の各々に接続される、ことが好ましい。バッファ回路は、駆動トランジスタを駆動するため、大電流を流す必要がある。このため、電源信号の電位変動の要因となりえる。この発明によれば、記憶回路及びバッファ回路に供給する電源信号を、第１電源配線及び第２電源配線を用いるようにしたので、バッファ回路で消費される電流によって、記憶回路の電源信号の電位が変動することを低減させることができる。
ここで、前記第１電源配線の幅は前記第２電源配線の幅より広いことが好ましい。この場合には、記憶回路に供給される電源信号の電位変動を抑圧することができるので、記憶回路の誤動作をより一層低減して信頼性を向上させることができる。
また、前記バッファ回路は、前記駆動トランジスタが接続される電源線と同じ電源線と接続されてもよい。この場合にも、バッファ回路と記憶回路の電源を分離することが可能となる。なお、バッファ回路を駆動トランジスタが接続しても、電源信号の電位変動が駆動トランジスタの閾値を越えないことが好ましい。

次に、本発明に係る画像形成装置は、光線の照射によって画像が形成される感光体と、前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、上述した発光装置を前記ヘッド部に用いることを特徴とする。この画像形成装置は、上述した発光装置をヘッド部に用いるので、感光体上に高品質の画像を形成することが可能となる。このような画像形成装置としては、プリンタ、コピー機、及び複合機が含まれ得る。

以下、本発明の実施形態について図面を参照して説明する。
＜発光装置＞
図１は、本発明の実施形態に係る発光装置の構成を示すブロック図である。この発光装置は、画像形成装置としてのプリンタのヘッド部１０とその周辺回路から構成される。発光装置は、ヘッド部１０の周辺回路として、転送制御回路２０、画像処理回路３０、及び電源回路４０を備える。転送制御回路２０は、開始パルス信号ＳＰとクロック信号ＣＬＫを生成する。開始パルス信号ＳＰは主走査期間の開始でアクティブとなる信号である。クロック信号ＣＬＫは、主走査の基準となる時間を与える。画像処理回路３０は、パラレル形式のデータ信号Ｄ１〜Ｄ８９を出力する。この例のデータ信号Ｄ１〜Ｄ８９はＯＬＥＤ素子の点灯・消灯を指示する２値の信号である。電源回路４０は、論理回路用の第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの他に第２高電位側電源信号ＶDDEL及び第２低電位側電源信号ＶSSELを生成する。

ヘッド部１０はライン型の光ヘッドであり、領域Ａ１〜Ａ３を備える。領域Ａ１には、画素ブロックＢ１〜Ｂ４０、論理用電源線Ｌａ１及びＬｂ１並びに駆動用電源線Ｌａ２及びＬｂ２が形成される。領域Ａ２には、８９本のデータ線Ｌ１〜Ｌ８９とこれらに交差する信号線Ｌｓ１〜Ｌｓ４０が形成される。領域Ａ３にはシフトレジスタ５０が形成される。画素ブロックＢ１〜Ｂ４０はＸ方向に配列されている。また、データ線Ｌ１〜Ｌ８９、、論理用電源線Ｌａ１及びＬｂ１、並びに駆動用電源線Ｌａ２及びＬｂ２は、Ｘ方向と平行に配設されている。
シフトレジスタ５０は、複数の単位シフト回路（図示せず）を縦続接続して構成され、開始パルス信号ＳＰをクロック信号ＣＬＫに従って順次シフトして、シフト信号ＳＲ１、ＳＲ２、…ＳＲ４１を生成する。図２に示すように各シフト信号ＳＲ１〜ＳＲ４１は、クロック信号ＣＬＫの一周期の期間だけアクティブとなる信号である。また、隣接するシフト信号のアクティブ期間はクロック信号ＣＬＫの１／２周期だけ重複する。

シフト信号ＳＲ１〜ＳＲ４１は、信号線Ｌｓ１〜Ｌｓ４１を介して画素ブロックＢ１〜Ｂ４０に供給される。画素ブロックＢ１〜Ｂ３９の各々は８９個の画素回路Ｐ１〜Ｐ８９を含み、画素ブロックＢ４０は７３個の画素回路Ｐ１〜Ｐ７３を含む。なお、画素回路Ｐ１〜Ｐ８９は同一の構成である。以下の説明において、個々の画素回路を問題としない場合には、それらを単に画素回路Ｐと総称する。
論理用電源線Ｌａ１の供給端子Ｔａ１には第１高電位側電源信号ＶＨＨが供給される一方、論理用電源線Ｌｂ１の供給端子Ｔｂ１には第１低電位側電源信号ＶＬＬが供給される。駆動用電源線Ｌａ２の供給端子Ｔａ２には第２高電位側電源信号ＶDDELが供給される一方、電源線Ｌｂ２の供給端子Ｔｂ２には第２低電位側電源信号ＶSSELが供給される。各画素回路Ｐは論理用電源線Ｌａ２及びＬｂ２、並びに駆動用電源線Ｌａ２及びＬｂ２に接続されており、それらを介して各種の電源信号が供給される。供給端子Ｔａ２及びＴｂ２に最も近い画素ブロックはＢ１であり、最も遠い画素ブロックはＢ４０である。

図２に画素回路Ｐの詳細な構成を示し、図３にそのタイミングチャートを示す。なお、この画素回路Ｐは、１番目のブロックＢ１に属し、データ線Ｌ１に接続されているものとする。画素回路Ｐは、制御回路６０、ラッチ回路７０、バッファ回路８０、供給回路９０、及びＯＬＥＤ素子１００を備える。制御回路６０、ラッチ回路７０、及びバッファ回路８０には、第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬが供給され、供給回路９０及びＯＬＥＤ素子１００には、第２高電位側電源信号ＶDDEL及び第２低電位側電源信号ＶSSELが供給される。

制御回路６０はシフトレジスタ１０から供給されるシフト信号に基づいてサンプリング信号を生成する機能を有する。サンプリング信号は、データ信号をラッチ回路７０に書き込む書込期間を指定する。この例の制御回路６０は、ＮＯＲ回路６１によって構成される。ＮＯＲ回路６１は、当該ブロックＢ１に対応するシフト信号ＳＲ１と次のブロックＢ２に対応するシフト信号ＳＲ２とが同時にローレベル（アクティブ）となる期間において、アクティブ（ハイレベル）となるサンプリング信号ＳＡＭ１を生成する。ここで、シフト信号ＳＲ２はシフト信号ＳＲ１の次にアクティブとなる信号である。

このように制御回路６０を各画素回路Ｐに設けたのは以下の理由による。シフト信号ＳＲ１〜ＳＲ４１は、信号線Ｌｓ１〜Ｌｓ４１を介して画素ブロックＢ１〜Ｂ４０に供給される。このため、信号線Ｌｓ１〜Ｌｓ４１にノイズが重畳することがある。その主要因として領域Ａ２における飛び込みノイズがある。領域Ａ２において信号線Ｌｓ１〜Ｌｓ４１はデータ信号線Ｌ１〜Ｌ８９と交差しているので、その交差部分には浮遊容量が付随している。換言すれば、信号線Ｌｓ１〜Ｌｓ４１はデータ信号線Ｌ１〜Ｌ８９と交流的にカップリングしている。従って、データ信号Ｄ１〜Ｄ８９の論理レベルが変化すると、信号線Ｌｓ１〜Ｌｓ４１のノイズが重畳することがある。

図３に示す例では、シフト信号ＳＲ１にノイズＮ１及びＮ２が重畳しており、シフト信号ＳＲ２にノイズＮ３及びＮ４が重畳している。仮に、ＮＯＲ回路６１を領域Ａ３に設けて信号線Ｌｓ１〜Ｌｓ４０を用いてサンプリング信号ＳＡＭ１〜ＳＡＭ４０を伝送したとすると、サンプリング信号ＳＡＭ１〜ＳＡＭ４０にノイズが重畳し、画素回路ＰＸＬが誤動作することになる。
しかしながら、本実施形態においては、領域Ａ１にＮＯＲ回路６１を配置したので、ノイズをマスクすることができる。即ち、ＮＯＲ回路６１は、隣接するシフト信号ＳＲ１及びＳＲ２が同時にアクティブになった場合にのみサンプリング信号ＳＡＭ１をアクティブにする。従って、シフト信号ＳＲ１に重畳したノイズＮ１及びＮ２はシフト信号ＳＲ２によってマスクされる一方、シフト信号ＳＲ２に重畳したノイズＮ３及びＮ４はシフト信号ＳＲ１によってマスクされる。

ＮＯＲ回路６１は、シフト信号ＳＲ１及びシフト信号ＳＲ２が共にローレベル（アクティブ）となる時刻ｔ２から時刻ｔ３までの期間においてハイレベルとなるサンプリング信号ＳＡＭ１を生成して、ラッチ回路７０に供給する。ラッチ回路７０は、トランスファーゲート７１、インバータ７２〜７４、及びクロックドインバータ７５を備える。時刻ｔ１から時刻ｔ２までの期間においては、シフト信号ＳＲ１がローレベルであるので、クロックドインバータ７５は、ハイインピーダンス状態となる。また、サンプリング信号ＳＡＭ１はローレベルであるため、トランスファーゲート７１はオフ状態となる。この結果、ラッチ回路７０の等価回路は、図４（Ａ）に示すものとなる。

次に、時刻ｔ２から時刻ｔ３では、シフト信号ＳＲ１はローレベルを維持するが、サンプリング信号ＳＡＭ１はハイレベルとなる。このとき、クロックドインバータ７５はハイインピーダンス状態を維持する一方、トランスファーゲート７１はオン状態となる。この結果、ラッチ回路７０の等価回路は、図４（Ｂ）に示すものとなり、データ信号Ｄ１の論理レベルが取り込まれる。
次に、時刻ｔ４以降において、シフト信号ＳＲ１がハイレベルとなり、クロックドインバータ７５は、インバータとして動作する。また、サンプリング信号ＳＡＭ１はローレベルであるため、トランスファーゲート７１はオフ状態となる。この結果、ラッチ回路７０の等価回路は、図４（Ｃ）に示すものとなる。即ち、データ信号Ｄ１の取り込みが終了して、次の書き込みがあるまでデータ信号Ｄ１の論理レベルがラッチ回路７０に記憶される。

ラッチ回路７０の出力信号は、バッファ回路８０としてのインバータ８２を介して供給回路９０に供給される。供給回路９０は、駆動トランジスタ９３と制御トランジスタ９４を備える。ノードＱには、駆動トランジスタ９３のゲート及び制御トランジスタ９４のゲートが接続されており、インバータ８２の出力端子はノードＱに接続される。駆動トランジスタ９３はＰチャネル型のＴＦＴで構成され、制御トランジスタはＮチャネル型のＴＦＴによって構成される。駆動トランジスタ９３のドレインには第２高電位側電源信号ＶDDELが供給され、そのソースにはＯＬＥＤ素子１００の陽極が接続される。ＯＬＥＤ素子１００の陰極には第２低電位側電源信号ＶSSELが供給される。制御トランジスタ９４はオン状態において、ＯＬＥＤ素子１００を短絡する。

ここで、ノードＱの論理レベルがローレベルの場合、駆動トランジスタ９３はオン状態となり、制御トランジスタ９４はオフ状態となる。このとき、駆動電流がＯＬＥＤ素子１００に供給され、ＯＬＥＤ素子１００が点灯する。一方、ノードＱの論理レベルがハイレベルの場合、駆動トランジスタ９３はオフ状態となり、制御トランジスタ９４はオン状態となる。このとき、ＯＬＥＤ素子１００には駆動電流が供給されず、ＯＬＥＤ素子１００は消灯する。

上述した供給回路９０において、ノードＱの論理レベルは、サンプル信号ＳＡＭ１がアクティブになると変化することが許容される。そして、サンプル信号ＳＡＭ１はブロックＢ１に属する他の画素回路Ｐにおいても同様に生成される。従って、ブロックＢ１に属する画素回路Ｐ１〜Ｐ８９は、同時に書き込み動作を実行する。このことは、他のブロックＢ２〜Ｂ４０についても同様である。つまり、データ信Ｄ１〜Ｄ８９の書き込みは、サンプリング信号ＳＡＭ１〜ＳＡＭ４０に従ってブロック単位で実行される。図３に示すようにサンプリング信号ＳＡＭ１がアクティブになってから次にサンプリング信号ＳＡＭ１がアクティブになるまでの期間が主走査期間となる。

駆動トランジスタ９３は、ＯＮ時の抵抗バラツキによるＯＬＥＤ素子１００の輝度ばらつきを低減するために、ＯＬＥＤ素子１００の抵抗に対して駆動トランジスタ９３のＯＮ時の抵抗を十分小さくする必要がある。駆動トランジスタのＯＮ時の抵抗を小さくするために、そのサイズは大きい必要がある。このため、駆動トランジスタ９３のゲートには、十分なゲート電流を供給する必要がある。また、駆動トランジスタ９３のゲート面積も大きくなるので、ゲート容量も大きくなる。仮に、駆動能力の低い回路でノードＱを駆動すると、ゲート容量の影響をうけて、主走査期間内にノードＱの電位が駆動トランジスタの閾値を越えないことも起こり得る。このような場合には、ＯＬＥＤ素子１００が、点灯すべき時間に消灯し、あるいは、消灯すべき時間に点灯することになり、画質劣化の要因になる。そこで、本実施形態においては、インバータ８２を介してラッチ回路７０に記憶したデータ信号Ｄ１をノードＱに供給している。即ち、インバータ８２は、反転回路として機能すると共に出力電流を増幅するバッファ回路として機能する。これにより、駆動トランジスタ９３を十分駆動することが可能となる。

図５にインバータ８２の回路図を示す。インバータ８２の駆動能力は、トランジスタ８２１および８２２のサイズによって定まる。この場合、トランジスタ８２１および８２２のサイズは駆動トランジスタ９３のサイズより小さく、且つ、以下の条件を満たすように設定される。即ち、ノードＱの信号波形の立ち上がり時間が、主走査期間よりも短くなるようにトランジスタ８２１および８２２のサイズを選定する。これにより、ＯＬＥＤ素子１００を確実に点灯させることができる。なお、この例では、バッファ回路としてインバータ８２を用いたが、論理レベルが逆の場合には、インバータを２個直列に接続して構成してもよい。この場合、ノードＱの信号波形の立ち上がり時間が、主走査期間よりも短くなるように最終段のトランジスタのサイズを選定すればよい。なお、トランジスタのサイズとは、ゲートの幅をＷ、ゲート長をＬとしたとき、Ｗ／Ｌで与えられる。また、立ち上がり時間とは、図６に示すようにノードＱの論理レベルが１０％のレベルから９０％のレベルに変化するまでの時間のことである。

図７に論理用電源線Ｌａ１及びＬｂ１、並びに駆動用電源線Ｌａ２及びＬｂ２の具体的な構成を示す。この図に示すように駆動用電源線Ｌａ２及びＬｂ２は、各画素回路Ｐ１〜Ｐ８９の供給回路９０及びＯＬＥＤ素子１００に接続されており、第２高電位側電源信号ＶDDEL及び第２低電位側電源信号ＶSSELを供給する。

一方、論理用電源線Ｌａ１は、供給端子Ｔａ１において第１論理用電源線Ｌａ１１及び第２論理用電源線Ｌａ１２に分岐しており、また、論理用電源線Ｌｂ１は、供給端子Ｔｂ１において第１論理用電源線Ｌｂ１１及び第２論理用電源線Ｌｂ１２に分岐している。そして、第１論理用電源線Ｌａ１１及びＬｂ１１は、各画素回路Ｐ１〜Ｐ８９の制御回路ＣＴＬ及びラッチ回路７０に接続されており、第２論理用電源線Ｌａ１２及びＬｂ１２は、各画素回路Ｐ１〜Ｐ８９のバッファ回路８０に接続されている。

このように、論理用電源線Ｌａ１及びＬｂ１を分岐させて電源信号ＶＨＨ及びＶＬＬを供給したのは、以下の理由による。即ち、バッファ回路８０には、ラッチ回路７０の論理レベルが反転すると、そのタイミングで電流が流れる。論理レベルが反転するタイミングは、サンプリング信号ＳＡＭ１〜ＳＡＭ４０が各々アクティブとなるタイミングに同期している。つまり、ある画素ブロックが選択されると、対応するサンプリング信号がアクティブとなるタイミングで、当該画素ブロックに属する各バッファ回路に電流が流れる。従って、サンプリング信号ＳＡＭ１〜ＳＡＭ４０が各々アクティブとなるタイミングで大電流が流れることになる。仮に、第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬを供給する電源線のインピーダンスが極めて低く、理想的であれば、バッファ回路８０に大電流が流れたとしても第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの電位に変化はない。

しかしながら、実際には、電源線に分布抵抗が存在する。このため、バッファ回路８０に大電流が流れると、第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの電位が変化する。特に、本実施形態のように、横長のヘッド部１０においては、電源線の距離が長くなり、その分布抵抗を無視することができない。このように第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの電位が変化すると、ラッチ回路７０の記憶内容が書き換えられる可能性がある。そして、ラッチ回路７０の記憶内容が一端書き換えられると、次の書込期間がくるまで誤った論理レベルがラッチ回路７０に保持され、点灯すべきＯＬＥＤ素子１００が消灯し、消灯すべきＯＬＥＤ素子１００が点灯することになる。

そこで、本実施形態においては、バッファ回路８０とラッチ回路７０の電源線を分離したのである。このように、論理用電源線Ｌａ１及びＬｂ１を分岐させて第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬを供給すると、バッファ回路８０において大電流が流れた場合に、第２論理用電源線Ｌａ１２及びＬｂ１２の電位が変動しても、第１論理用電源線Ｌａ１１及びＬｂ１１の電位変動を抑圧することができる。従って、ラッチ回路７０の記憶内容が第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの変動によって書き換わることを防止することができる。これにより、印刷品質を大幅に向上させることができる。なお、分岐点の位置はヘッド部１０の内部でも、電源回路４０の内部でもどちらでも良い。

ところで、電源線の幅は、集積密度を上げる観点からは狭いことが望ましく、第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの電位変動を抑圧する観点からは広いことが好ましい。上述したように論理用電源線Ｌａ１及びＬｂ１を分岐する場合には、第２論理用電源線Ｌａ１２及びＬｂ１２の電位変動をある程度、許容することができる。そこで、第１論理用電源線Ｌａ１１及びＬｂ１１の幅は、第２論理用電源線Ｌａ１２及びＬｂ１２の幅と比較して、広く設定することが好ましい。このように設定することによって、電源線に割り当てる面積を有効に活用して、ラッチ回路７０の記憶内容を正確に保持することが可能となる。

＜発光装置の変形例＞
次に、発光装置の変形例について説明する。
（１）変形例１
上述した発光装置においてバッファ回路８０は、第２論理用電源線Ｌａ１２及びＬｂ１２に接続されており、これらを介して第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬが供給されていたが、バッファ回路８０に第２高電位側電源信号ＶDDEL及び第２低電位側電源信号ＶSSELを供給してもよい。但し、この場合には、バッファ回路８０を駆動用電源線Ｌａ２及びＬｂ２に接続しても、第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの電位変動が駆動トランジスタ９３及び制御トランジスタ９４の閾値を越えないことが好ましい。

（２）変形例２
上述した実施形態及び変形例１においては、画素回路Ｐにラッチ回路７０を設けたが、ラッチ回路７０の替わりに容量素子を用いて記憶手段を構成してもよい。
図９は変形例に係る画素回路Ｐの構成を示す回路図である。この図に示すように画素回路Ｐは、駆動トランジスタ９３のゲートと第２高電位側電源ＶDDELとの間に容量素子７６を備える。従って、サンプリング信号ＳＡＭ１のアクティブ期間にデータ信号Ｄ１の論理レベルが容量素子７６に書き込まれる一方、非アクティブ期間に書き込まれた論理レベルが保持されることになる。従って、容量素子７６は記憶手段７０’として作用する。
この場合にも、駆動トランジスタ９３のゲートを制御するのはバッファ回路８０として機能するインバータ８２であるから、駆動トランジスタ９３のオン・オフを確実に制御することが可能となる。

＜画像形成装置＞
図１０は、上述したヘッド部１０を用いた画像形成装置の一例を示す縦断側面図である。この画像形成装置は、同様な構成の４個の有機ＥＬアレイ露光ヘッド１０Ｋ、１０Ｃ、１０Ｍ、１０Ｙを、対応する同様な構成である４個の感光体ドラム（像担持体）１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。有機ＥＬアレイ露光ヘッド１０Ｋ、１０Ｃ、１０Ｍ、１０Ｙは上述したヘッド部１０によって構成されている。

図１０に示すように、この画像形成装置は、駆動ローラ１２１と従動ローラ１２２が設けられており、図示矢印方向へ循環駆動される中間転写ベルト１２０を備えている。この中間転写ベルト１２０に対して所定間隔で配置された４個の像担持体としての外周面に感光層を有する感光体１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙが配置される。前記符号の後に付加されたＫ、Ｃ、Ｍ、Ｙはそれぞれ黒、シアン、マゼンタ、イエローを意味し、それぞれ黒、シアン、マゼンタ、イエロー用の感光体であることを示す。他の部材についても同様である。感光体１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙは、中間転写ベルト１２０の駆動と同期して回転駆動される。

各感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の周囲には、それぞれ感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の外周面を一様に帯電させる帯電手段（コロナ帯電器）１１１（Ｋ、Ｃ、Ｍ、Ｙ）と、この帯電手段１１１（Ｋ、Ｃ、Ｍ、Ｙ）により一様に帯電させられた外周面を感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の回転に同期して順次ライン走査する本発明の上記のような有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）が設けられている。
また、この有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）で形成された静電潜像に現像剤であるトナーを付与して可視像（トナー像）とする現像装置１１４（Ｋ、Ｃ、Ｍ、Ｙ）を有している。

ここで、各有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）は、有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）のアレイ方向が感光体ドラム１１０（Ｋ、Ｃ、Ｍ、Ｙ）の母線に沿うように設置される。そして、各有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）の発光エナルギーピーク波長と、感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の感度ピーク波長とは略一致するように設定されている。

現像装置１１４（Ｋ、Ｃ、Ｍ、Ｙ）は、例えば、現像剤として非磁性一成分トナーを用いるもので、その一成分現像剤を例えば供給ローラで現像ローラヘ搬送し、現像ローラ表面に付着した現像剤の膜厚を規制ブレードで規制し、その現像ローラを感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）に接触あるいは押厚させることにより、感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の電位レベルに応じて現像剤を付着させることによりトナー像として現像するものである。

このような４色の単色トナー像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各トナー像は、中間転写ベルト１２０上に順次一次転写され、中間転写ベルト１２０上で順次重ね合わされてフルカラーとなる。ピックアップローラ１０３によって、給紙カセット１０１から１枚ずつ給送された記録媒体１０２は、二次転写ローラ１２６に送られる。中間転写ベルト１２０上のトナー像は、二次転写ローラ１２６において用紙等の記録媒体１０２に二次転写され、定着部である定着ローラ対１２７を通ることで記録媒体１０２上に定着される。この後、記録媒体１０２は、排紙ローラ対１２８によって、装置上部に形成された排紙トレイ上へ排出される。
このように、図９の画像形成装置は、書き込み手段として有機ＥＬアレイを用いているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。

次に、本発明に係る画像形成装置に係る他の実施の形態について説明する。
図１１は、画像形成装置の縦断側面図である。図１１において、画像形成装置には主要構成部材として、ロータリ構成の現像装置１６１、像担持体として機能する感光体ドラム１６５、有機ＥＬアレイが設けられている露光ヘッド１６７、中間転写ベルト１６９、用紙搬送路１７４、定着器の加熱ローラ１７２、給紙トレイ１７８が設けられている。露光ヘッド１６７は上述したヘッド部１０によって構成されている。
現像装置１６１は、現像ロータリ１６１ａが軸１６１ｂを中心として反時計回り方向に回転する。現像ロータリ１６１ａの内部は４分割されており、それぞれイエロー（Ｙ）、シアン（Ｃ）、マゼンタ（Ｍ）、ブラック（Ｋ）の４色の像形成ユニットが設けられている。現像ローラ１６２ａ〜１６２ｄおよびトナー供給ローラ１６３ａ〜１６３は、前記４色の各像形成ユニットに各々配置されている。また、規制フレード１６４ａ〜１６４ｄによってトナーは所定の厚さに規制される。

感光体ドラム１６５は、帯電器１６８によって帯電され、図示を省略した駆動モータ、例えばステップモータにより現像ローラ１６２ａとは逆方向に駆動される。中間転写ベルト１６９は、従動ローラ１７０ｂと駆動ローラ１７０ａ間に張架されており、駆動ローラ１７０ａが前記感光体ドラム１６５の駆動モータに連結されて、中間転写ベルトに動力を伝達している。当該駆動モータの駆動により、中間転写ベルト１６９の駆動ローラ１７０ａは感光体ドラム１６５とは逆方向に回動される。
用紙搬送路１７４には、複数の搬送ローラと排紙ローラ対１７６などが設けられており、用紙を搬送する。中間転写ベルト１６９に担持されている片面の画像（トナー像）が、二次転写ローラ１７１の位置で用紙の片面に転写される。二次転写ローラ１７１は、クラッチにより中間転写ベルト１６９に離当接され、クラッチオンで中間転写ベルト１６９に当接されて用紙に画像が転写される。

上記のようにして画像が転写された用紙は、次に、定着ヒータを有する定着器で定着処理がなされる。定着器には、加熱ローラ１７２、加圧ローラ１７３が設けられている。定着処理後の用紙は、排紙ローラ対１７６に引き込まれて矢印Ｆ方向に進行する。この状態から排紙ローラ対１７６が逆方向に回転すると、用紙は方向を反転して両面プリント用搬送路１７５を矢印Ｇ方向に進行する。用紙は、給紙トレイ１７８から、ピックアップローラ１７９によって１枚ずつ取り出されるようになっている。
用紙搬送路において、搬送ローラを駆動する駆動モータは、例えば低速のブラシレスモークが用いられる。また、中間転写ベルト１６９は色ずれ補正などが必要となるのでステップモータが用いられている。これらの各モータは、図示を省略している制御手段からの信号により制御される。

図の状態で、イエロー（Ｙ）の静電潜像が感光体ドラム１６５に形成され、現像ローラ１２８ａに高電圧が印加されることにより、感光体ドラム１６５にはイエローの画像が形成される。イエローの裏側および表側の画像がすべて中間転写ベルト１６９に担持されると、現像ロータリ１６１ａが９０度回転する。
中間転写ベルト１６９は１回転して感光体ドラム１６５の位置に戻る。次にシアン（Ｃ）の２面の画像が感光体ドラム１６５に形成され、この画像が中間転写ベルト１６９に担持されているイエローの画像に重ねて担持される。以下、同様にして現像ロータリ１６１の９０度回転、中間転写ベルト１６９への画像担持後の１回転処理が繰り返される。

４色のカラー画像担持には中間転写ベルト１６９は４回転して、その後に更に回転位置が制御されて二次転写ローラ１７１の位置で用紙に画像を転写する。給紙トレー１７８から給紙された用紙を搬送路１７４で搬送し、二次転写ローラ１７１の位置で用紙の片面に前記カラー画像を転写する。片面に画像が転写された用紙は前記のように排紙ローラ対１７６で反転されて、搬送径路で待機している。その後、用紙は適宜のタイミングで二次転写ローラ１７１の位置に搬送されて、他面に前記カラー画像が転写される。ハウジング１８０には、排気ファン１８１が設けられている。

なお、上述した発光装置を画像読取装置に適用してもよい。この画像読取装置は、対象物に光線を照射する発光部と、前記対象物によって反射された光線を読み取って画像信号を出力する読み取り部とを備え、上述した発光装置を前記発光部に用いたことを特徴とする。ここで、発光部が移動して読み取り部が固定であってもよいし、発光部と読み取り部が一体となって移動するもであってもよい。後者の場合には、読み取り部をＴＦＴで構成し、読み取り部と発光部を１枚の基板上に形成してもよい。このような画像読取装置としては、スキャナやバーコードリーダーが該当する。

本発明の発光装置の構成を示すブロック図である。 同装置の画素回路の回路図である。 同回路のタイミングチャートである。 同回路に用いるラッチ回路７０の等価回路図である。 インバータの回路図である。 立ち上がり時間を説明するためのノードＱの波形図である。 論理用電源線Ｌａ１及びＬｂ１、並びに駆動用電源線Ｌａ２及びＬｂ２の具体的な構成を示す説明図である。 変形例１に係る論理用電源線Ｌａ１及びＬｂ１、並びに駆動用電源線Ｌａ２及びＬｂ２の具体的な構成を示す説明図である。 変形例２に係る画素回路の回路図である。 画像形成装置の一例を示す縦断側面図である。 画像形成装置の他の例を示す縦断側面図である。

符号の説明

１０…発光装置（ヘッド部）、Ｐ１〜Ｐ８９…画素回路、Ｂ１〜Ｂ４０…画素ブロック、Ｌｓ１〜Ｌｓ４１…信号線、ＣＴＬ…制御回路、７０…ラッチ回路、８０…バッファ回路、９０…供給回路、９３…駆動トランジスタ、１００…ＯＬＥＤ素子、Ｄ１〜Ｄ８９…データ信号、Ｌａ１，Ｌｂ１…論理用電源線、Ｌａ２，Ｌｂ２…駆動用電源線、Ｌａ１１，Ｌｂ１１…第１論理用電源線、Ｌａ１２，Ｌｂ１２…第２論理用電源線、１００…ＯＬＥＤ素子（発光素子）、１１０Ｙ，１１０Ｍ，１１０Ｃ，１１０Ｋ…感光体。

Claims (6)

1. 第１駆動用電源線と、
   第２駆動用電源線と、
   第１論理用電源線と、
   第２論理用電源線と、
   複数の画素回路と、
   を備え、
   前記複数の画素回路の各々は、
   前記第１駆動用電源線と前記第２駆動用電源線との間に介挿され、駆動電流の大きさに応じた大きさの光を発光する発光素子と、
   前記第１駆動用電源線と前記発光素子との間に介挿され、前記発光素子に前記駆動電流を供給する駆動トランジスタと、
   前記第１論理用電源線と前記第２論理用電源線に接続され、前記発光素子の発光輝度を指示するデータ信号を書込期間に書き込んで記憶する記憶回路と、
   前記第１論理用電源線と前記第２論理用電源線に接続され、前記記憶回路の出力信号を前記駆動トランジスタに供給するバッファ回路と、
   各画素回路における前記記憶回路と前記第１論理用電源線とを接続する第３論理用電源線と、
   前記第３論理用電源線とは分岐して設けられ、各画素回路における前記バッファ回路と前記第１論理用電源線とを接続する第４論理用電源線と、
   各画素回路における前記記憶回路と前記第２論理用電源線とを接続する第５論理用電源線と、
   前記第５論理用電源線とは分岐して設けられ、各画素回路における前記バッファ回路と前記第２論理用電源線とを接続する第６論理用電源配線と、
   を備える、
   発光装置。
2. 前記バッファ回路を構成するトランジスタのうち出力段に用いる出力トランジスタのサイズは、前記駆動トランジスタのサイズと比較して小さい、
   ことを特徴とする請求項１に記載の発光装置。
3. 前記出力トランジスタのサイズは、前記バッファ回路の出力信号の立ち上がり時間が、ある書込期間から次の書込期間までの時間よりも短くなるように設定されている、
   ことを特徴とする請求項２に記載の発光装置。
4. 前記バッファ回路はインバータで構成されることを特徴とする請求項１または２に記載の発光装置。
5. 前記複数の画素回路へ前記データ信号を供給する複数のデータ線と、
   前記書込期間を指示する信号を前記記憶回路に供給するシフトレジスタと、
   を備える請求項１乃至４のうちいずれか１項に記載の発光装置。
6. 光線の照射によって画像が形成される感光体と、
   前記感光体に光線を照射して前記画像を形成するヘッド部と、を備え、
   請求項１乃至５のうちいずれか１項に記載の発光装置を前記ヘッド部に用いたことを特徴とする画像形成装置。

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