JP6604374B2 - 電気光学装置及び電子機器 - Google Patents

Description

本発明は、電気光学装置及び電子機器に関する。

近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光を観察者の瞳に導くタイプのヘッドマウントディスプレイ（ＨＭＤ）が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機ＥＬ（Electro Luminescence）素子を有する有機ＥＬ装置が使用されている。ヘッドマウントディスプレイに使用される有機ＥＬ装置では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

従来の有機ＥＬ装置では、走査線に供給される走査信号により選択トランジスターがオン状態になると、信号線から供給される画像信号に基づく電位が駆動トランジスターのゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流が有機ＥＬ素子に流れ、その電流量に応じた輝度で有機ＥＬ素子が発光する。

このように、従来の有機ＥＬ装置では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題がある。これに対して、駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を備えた有機ＥＬ装置が提案されている（例えば、特許文献１参照）。

特開２００４−０６２１９９号公報

しかしながら、特許文献１に記載のように補償回路を設けると補償回路にも電流が流れるため、消費電力の増大を招いてしまう。また、従来のアナログ駆動では、表示を多階調化するためには、画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、容量素子の充放電に伴い消費電力も増大する。換言すると、従来の技術では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現することが可能である。

（適用例１）本適用例に係る電気光学装置は、第１走査線と、信号線と、前記第１走査線と前記信号線との交差に対応して設けられた画素回路と、を備え、前記画素回路は、発光素子と、記憶回路と、第１トランジスターと、第２トランジスターと、を含み、前記記憶回路は、第１インバーターと、第２インバーターと、第３トランジスターと、を含み、前記第１トランジスターは、ゲートが前記記憶回路に電気的に接続されるとともに、前記発光素子と直列に電気的に接続され、前記第２トランジスターは、前記信号線と前記第１インバーターの入力との間に配置され、前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、前記第３トランジスターは、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、前記第２トランジスターがオフ状態からオン状態に変わる際に前記第３トランジスターはオフ状態にあるか、または前記第２トランジスターがオフ状態からオン状態に変わる際に前記第３トランジスターはオン状態からオフ状態に変わることを特徴とする。

本適用例の構成によれば、画素回路が第１電位線と第２電位線との間に配置された記憶回路を含み、ゲートが第１走査線に電気的に接続された第２トランジスターが記憶回路と信号線との間に配置され、ゲートが記憶回路に電気的に接続された第１トランジスターと発光素子とが第２電位線と第３電位線との間に直列に配置されている。そのため、第２トランジスターを介してオン／オフの２値で表現されるデジタル信号を記憶回路に書き込み、第１トランジスターを介して発光素子の発光と非発光との割合を制御して階調表示を行うことが可能となる。これにより、各トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、補償回路がなくても、画素間での明るさのばらつきや階調のずれを低減できる。

また、第３トランジスターは、第２トランジスターがオフ状態からオン状態に変わる際に既にオフ状態となっているか、または、第２トランジスターがオフ状態からオン状態に変わる際にオン状態からオフ状態に変わる。即ち、第２トランジスターをオン状態にして画像信号を第１インバーター及び第２インバーターに書き込む（又は書き換える）際に、第３トランジスターはオン状態にはないため、第２インバーターの出力と第１インバーターの入力との間の電気的な接続が遮断されるので、記憶回路への画像信号の書き込み（又は書き換え）を高速かつ確実に行うことができる。さらに、画像信号を信号線から第１インバーターへ、そして第１インバーターから第２インバーターへと書き込むので、信号線から第１インバーターへ画像信号を書き込むのと並行して相補的な画像信号を相補信号線から第２インバーターへ書き込む場合と比べて、相補信号線や相補トランジスターを不要にできる。そのため、画素を微細化して高解像度化することが容易となり、かつ、配線数を増やす必要がないので製造歩留まりを向上できる。これらの結果、高解像度で高品位な画像を低消費電力で表示できる電気光学装置を低コストで実現することができる。

（適用例２）本適用例に係る電気光学装置であって、前記第３トランジスターのゲート幅は、前記第１トランジスターのゲート幅よりも小さいことが好ましい。

本適用例の構成によれば、発光素子と直列に配置された第１トランジスターのゲート幅は、記憶回路に含まれる第３トランジスターのゲート幅よりも大きい。そのため、第１トランジスターがオン状態となって発光素子が発光する際に、発光素子に大きな電流を流すことができるので、発光素子の発光輝度を高めることができる。そして、オン状態における第１トランジスターのオン抵抗が小さくなるので、発光素子が発光する際に、第１トランジスターの閾値電圧のばらつきに起因する発光輝度のばらつきを抑制することができる。一方、第３トランジスターは、発光素子が発光している際に第２インバーターの出力と第１インバーターの入力との間の電位差を小さく保つ役割を有する。そのため、第３トランジスターには大きな電流が流れる必要はなく、第３トランジスターのゲート幅を第１トランジスターのゲート幅よりも小さくしてもその機能を十分に発揮する。従って、本適用例の構成によれば、記憶回路が安定的に画像信号を保持して、高解像度で高品位な画像を表示することができる。

（適用例３）本適用例に係る電気光学装置であって、前記第３トランジスターのゲート長は、前記第１トランジスターのゲート長よりも短いことが好ましい。

本適用例の構成によれば、第１トランジスターのゲート長は、第３トランジスターのゲート長よりも長い。そのため、第１トランジスターと直列に配置される発光素子に、第３トランジスターを含む記憶回路よりも高い電圧を印加できる。そして、発光素子や第１トランジスターに高い電圧を印加しても、第１トランジスターのゲート長が長いので、第１トランジスターが高電圧で破壊されるおそれを抑制できる。一方、記憶回路に含まれる第３トランジスターのゲート長が第１トランジスターのゲート長よりも短いので、第３トランジスターを第１トランジスターよりも小さくして、記憶回路を微細化することが可能となる。その結果、記憶回路を高速動作させるとともに、発光素子を高い電圧で発光させることができる。

（適用例４）本適用例に係る電気光学装置であって、低電圧系電源と高電圧系電源とを備え、前記記憶回路は前記低電圧系電源に電気的に接続され、前記発光素子と前記第１トランジスターとは前記高電圧系電源に電気的に接続されていることが好ましい。

本適用例の構成によれば、記憶回路を低電圧系電源で駆動し、発光素子を高電圧系電源で駆動することができる。そのため、記憶回路を微細化して高速動作させることができ、かつ、発光素子の発光輝度を高めることができる。

（適用例５）本適用例に係る電気光学装置であって、前記低電圧系電源は第１電位と第２電位とで構成され、前記高電圧系電源は前記第２電位と第３電位とで構成され、前記第２トランジスターのゲートは前記第１走査線に電気的に接続され、前記第１走査線に供給される電位は、前記第２電位または前記第３電位であることが好ましい。

本適用例の構成によれば、第２トランジスターのソースドレインの一方が電気的に接続された記憶回路には第１電位と第２電位とが供給され、第２トランジスターのゲートが電気的に接続された第１走査線には高電圧系電源を構成する第２電位または第３電位の走査信号が供給される。そのため、第２トランジスターをオン状態とする際に、第２トランジスターのゲート電位を高電圧系電源の第３電位として、第２トランジスターのゲートソース電圧を高く設定できる。具体的には、第２トランジスターがＮ型の場合にはゲートソース電圧を正の大きな値とでき、第２トランジスターがＰ型の場合にはゲートソース電圧を負の大きな値とできる。この結果、第２トランジスターのオン状態におけるオン抵抗を小さくできる。したがって、記憶回路の画像信号の書き換え（または書き込み）を高速で行うことができる。

（適用例６）本適用例に係る電気光学装置であって、前記第２トランジスターと前記第３トランジスターとは、互いに相補的な動作をすることが好ましい。

本適用例の構成によれば、第２トランジスターがオン状態であるときに第３トランジスターはオフ状態となり、第２トランジスターがオフ状態であるときに第３トランジスターはオン状態となる。したがって、第２トランジスターをオン状態として（即ち、第３トランジスターをオフ状態として）第１インバーター及び第２インバーターに画像信号を書き込んだ（又は書き換えた）後、第３トランジスターをオン状態として（即ち、第２トランジスターをオフ状態として）第１インバーターと第２インバーターとの間で静的な信号保持動作を行い、画像信号を保持することができる。これにより、記憶回路に画像信号を高速かつ確実に書き込む（又は書き換える）とともに、書き込まれた画像信号を確実に保持することができる。

（適用例７）本適用例に係る電気光学装置であって、前記第２トランジスターは第１導電型であり、前記第３トランジスターは前記第１導電型とは異なる第２導電型であり、前記第２トランジスターのゲートと前記第３トランジスターのゲートとは、前記第１走査線に電気的に接続されていることが好ましい。

本適用例の構成によれば、第２トランジスターがＮ型である場合、第３トランジスターはＰ型であるので、第１走査線からＨｉｇｈの信号が供給されると、第２トランジスターはオン状態となり、第３トランジスターはオフ状態となる。そして、第１走査線からＬｏｗの信号が供給されると、第２トランジスターはオフ状態となり、第３トランジスターはオン状態となる。一方、第２トランジスターがＰ型である場合、第３トランジスターはＮ型であるので、第１走査線からＬｏｗの信号が供給されると、第２トランジスターはオン状態となり、第３トランジスターはオフ状態となる。そして、第１走査線からＨｉｇｈの信号が供給されると、第２トランジスターはオフ状態となり、第３トランジスターはオン状態となる。したがって、第１走査線から同一の走査信号を供給することにより、第２トランジスターと第３トランジスターとに互いに相補的な動作をさせることができる。

（適用例８）本適用例に係る電気光学装置であって、第２走査線を備え、前記第２トランジスターのゲートは前記第１走査線に電気的に接続され、前記第３トランジスターのゲートは前記第２走査線に電気的に接続されることが好ましい。より好ましくは、前記第２トランジスターと前記第３トランジスターとは同一導電型であり、更に前記第２トランジスターと前記第３トランジスターとは共にＮ型で有ることが好ましい。

本適用例の構成によれば、第２トランジスターのゲートが第１走査線に電気的に接続され、第３トランジスターのゲートが第２走査線に電気的に接続されている。そのため、第２トランジスターと第３トランジスターとを独立に動作させることができ、第２トランジスターがオフ状態からオン状態に変わる際に第３トランジスターはオフ状態にあるか、または第２トランジスターがオフ状態からオン状態に変わる際に第３トランジスターはオン状態からオフ状態に変わることを容易に実現できる。これにより、記憶回路に画像信号を高速かつ確実に書き込む（又は書き換える）とともに、書き込まれた画像信号を確実に保持することができる。尚、記憶回路が画像信号を保持する信号保持状態にあるためには、第３トランジスターはオン状態でなければならない。この際には、保持信号が第２走査線から第３トランジスターのゲートに印加される。反対に、記憶回路に画像信号を書き込む（または書き換える）非信号保持状態の際には、第３トランジスターはオフ状態とされる。非信号保持状態では、非保持信号が第２走査線から第３トランジスターのゲートに印加される。
第２トランジスターと第３トランジスターとが同一導電型である場合、第１と第２走査線との一方にＨｉｇｈ（又はＬｏｗ）の信号を供給し他方にＬｏｗ（又はＨｉｇｈ）の信号を供給すれば、第２トランジスターと第３トランジスターとに互いに相補的な動作をさせることができる。更に、第２トランジスターと第３トランジスターとが共にＮ型である場合、移動度がＰ型よりも大きいので、第２トランジスターと第３トランジスターとを小さくすることができる。これにより、画素回路を微細化でき、更に記憶回路に画像信号を高速かつ確実に書き込む（又は書き換える）とともに、書き込まれた画像信号を確実に保持することができる。

（適用例９）本適用例に係る電気光学装置であって、前記第２走査線に供給される電位は、前記第２電位または前記第３電位であることが好ましい。

本適用例の構成によれば、第３トランジスターは第２インバーターの出力と第１インバーターの入力との間に配置されているので、第３トランジスターのソース電位は低電圧系電源を構成する第１電位または第２電位またはこれらに近い電位となる。第３トランジスターのゲートが電気的に接続された第２走査線には高電圧系電源を構成する第２電位または第３電位の第２走査信号が供給される。そのため、第３トランジスターをオン状態とする際に、第３トランジスターのゲート電位を高電圧系電源の第３電位とすることができる。具体的には、第３トランジスターがＮ型の場合にはゲートソース電圧を正の大きな値とでき、第３トランジスターがＰ型の場合にはゲートソース電圧を負の大きな値とできる。このように、第３トランジスターのゲートソース電圧を高く設定できるので、第３トランジスターのオン状態におけるオン抵抗を小さくできる。したがって、第１インバーターと第２インバーターとの間で静的な信号保持動作を確実に行い、記憶回路は安定的に画像信号を保持することができる。

（適用例１０）本適用例に係る電気光学装置であって、前記第１トランジスターのゲートは、前記第２インバーターの入力又は前記第２インバーターの出力に電気的に接続されていることが好ましい。

本適用例の構成によれば、記憶回路は第１電位と第２電位とが供給される低電圧系電源に電気的に接続されているので、第２インバーターへの入力電位や第２インバーターから出力電位は確実に第１電位又は第２電位となる。一方、第１インバーターの入力電位は、画像信号を維持している最中に第１電位や第２電位からずれるおそれがある。これは第１インバーターの出力電位や第２インバーターの出力電位がそれぞれのインバーターにより直接形成されるのに対し、信号保持状態における第１インバーターの入力電位は第２インバーターの出力電位が第３トランジスターを介して伝えられるためである。例えば、第３トランジスターがＮ型で、第２走査信号の保持信号が第１電位（今の例ではＨｉｇｈ）程度であり、第１インバーターの入力と第２インバーターの出力とが保持すべき画像信号も第１電位（今の例ではＨｉｇｈ）である場合（これは、今の例では、記憶回路が発光信号を保持している場合）、第１インバーターの入力電位は、画像信号を保持している最中に第１電位から第３トランジスターの閾値電圧分だけ低下するおそれがある。これは、第１インバーターの入力電位に相当する電荷が第２トランジスターを介して信号線に漏洩しても、第１インバーターの入力電位が第１電位から第３トランジスターの閾値電圧分だけ低下するまで、第３トランジスターはオン状態にならないからである。従って、もし第１トランジスターのゲートが第１インバーターの入力に接続されていると、第１トランジスターのゲート電位は第１電位から第３トランジスターの閾値電圧分だけ低下した電位となってしまう。これに対して本適用例の構成によれば、こうした不具合は避けられ、第１トランジスターのゲート電位は、確実に第１電位又は第２電位となる。したがって、画像信号が発光の際には発光素子を確実に発光とし、画像信号が非発光の際には発光素子を確実に非発光とすることができる。

（適用例１１）本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。

本適用例の構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。

本実施形態に係る電子機器の概要を説明する図。 本実施形態に係る電子機器の内部構造を説明する図。 本実施形態に係る電子機器の光学系を説明する図。 本実施形態に係る電気光学装置の構成を示す概略平面図。 本実施形態に係る電気光学装置の回路ブロック図。 本実施形態に係る画素の構成を説明する図。 本実施形態に係る電気光学装置のデジタル駆動を説明する図。 実施例１に係る画素回路の構成を説明する図。 本実施形態に係る画素回路の駆動方法の一例を説明する図。 本実施形態に係る画素回路の駆動方法の別の例を説明する図。 本実施形態に係る画素回路の駆動方法の別の例を説明する図。 変形例１に係る画素回路の構成を説明する図。 変形例１に係る画素回路の駆動方法を説明する図。 実施例２に係る画素回路の構成を説明する図。 変形例２に係る画素回路の構成を説明する図。 実施例３に係る画素回路の構成を説明する図。 変形例３に係る画素回路の構成を説明する図。 実施例４に係る画素回路の構成を説明する図。 変形例４に係る画素回路の構成を説明する図。 実施例５に係る画素回路の構成を説明する図。 変形例５に係る画素回路の構成を説明する図。 実施例６に係る画素回路の構成を説明する図。 変形例６に係る画素回路の構成を説明する図。 実施例７に係る画素回路の構成を説明する図。 変形例７に係る画素回路の構成を説明する図。 実施例８に係る画素回路の構成を説明する図。 変形例８に係る画素回路の構成を説明する図。

以下、本発明の実施形態を、図面を用いて説明する。なお、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。

「電子機器の概要」
まず、図１を参照して電子機器の概要を説明する。図１は、本実施形態に係る電子機器の概要を説明する図である。

ヘッドマウントディスプレイ１００は、本実施形態に係る電子機器の一例であり、電気光学装置１０（図３参照）を備えている。図１に示すように、ヘッドマウントディスプレイ１００は、眼鏡のような外観を有している。このヘッドマウントディスプレイ１００を装着した使用者に対して、画像となる映像光ＧＬ（図３参照）を視認させると共に、使用者に外界光をシースルーで視認させている。要するに、ヘッドマウントディスプレイ１００は、外界光と映像光ＧＬとを重ねて表示させるシースルー機能を持ち、広画角かつ高性能でありながら、小型軽量となっている。

ヘッドマウントディスプレイ１００は、使用者の眼前を覆う透視部材１０１と、透視部材１０１を支持するフレーム１０２と、フレーム１０２の左右両端のカバー部から後方のつる部分（テンプル）にかけての部分に付加された第１内蔵装置部１０５ａと第２内蔵装置部１０５ｂとを備えている。

透視部材１０１は、使用者の眼前を覆う肉厚で湾曲した光学部材（透過アイカバー）であり、第１光学部分１０３ａと第２光学部分１０３ｂとに分かれている。図１で左側の第１光学部分１０３ａと第１内蔵装置部１０５ａとを組み合わせた第１表示機器１５１は、シースルーにて右眼用の虚像を表示する部分であり、単独でも表示機能の付いた電子機器として機能する。又、図１で右側の第２光学部分１０３ｂと第２内蔵装置部１０５ｂとを組み合わせた第２表示機器１５２は、シースルーにて左眼用の虚像を形成する部分であり、単独でも表示機能の付いた電子機器として機能する。第１表示機器１５１と第２表示機器１５２とには電気光学装置１０（図３参照）が組み込まれている。

「電子機器の内部構造」
図２は、本実施形態に係る電子機器の内部構造を説明する図である。図３は、本実施形態に係る電子機器の光学系を説明する図である。次に、図２と図３とを参照して電子機器の内部構造と光学系とを説明する。なお、図２と図３とでは第１表示機器１５１を電子機器の例として説明しているが、第２表示機器１５２に対しても左右対称で殆ど同じ構造をなしている。したがって、第１表示機器１５１について説明し、第２表示機器１５２の詳細な説明は省略する。

図２に示すように、第１表示機器１５１は、投射透視装置１７０と、電気光学装置１０（図３参照）とを備えている。投射透視装置１７０は、導光部材であるプリズム１１０と、光透過部材１５０と、結像用の投射レンズ１３０（図３参照）とを備える。プリズム１１０と光透過部材１５０とは接合によって一体化され、例えばプリズム１１０の上面１１０ｅとフレーム１６１の下面１６１ｅとが接するようにフレーム１６１の下側にしっかりと固定されている。

投射レンズ１３０は、これを収納する鏡筒１６２を介してプリズム１１０の端部に固定されている。投射透視装置１７０のうちプリズム１１０と光透過部材１５０とは、図１における第１光学部分１０３ａに相当し、投射透視装置１７０の投射レンズ１３０と、電気光学装置１０とは、図１における第１内蔵装置部１０５ａに相当する。

投射透視装置１７０のうち、プリズム１１０は、平面視において顔面に沿うように湾曲した円弧状の部材であり、鼻に近い中央側の第１プリズム部分１１１と、鼻から離れた周辺側の第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、光出射側に配置され、光学的な機能を有する側面として、第１面Ｓ１１（図３参照）と、第２面Ｓ１２と、第３面Ｓ１３とを有する。

第２プリズム部分１１２は、光入射側に配置され、光学的な機能を有する側面として、第４面Ｓ１４（図３参照）と、第５面Ｓ１５と、を有する。このうち、第１面Ｓ１１と第４面Ｓ１４とが隣接し、第３面Ｓ１３と第５面Ｓ１５とが隣接し、第１面Ｓ１１と第３面Ｓ１３との間に第２面Ｓ１２が配置されている。又、プリズム１１０は、第１面Ｓ１１から第４面Ｓ１４に隣接する上面１１０ｅを有する。

プリズム１１０は、可視域で高い光透過性を示す樹脂材料で形成されており、例えば型内に熱可塑性樹脂を注入し固化させることにより、成形する。プリズム１１０の本体部分１１０ｓ（図３参照）は、一体形成品とされているが、第１プリズム部分１１１と第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、映像光ＧＬの導波及び出射を可能にすると共に、外界光の透視を可能にする。第２プリズム部分１１２は、映像光ＧＬの入射及び導波を可能にする。

光透過部材１５０は、プリズム１１０と一体的に固定されている。光透過部材１５０は、プリズム１１０の透視機能を補助する部材（補助プリズム）である。光透過部材１５０は、可視域で高い光透過性を示し、プリズム１１０の本体部分１１０ｓと略同一の屈折率を有する樹脂材料で形成されている。光透過部材１５０は、例えば熱可塑性樹脂の成形によって形成される。

図３に示すように、投射レンズ１３０は、入射側光軸に沿って例えば３つのレンズ１３１，１３２，１３３を有している。各レンズ１３１，１３２，１３３は、レンズの光入射面の中心軸に回転対称なレンズであり、少なくとも１つ以上が非球面レンズとなっている。

投射レンズ１３０は、電気光学装置１０から出射された映像光ＧＬをプリズム１１０内に入射させて眼ＥＹに再結像させる。要するに、投射レンズ１３０は、電気光学装置１０の各画素から出射された映像光ＧＬを、プリズム１１０を介して眼ＥＹに再結像させるためのリレー光学系である。投射レンズ１３０は、鏡筒１６２内に保持され、電気光学装置１０は、鏡筒１６２の一端に固定されている。プリズム１１０の第２プリズム部分１１２は、投射レンズ１３０を保持する鏡筒１６２に連結され、投射レンズ１３０及び電気光学装置１０を間接的に支持している。

ヘッドマウントディスプレイ１００のように使用者の頭部に装着し眼前を覆うタイプの電子機器では、小型で軽量であることが求められる。また、ヘッドマウントディスプレイ１００のような電子機器に使用される電気光学装置１０では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

［電気光学装置の構成］
次に、図４を参照して電気光学装置の構成を説明する。図４は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、電気光学装置１０が、発光素子として有機ＥＬ素子を備える有機ＥＬ装置である場合を例に取り説明する。図４に示すように、本実施形態に係る電気光学装置１０は、素子基板１１と、保護基板１２とを有している。素子基板１１には、不図示のカラーフィルターが設けられている。素子基板１１と保護基板１２とは、不図示の充填剤を介して対向配置され接着されている。

素子基板１１は、例えば、単結晶半導体基板（例えば単結晶シリコン基板）で構成されている。素子基板１１は、表示領域Ｅと、表示領域Ｅを囲む非表示領域Ｄとを有している。表示領域Ｅには、例えば、青色（Ｂ）光が発せられるサブ画素５８Ｂと、緑色（Ｇ）光が発せられるサブ画素５８Ｇと、赤色（Ｒ）光が発せられるサブ画素５８Ｒとが、例えばマトリックス状に配列されている。サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれには、発光素子２０（図６参照）が設けられている。電気光学装置１０では、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒを含む画素５９が表示単位となって、フルカラーの表示が提供される。

なお、本明細書では、サブ画素５８Ｂ、サブ画素５８Ｇ、及びサブ画素５８Ｒを区別せず、総称してサブ画素５８と称する場合がある。表示領域Ｅは、サブ画素５８から発せられる光が透過し、表示に寄与する領域である。非表示領域Ｄは、サブ画素５８から発せられる光が透過せず、表示に寄与しない領域である。

素子基板１１は、保護基板１２よりも大きく、保護基板１２からはみ出した素子基板１１の第１辺に沿って、複数の外部接続用端子１３が配列されている。複数の外部接続用端子１３と表示領域Ｅとの間には、信号線駆動回路５３が設けられている。該第１辺と直交する他の第２辺と表示領域Ｅとの間には、走査線駆動回路５２が設けられている。また、該第１辺と直交し第２辺と対向する第３辺と表示領域Ｅとの間には、制御線駆動回路５４が設けられている。

保護基板１２は、素子基板１１よりも小さく、外部接続用端子１３が露出されるように配置されている。保護基板１２は、光透過性の基板であり、例えば石英基板やガラス基板等を使用することができる。保護基板１２は、表示領域Ｅにおいて、サブ画素５８に配置された発光素子２０が損傷しないように保護する役割を有し、少なくとも表示領域Ｅに対向するように配置される。

なお、カラーフィルターは、素子基板１１における発光素子２０上に設けられていてもよいし、保護基板１２に設けられていてもよい。発光素子２０から各色に対応した光が発せられる構成の場合は、カラーフィルターは必須ではない。また、保護基板１２は必須ではなく、保護基板１２の代わりに、素子基板１１に発光素子２０を保護する保護層が設けられた構成であってもよい。

本明細書では、外部接続用端子１３が配列された上記第１辺に沿った方向をＸ方向（行方向）とし、該第１辺と直交し互いに対向する他の２辺（第２辺、第３辺）に沿った方向（列方向）をＹ方向とする。本実施形態では、例えば、同色の発光が得られるサブ画素５８が行方向（Ｘ方向）に配列され、異なる色の発光が得られるサブ画素５８が列方向（Ｙ方向）に配列される、所謂横ストライプ方式の配置が採用されている。

なお、列方向（Ｙ方向）におけるサブ画素５８の配置は、図４に示すようなＢ、Ｇ、Ｒの順であることに限定されず、例えば、Ｒ、Ｇ、Ｂの順であってもよい。また、サブ画素５８の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Ｓストライプ方式等であってもよく、加えて、サブ画素５８Ｂ，５８Ｇ，５８Ｒの形状や大きさは同じであることに限定されない。

「電気光学装置の回路構成」
次に、図５を参照して、電気光学装置の回路構成を説明する。図５は、本実施形態に係る電気光学装置の回路ブロック図である。図５に示すように、電気光学装置１０の表示領域Ｅには、互いに交差する複数の第１走査線４２と複数の信号線４３とが形成され、第１走査線４２と信号線４３との各交差に対応してサブ画素５８が行列状に配列されている。各サブ画素５８には、発光素子２０（図８参照）等を含む画素回路４１が設けられている。

電気光学装置１０の表示領域Ｅには、各第１走査線４２に対応して、第２走査線４５が形成されている。又、表示領域Ｅには、各第１走査線４２に対応して、制御線４４が形成されている。第１走査線４２と第２走査線４５と制御線４４とは行方向（Ｘ方向）に延在している。信号線４３は、列方向（Ｙ方向）に延在している。

電気光学装置１０では、表示領域Ｅに、Ｍ行×Ｎ列のサブ画素５８が行列状に配置されている。具体的には、表示領域Ｅに、Ｍ本の第１走査線４２とＭ本の第２走査線４５とＭ本の制御線４４とＮ本の信号線４３とが形成されている。なお、ＭとＮとは２以上の整数であり、本実施形態では一例として、Ｍ＝７２０×ｐ、Ｎ＝１２８０とされている。ｐは、１以上の整数であり、表示の基本色の数を表す。本実施形態では、ｐ＝３、即ち、表示の基本色がＲ、Ｇ、Ｂの３色である場合を例に説明する。

電気光学装置１０は、表示領域Ｅ外に駆動部５０を有している。駆動部５０から、表示領域Ｅに配列された各画素回路４１に各種信号が供給され、画素５９（３色のサブ画素５８）を表示単位として画像が表示領域Ｅに表示される。駆動部５０は、駆動回路５１と制御装置５５とを含む。制御装置５５は、表示用信号を駆動回路５１に供給する。駆動回路５１は、表示用信号に基づき複数の第１走査線４２と複数の第２走査線４５と複数の信号線４３と複数の制御線４４とを介して各画素回路４１に駆動信号を供給する。

さらに、非表示領域Ｄ及び表示領域Ｅには、第１電位が供給される第１電位線としての高電位線４７と、第２電位が供給される第２電位線としての低電位線４６と、第３電位が供給される第３電位線としての高電位線４９と、が配置されている。各画素回路４１に対して、高電位線４７は第１電位を供給し、低電位線４６は第２電位を供給し、高電位線４９は第３電位を供給する。

本実施形態では、第１電位（Ｖ１）が第１高電位ＶＤＤ１（例えばＶ１＝ＶＤＤ１＝３．０Ｖ）であり、第２電位（Ｖ２）が低電位ＶＳＳ（例えばＶ２＝ＶＳＳ＝０Ｖ）であり、第３電位（Ｖ３）が第２高電位ＶＤＤ２（例えばＶ３＝ＶＤＤ２＝７．０Ｖ）である。したがって、第１電位は第２電位よりも高く、第３電位は第１電位よりも高い。

本実施形態では、第１電位（第１高電位ＶＤＤ１）と第２電位（低電位ＶＳＳ）とで低電圧系電源が構成され、第３電位（第２高電位ＶＤＤ２）と第２電位（低電位ＶＳＳ）とで高電圧系電源が構成される。第２電位は、低電圧系電源と高電圧系電源とにおいて基準となる電位である。

なお、本実施形態では一例として、第２電位線（低電位線４６）と第１電位線（高電位線４７）と第３電位線（高電位線４９）とが表示領域Ｅ内で行方向に延在しているが、これらは列方向に延在してもよいし、これらの一部が行方向に延在し他が列方向に延在してもよいし、これらが行列方向に格子状に配置されていてもよい。

駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３と制御線駆動回路５４とを含む。駆動回路５１は、非表示領域Ｄ（図４参照）に設けられている。本実施形態では、駆動回路５１と画素回路４１とは、図４に示す素子基板１１（本実施形態では、単結晶シリコン基板）上に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター等の素子で構成されている。

走査線駆動回路５２には、第１走査線４２と第２走査線４５とが電気的に接続されている。走査線駆動回路５２は、画素回路４１を行方向に選択又は非選択とする走査信号（Ｓｃａｎ）を各第１走査線４２に出力し、第１走査線４２はこの走査信号を画素回路４１に伝える。換言すると、走査信号は、第２トランジスター３２（図８参照）をオン状態とする選択状態と第２トランジスター３２をオフ状態とする非選択状態とを有しており、第１走査線４２は、走査線駆動回路５２からの走査信号を受けて、適宜、選択され得る。

後述するように、本実施形態では、第２トランジスター３２がＮ型であるので、選択状態における走査信号（選択信号）はＨｉｇｈ（高電位）であり、非選択状態における走査信号（非選択信号）はＬｏｗ（低電位）である。選択信号の電位を第４電位（Ｖ４）とし、非選択信号の電位を第５電位（Ｖ５）とする。第４電位（Ｖ４）は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。又、第５電位（Ｖ５）は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。

走査線駆動回路５２は、画素回路４１を行方向に信号保持又は非信号保持とする第２走査信号（ＸＳｃａｎ）を各第２走査線４５に出力し、第２走査線４５はこの第２走査信号を画素回路４１に伝える。換言すると、第２走査信号は、第３トランジスター３３（図８参照）をオン状態とする保持信号と、第３トランジスター３３をオフ状態とする非保持信号とを有している。第２走査線４５は、走査線駆動回路５２からのこれらの第２走査信号を受ける。

後述するように、本実施形態では、第３トランジスター３３がＮ型であるので、信号保持状態における第２走査信号（保持信号）はＨｉｇｈ（高電位）であり、非信号保持状態における第２走査信号（非保持信号）はＬｏｗ（低電位）である。保持信号の電位を第６電位（Ｖ６）とし、非保持信号の電位を第７電位（Ｖ７）とする。第６電位（Ｖ６）は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。又、第７電位（Ｖ７）は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。

なお、Ｍ本の第１走査線４２のうちｉ行目の第１走査線４２に供給される走査信号を特定する際には、ｉ行目の走査信号Ｓｃａｎ ｉと表記する。同様に、Ｍ本の第２走査線４５のうちｉ行目の第２走査線４５に供給される第２走査信号を特定する際には、ｉ行目の第２走査信号ＸＳｃａｎ ｉと表記する。走査線駆動回路５２は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、各第１走査線４２に供給される１行目の走査信号Ｓｃａｎ １〜Ｍ行目の走査信号Ｓｃａｎ Ｍと、各第２走査線４５に供給される１行目の第２走査信号ＸＳｃａｎ １〜Ｍ行目の第２走査信号ＸＳｃａｎ Ｍと、が形成される。

信号線駆動回路５３には、信号線４３が電気的に接続されている。信号線駆動回路５３は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサー回路等、を備えている。信号線駆動回路５３は、第１走査線４２の選択に同期して、Ｎ本の信号線４３の各々に画像信号（Ｄａｔａ）を供給する。画像信号は、第１電位（本実施形態ではＶＤＤ１）と第２電位（本実施形態ではＶＳＳ）とのいずれかの電位を取るデジタル信号である。なお、Ｎ本の信号線４３のうちｊ列目の信号線４３に供給される画像信号を特定する際には、ｊ列目の画像信号Ｄａｔａ ｊと表記する。

制御線駆動回路５４には、制御線４４が電気的に接続されている。制御線駆動回路５４は、行毎に分けられた各制御線４４に、行固有の制御信号を出力する。制御線４４は、この制御信号を対応する行の画素回路４１に供給する。制御信号は、活性状態と非活性状態とを有しており、制御線４４は、制御線駆動回路５４からの制御信号を受けて、適宜活性状態とされ得る。制御信号は、第２電位（低電位ＶＳＳ）と第３電位（第２高電位ＶＤＤ２）との間の電位を取る。

後述するように、本実施形態では、第４トランジスター３４がＰ型である（図８参照）ので、活性状態における制御信号（活性信号）はＬｏｗ（低電位）であり、非活性状態における制御信号（非活性信号）はＨｉｇｈ（高電位）である。第１電位をＶ１と表記し、第２電位をＶ２と表記し、第３電位をＶ３と表記すると、活性信号は、Ｖ３−（Ｖ１−Ｖ２）以下で設定され、第２電位（Ｖ２）であることが好ましい。又、非活性信号は、第３電位（Ｖ３）以上で設定され、第３電位（Ｖ３）であることが好ましい。

なお、Ｍ本の制御線４４のうちｉ行目の制御線４４に供給される制御信号を特定する際には、ｉ行目の制御信号Ｅｎｂ ｉと表記する。制御線駆動回路５４は、制御信号として、行毎に活性信号（又は非活性信号）を供給してもよいし、複数行同時に活性信号（又は非活性信号）を供給してもよい。本実施形態では、制御線駆動回路５４は、制御線４４を介して、表示領域Ｅに位置する全ての画素回路４１に同時に活性信号（又は非活性信号）を供給する。

制御装置５５は、表示用信号供給回路５６と、ＶＲＡＭ（Video Random Access Memory）回路５７とを含む。ＶＲＡＭ回路５７は、フレーム画像等を一時的に記憶する。表示用信号供給回路５６は、ＶＲＡＭ回路５７に一時的に記憶されたフレーム画像から表示用信号（画像信号やクロック信号等）を作成し、これを駆動回路５１に供給する。

本実施形態では、駆動回路５１や画素回路４１は素子基板１１（本実施形態では、単結晶シリコン基板）に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター素子で構成されている。

制御装置５５は、素子基板１１とは別の単結晶半導体基板等からなる基板（図示しない）に形成される半導体集積回路で構成されている。制御装置５５が形成された基板は、フレキシブルプリント基板（Flexible Printed Circuits：ＦＰＣ）により、素子基板１１に設けられた外部接続用端子１３に接続されている。このフレキシブルプリント基板を介して、制御装置５５から駆動回路５１に表示用信号が供給される。

「画素の構成」
次に、図６を参照して、本実施形態に係る画素の構成を説明する。図６は、本実施形態に係る画素の構成を説明する図である。

上述したように、電気光学装置１０では、サブ画素５８（サブ画素５８Ｂ，５８Ｇ，５８Ｒ）を含む画素５９を表示単位として画像が表示される。本実施形態では、サブ画素５８の行方向（Ｘ方向）の長さａは１２マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）の長さｂは４マイクロメーター（μｍ）である。換言すると、サブ画素５８の行方向（Ｘ方向）における配置ピッチは１２マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）における配置ピッチは４マイクロメーター（μｍ）である。

各サブ画素５８には、発光素子（Light Emitting Device：ＬＥＤ）２０を含む画素回路４１が設けられている。発光素子２０は、白色光を射出する。電気光学装置１０は、発光素子２０から射出された光が透過する不図示のカラーフィルターを備えている。カラーフィルターは、表示の基本色ｐに対応する色のカラーフィルターを含む。本実施形態では、基本色ｐ＝３であり、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれに対応してＢ、Ｇ、Ｒの各色のカラーフィルターが配置される。

本実施形態では、発光素子２０の一例として、有機ＥＬ（Electro Luminescence）素子が用いられている。有機ＥＬ素子は、特定波長の光の強度を増幅する光共振構造を有していてもよい。即ち、サブ画素５８Ｂでは発光素子２０が発する白色光から青色の光成分を取り出し、サブ画素５８Ｇでは発光素子２０が発する白色光から緑色の光成分を取り出し、サブ画素５８Ｒでは発光素子２０が発する白色光から赤色の光成分を取り出す構成であってもよい。

また、上述の例の他にも、基本色ｐ＝４として、カラーフィルターにＢ、Ｇ、Ｒ以外の色、例えば、白色光用のカラーフィルター（実質的にカラーフィルターがないサブ画素５８）を準備してもよいし、黄色やシアン等他の色光用のカラーフィルターを準備してもよい。さらに、発光素子２０として、窒化ガリウム（ＧａＮ）等の発光ダイオード素子や、半導体レーザー素子などを用いることとしてもよい。

「電気光学装置のデジタル駆動」
次に、図７を参照して、本実施形態に係る電気光学装置１０におけるデジタル駆動による画像表示方法を説明する。図７は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。

電気光学装置１０は、デジタル駆動により、表示領域Ｅ（図４参照）に所定の画像を表示する。即ち、各サブ画素５８に配置された発光素子２０（図６参照）は、発光（明表示）又は非発光（暗表示）の２値のいずれかの状態をとり、表示される画像の階調は各発光素子２０の発光期間の割合により決まる。これを時分割駆動と称する。

図７に示すように、時分割駆動では、一枚の画像を表示する１フィールド（Ｆ）を、複数のサブフィールド（ＳＦ）に分割し、サブフィールド（ＳＦ）毎に発光素子２０の発光と非発光とを制御することで階調表示を表現する。ここでは一例として、８ビットの時分割階調方式により、２⁸＝２５６階調の表示を行う場合を例として説明する。８ビットの時分割階調方式では、１個のフィールドＦを８個のサブフィールドＳＦ１〜ＳＦ８に分割する。

図７には、１個のフィールドＦにおいて、ｉ番目のサブフィールドをＳＦｉで表し、１番目のサブフィールドＳＦ１から８番目のサブフィールドＳＦ８までの８個のサブフィールドが示されている。各サブフィールドＳＦには、第２期間としての表示期間Ｐ２（Ｐ２−１〜Ｐ２−８）と、必要に応じて第１期間としての非表示期間（信号書き込み期間）Ｐ１（Ｐ１−１〜Ｐ１−８）とが含まれる。

なお、本明細書では、サブフィールドＳＦ１〜ＳＦ８を区別せず総称してサブフィールドＳＦと称し、非表示期間Ｐ１−１〜Ｐ１−８を区別せず総称して非表示期間Ｐ１と称し、表示期間Ｐ２−１〜Ｐ２−８を区別せず総称して表示期間Ｐ２と称する場合がある。

発光素子２０は、表示期間Ｐ２において発光又は非発光となり、非表示期間（信号書き込み期間）Ｐ１において非発光となる。非表示期間Ｐ１は、記憶回路６０（図８参照）への画像信号の書き込みや表示時間の調整等に使用され、最も短いサブフィールド（例えばＳＦ１）が比較的長い場合などは、非表示期間Ｐ１（Ｐ１−１）を省くこともできる。

８ビットの時分割階調方式では、各サブフィールドＳＦの表示期間Ｐ２（Ｐ２−１〜Ｐ２−８）を、（ＳＦ１のＰ２−１）：（ＳＦ２のＰ２−２）：（ＳＦ３のＰ２−３）：（ＳＦ４のＰ２−４）：（ＳＦ５のＰ２−５）：（ＳＦ６のＰ２−６）：（ＳＦ７のＰ２−７）：（ＳＦ８のＰ２−８）＝１：２：４：８：１６：３２：６４：１２８と設定する。例えば、フレーム周波数が６０Ｈｚのプログレッシブ方式で画像を表示する場合、１フレーム＝１フィールド（Ｆ）＝１６．７ミリ秒（ｍｓｅｃ）である。

本実施形態の場合、後述する様に、各サブフィールドＳＦでの非表示期間Ｐ１（Ｐ１−１〜Ｐ１−８）は１０．８マイクロ秒（μｓｅｃ）程度である。この場合、（ＳＦ１のＰ２−１）＝０．０６５ミリ秒、（ＳＦ２のＰ２−２）＝０．１３０ミリ秒、（ＳＦ３のＰ２−３）＝０．２６０ミリ秒、（ＳＦ４のＰ２−４）＝０．５２０ミリ秒、（ＳＦ５のＰ２−５）＝１．０４０ミリ秒、（ＳＦ６のＰ２−６）＝２．０８１ミリ秒、（ＳＦ７のＰ２−７）＝４．１６１ミリ秒、（ＳＦ８のＰ２−８）＝８．３２３ミリ秒、と設定される。

ここで、非表示期間Ｐ１の時間をｘ秒（ｓｅｃ）で表し、最も短い表示期間Ｐ２（上述の例の場合、１番目のサブフィールドＳＦ１における表示期間Ｐ２−１）の時間をｙ秒（ｓｅｃ）で表し、階調のビット数（＝サブフィールドＳＦの数）をｇで表し、フィールド周波数をｆ（Ｈｚ）で表すと、これらの関係は以下の数式１で示される。

本実施形態のデザインルールでは、第２インバーター６２が駆動回路５１にて使用される典型的なインバーターとなる。この場合、後に数式８を用いて詳述するが、第２インバーター６２の入力端子２８の充電時間τ２（インバーター１個当たりの遅延時間）は、τ２＝１．０５×１０^-11秒（ｓｅｃ）程度であり、この時間が、駆動回路５１が備えるインバーター１個当たりの遅延時間に相当する。この結果、駆動回路５１が備えるシフトレジスター回路の最高動作周波数の逆数（最短時間）は、インバーター１個当たりの遅延時間を、おおよそ１１倍した１×１０^-10秒程度となり、それ故、当該シフトレジスター回路の最高動作周波数は１０ＧＨｚ程度となる。一般に、回路が安定動作するのは最高動作周波数の半分以下であるが、マージンを考慮すると、駆動回路５１が備えるシフトレジスター回路の動作周波数は、２ＧＨｚ程度以下にすることが好ましい。

本実施例では、後で詳述するように、一つの第１走査線４２の選択時間を２０ピコ秒（ｐｉｃｏ ｓｅｃ）程度まで短くすることができる。しかしながら、この程度まで選択時間を短くすると、信号線駆動回路５３が動作しないおそれがある。そこで、サブ画素５８が行方向（Ｘ方向）に配列される横ストライプ方式の配置を採用し、Ｍ行×Ｎ列をそれぞれ、Ｍ＝７２０×３＝２１６０とし、Ｎ＝１２８０とする。信号線駆動回路５３をｑ相展開（本実施形態ではｑ＝１２８で、一組当たり１２８本並列する）とすると、一つの第１走査線４２の選択時間内にＮ／ｑ＝１０組を選択することになる。従って、一組当たりの割り当て時間は、一つの第１走査線４２の選択時間の１／１０となる。

上述したシフトレジスター回路が安定動作する安定動作周波数の２ＧＨｚに相当する割り当て時間は、この逆数で０．５ナノ秒（ｎａｎｏ ｓｅｃ）なので、これを先の一組に割り当てる。要するに、信号線駆動回路５３は２ＧＨｚのクロックで動作させる。この場合、一つの第１走査線４２の選択時間は５ナノ秒となり、走査線駆動回路５２の駆動周波数は２００ＭＨｚ程度である。又、全ての第１走査線４２を選択し終える一垂直期間は、５（ナノ秒）×７２０×３＝１０．８マイクロ秒であり、これが非表示期間Ｐ１となる。

電気光学装置１０のデジタル駆動では、１個のフィールドＦ内の総表示期間Ｐ２に対する発光期間の比に基づいて階調表示を実現する。例えば、階調「０」の黒表示では、８個のサブフィールドＳＦ１〜ＳＦ８の全ての表示期間Ｐ２−１〜Ｐ２−８で発光素子２０を非発光とする。一方、階調「２５５」の白表示では、８個のサブフィールドＳＦ１〜ＳＦ８の全ての表示期間Ｐ２−１〜Ｐ２−８で発光素子２０を発光とする。

又、２５６階調のうち、例えば階調「７」の中間輝度の表示を得る場合には、１番目のサブフィールドＳＦ１の表示期間Ｐ２−１と、２番目のサブフィールドＳＦ２の表示期間Ｐ２−２と、３番目のサブフィールドＳＦ３の表示期間Ｐ２−３とで発光素子２０を発光させ、その他のサブフィールドＳＦ４〜ＳＦ８の表示期間Ｐ２−４〜Ｐ２−８では発光素子２０を非発光とする。このように１個のフィールドＦを構成するサブフィールドＳＦ毎に、その表示期間Ｐ２に発光素子２０を発光させるか非発光とするかを適宜選択することで中間の階調の表示を行うことができる。

ところで、従来のアナログ駆動の電気光学装置（有機ＥＬ装置）では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流をアナログ制御することにより階調表示が行われていたため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下していた。これに対して、特許文献１に記載のように駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を設けると、補償回路にも電流が流れるため消費電力の増大を招いていた。

また、従来の有機ＥＬ装置では、表示を多階調化するためには、アナログ信号である画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機ＥＬ装置では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

本実施形態に係る電気光学装置１０では、オン／オフの２値で動作するデジタル駆動であるため、発光素子２０は発光又は非発光の２値のいずれかの状態を取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、画素５９（サブ画素５８）で明るさのばらつきや階調のずれが少なく高品位な表示画像が得られる。さらに、デジタル駆動では、アナログ駆動の場合に求められる大きな容量の容量素子を保有する必要がないので、画素５９（サブ画素５８）の微細化が可能となり、高解像度化を容易に進めることができるとともに、大きな容量素子の充放電に伴う電力消費を低減できる。

又、電気光学装置１０のデジタル駆動では、１個のフィールドＦを構成するサブフィールドＳＦの数ｇを増やすことにより、容易に階調数を上げることができる。この場合、上述のように非表示期間Ｐ１を有すると、単純に最も短い表示期間Ｐ２を短くすることで階調数を上げることができる。例えば、フレーム周波数ｆ＝６０Ｈｚのプログレッシブ方式でｇ＝１０として１０２４階調の表示を行う場合、非表示期間Ｐ１の時間ｘ＝１０．８マイクロ秒の場合、数式１により、最も短い表示期間（ＳＦ１のＰ２−１）の時間ｙ＝０．０１６ミリ秒とするだけでよい。

後で詳述するが、電気光学装置１０のデジタル駆動では、第１期間としての非表示期間Ｐ１を記憶回路６０に画像信号を書き込む信号書き込み期間（又は画像信号を書き換える信号書き換え期間）とすることができる。そのため、信号書き込み期間を変えることなく（即ち、駆動回路５１のクロック周波数を変えることなく）、８ビットの階調表示から１０ビットの階調表示に簡単に変えることができる。

さらに、電気光学装置１０のデジタル駆動では、サブフィールドＳＦ間、又は、フィールドＦ間、で、表示を変えるサブ画素５８の記憶回路６０（図８参照）の画像信号が書き換えられる。一方、表示を変えないサブ画素５８の記憶回路６０の画像信号は書き換えられない（保持される）ので、低消費電力が実現する。即ち、本構成とすると、エネルギー消費を低減することや、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれを低減することや、多階調化や、高解像度な画像を表示すること等が可能な電気光学装置１０を実現することができる。

（実施例１）
「画素回路の構成」
次に、図８を参照して、実施例１に係る画素回路の構成を説明する。図８は、実施例１に係る画素回路の構成を説明する図である。

図８に示すように、第１走査線４２と信号線４３との交差に対応して配置されたサブ画素５８毎に、画素回路４１が設けられている。第１走査線４２に沿って第２走査線４５と制御線４４とが配置されている。各画素回路４１に対して、第１走査線４２と第２走査線４５と信号線４３と制御線４４とが対応する。

また、実施例１では、各画素回路４１に対して、高電位線４７から第１電位（ＶＤＤ１）が供給され、低電位線４６から第２電位（ＶＳＳ）が供給され、高電位線４９から第３電位（ＶＤＤ２）が供給される。

実施例１に係る画素回路４１は、Ｎ型の第１トランジスター３１と、発光素子２０と、Ｐ型の第４トランジスター３４と、記憶回路６０と、Ｎ型の第２トランジスター３２とを含む。画素回路４１が記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となる。この結果、アナログ駆動の場合と比べて、サブ画素５８間での発光素子２０の発光輝度のばらつきを抑えることが可能となり、画素５９間での表示のばらつきを低減できる。

第１トランジスター３１と発光素子２０と第４トランジスター３４とは、第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に直列に配置されている。記憶回路６０は、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に配置されている。第２トランジスター３２は、記憶回路６０と信号線４３との間に配置されている。

記憶回路６０は、第１インバーター６１と、第２インバーター６２と、Ｎ型の第３トランジスター３３とを含む。記憶回路６０は、これら２つのインバーター６１，６２を環状に接続して構成され、所謂、スタティックメモリーを成して画像信号であるデジタル信号を記憶する。

第１インバーター６１の出力端子２６と、第２インバーター６２の入力端子２８とが電気的に接続されている。第３トランジスター３３は、第２インバーター６２の出力端子２７と、第１インバーター６１の入力端子２５との間に配置されている。即ち、第３トランジスター３３のソースドレインの一方が第１インバーター６１の入力端子２５に電気的に接続され、他方が第２インバーター６２の出力端子２７に電気的に接続されている。

なお、本明細書で端子（出力又は入力）Ａと端子（出力又は入力）Ｂとが電気的に接続されている状態とは、端子Ａの論理と端子Ｂの論理とが同じになり得る状態を言い、例えば、端子Ａと端子Ｂとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、電気的に接続されている状態と言える。また、「トランジスターや素子がＡとＢとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。

記憶回路６０が記憶するデジタル信号は、Ｈｉｇｈ又はＬｏｗの２値である。本実施形態では、第１インバーター６１の出力端子２６の電位がＬｏｗの場合（第２インバーター６２の出力端子２７の電位がＨｉｇｈの場合）に発光素子２０は発光し得る状態となり、第１インバーター６１の出力端子２６の電位がＨｉｇｈの場合（第２インバーター６２の出力端子２７の電位がＬｏｗの場合）に発光素子２０は非発光となる。

実施例１では、記憶回路６０を構成する２つのインバーター６１，６２が第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に配置され、２つのインバーター６１，６２に第１電位としてのＶＤＤ１と第２電位としてのＶＳＳとが供給される。したがって、Ｈｉｇｈは第１電位（ＶＤＤ１）に相当し、Ｌｏｗは第２電位（ＶＳＳ）に相当する。

例えば、記憶回路６０にデジタル信号が記憶されて、第１インバーター６１の出力端子２６の電位がＬｏｗになると、第２インバーター６２の入力端子２８にＬｏｗが入力されて第２インバーター６２の出力端子２７の電位がＨｉｇｈとなる。そして、第３トランジスター３３がオン状態のとき、第２インバーター６２の出力端子２７の電位がＨｉｇｈであると、第２インバーター６２の出力端子２７から第１インバーター６１の入力端子２５にＨｉｇｈが入力されて第１インバーター６１の出力端子２６の電位がＬｏｗとなる。このようにして、第３トランジスター３３がオン状態のとき、記憶回路６０に記憶されたデジタル信号は、次に書き換えが行われるまで安定した状態で保持される。

第１インバーター６１は、Ｐ型の第５トランジスター３５とＮ型の第７トランジスター３７と、を含み、ＣＭＯＳ構成である。第５トランジスター３５と第７トランジスター３７とは、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に直列に配置されている。第７トランジスター３７のソースは、第２電位線（低電位線４６）に電気的に接続されている。第５トランジスター３５のソースは、第１電位線（高電位線４７）に電気的に接続されている。

第２インバーター６２は、Ｐ型の第６トランジスター３６と、Ｎ型の第８トランジスター３８とを含み、ＣＭＯＳ構成である。第６トランジスター３６と第８トランジスター３８とは、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に直列に配置されている。第６トランジスター３６のソースは、第１電位線（高電位線４７）に電気的に接続されている。第８トランジスター３８のソースは、第２電位線（低電位線４６）に電気的に接続されている。

なお、Ｎ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の低い方がソースである。又、Ｐ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の高い方がソースである。

第１インバーター６１の入力端子２５は、第５トランジスター３５及び第７トランジスター３７のゲートであり、第３トランジスター３３のソースドレインの一方に電気的に接続されている。第１インバーター６１の出力端子２６は、第５トランジスター３５及び第７トランジスター３７のドレインであり、第２インバーター６２の入力端子２８に電気的に接続されている。

第２インバーター６２の出力端子２７は、第６トランジスター３６及び第８トランジスター３８のドレインであり、第３トランジスター３３のソースドレインの他方に電気的に接続されている。第２インバーター６２の入力端子２８は第６トランジスター３６及び第８トランジスター３８のゲートであり、第１インバーター６１の出力端子２６に電気的に接続されている。

なお、実施例１では、第１インバーター６１と第２インバーター６２とが共にＣＭＯＳ構成であることとしたが、これらのインバーター６１，６２がトランジスターと抵抗素子とから構成されていてもよい。例えば、第１インバーター６１において第５トランジスター３５及び第７トランジスター３７の一方を抵抗素子で置き換えてもよいし、第２インバーター６２において第６トランジスター３６及び第８トランジスター３８の一方を抵抗素子で置き換えてもよい。

発光素子２０は、本実施形態では有機ＥＬ素子であり、陽極（画素電極）２１と発光部（発光機能層）２２と陰極（対向電極）２３とを含む。発光部２２は、陽極２１側から注入された正孔と陰極２３側から注入された電子とにより励起子が形成され、励起子が消滅する際（正孔と電子とが再結合する際）にエネルギーの一部が蛍光や燐光となって放出されることにより発光が得られるように構成されている。

実施例１に係る画素回路４１では、発光素子２０は、第１トランジスター３１と第４トランジスター３４との間に配置されている。発光素子２０の陽極２１は第４トランジスター３４のドレインに電気的に接続され、発光素子２０の陰極２３は第１トランジスター３１のドレインに電気的に接続されている。

第１トランジスター３１は、発光素子２０に対する駆動トランジスターである。即ち、第１トランジスター３１がオン状態となった際に、発光素子２０は発光し得る。第１トランジスター３１のゲートは、記憶回路６０の第２インバーター６２の出力端子２７に電気的に接続されている。第１トランジスター３１のソースは、第２電位線（低電位線４６）に電気的に接続されている。第１トランジスター３１のドレインは、発光素子２０（陰極２３）に電気的に接続されている。即ち、Ｎ型の第１トランジスター３１は、発光素子２０に対して低電位側に配置されている。

第４トランジスター３４は、発光素子２０の発光を制御する制御トランジスターである。第４トランジスター３４がオン状態となった際に、発光素子２０は発光し得る。後述するが、本実施形態では、制御線４４に制御信号として活性信号が供給されて第４トランジスター３４がオン状態となり、第２インバーター６２の出力端子２７が発光に相当する電位となって第１トランジスター３１がオン状態になると、発光素子２０は発光する。

第４トランジスター３４のゲートは、制御線４４に電気的に接続されている。第４トランジスター３４のソースは、第３電位線（高電位線４９）に電気的に接続されている。第４トランジスター３４のドレインは、発光素子２０（陽極２１）に電気的に接続されている。即ち、Ｐ型の第４トランジスター３４は、発光素子２０に対して高電位側に配置されている。

ここで、Ｎ型トランジスターは発光素子２０よりも低電位側に配置され、Ｐ型トランジスターは発光素子２０よりも高電位側に配置される。発光素子２０に対してＮ型の第１トランジスター３１とＰ型の第４トランジスター３４とをこのように配置することで、両トランジスター３１，３４をほぼ線形に動作させる（以下では、単に線形動作させるという）ことが可能となる。したがって、第１トランジスター３１や第４トランジスター３４の閾値電圧のばらつきが表示特性（発光素子２０の発光輝度）に影響しないようにすることができる。

そして、第１トランジスター３１のソースが第２電位線（低電位線４６）に電気的に接続され、第４トランジスター３４のソースが、第３電位線（高電位線４９）に電気的に接続されているので、第１トランジスター３１のソース電位が第２電位に固定され、第４トランジスター３４のソース電位が第３電位に固定される。これにより、第１トランジスター３１や第４トランジスター３４のソースドレイン電圧が小さくとも、オン状態における第１トランジスター３１や第４トランジスター３４の電気伝導度を大きくすることができる。この結果、第３電位（ＶＤＤ２）と第２電位（ＶＳＳ）との電位差の大半が発光素子２０にかかることになるので、第１トランジスター３１や第４トランジスター３４の閾値電圧のばらつきの影響を受け難くなり、画素５９（サブ画素５８）間での発光素子２０の発光輝度の均一性を向上することができる。

第２トランジスター３２は、記憶回路６０と信号線４３との間に配置されている。Ｎ型の第２トランジスター３２のソースドレインの一方は信号線４３に電気的に接続され、他方は第１インバーター６１の入力端子２５、即ち第５トランジスター３５及び第７トランジスター３７のゲートに電気的に接続されている。第２トランジスター３２のゲートは、第１走査線４２に電気的に接続されている。

第２トランジスター３２は、画素回路４１に対する選択トランジスターである。第２トランジスター３２は、第１走査線４２に供給される走査信号（選択信号又は非選択信号）に応じて、オン状態とオフ状態とを切り換える。第２トランジスター３２がオン状態となると、信号線４３と記憶回路６０の第１インバーター６１の入力端子２５とが導通状態となり、信号線４３から供給される画像信号が記憶回路６０に書き込まれる。

第３トランジスター３３は、第１インバーター６１の入力端子２５と、第２インバーター６２の出力端子２７との間に配置されている。Ｎ型の第３トランジスター３３のソースドレインの一方は第１インバーター６１の入力端子２５（第５トランジスター３５及び第７トランジスター３７のゲート）に電気的に接続され、他方は第２インバーター６２の出力端子２７（第６トランジスター３６及び第８トランジスター３８のドレイン）に電気的に接続されている。第３トランジスター３３のゲートは、第２走査線４５に電気的に接続されている。

第３トランジスター３３は、第２走査線４５に供給される第２走査信号（保持信号又は非保持信号）に応じて、オン状態とオフ状態とを切り換える。第３トランジスター３３がオン状態になると、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが導通状態となり、記憶回路６０に書き込まれた画像信号が第１インバーター６１と第２インバーター６２との間で保持される。

第２トランジスター３２と第３トランジスター３３とは、同一導電型（Ｎ型）である。第２トランジスター３２と第３トランジスター３３とは、第１走査線４２に供給される走査信号と第２走査線４５に供給される第２走査信号とに応じて、互いにほぼ相補的な動作をする。互いに相補的とは、第２トランジスター３２がオン状態であるときに第３トランジスター３３はオフ状態であり、第２トランジスター３２がオフ状態であるときに第３トランジスター３３はオン状態である。互いにほぼ相補的とは、第３トランジスター３３は、第２トランジスター３２がオフ状態からオン状態に変わる際に既にオフ状態となっているか、または、第２トランジスター３２がオフ状態からオン状態に変わる際にオン状態からオフ状態に変わるか、を意味する。換言すると、第２トランジスター３２がオン状態となる際に、第３トランジスター３３はオン状態にはない。

実施例１に係る画素回路４１において、第２トランジスター３２と第３トランジスター３３と第４トランジスター３４とを制御して、記憶回路６０に対する画像信号の書き込み（又は書き換え）と発光素子２０の発光及び非発光とを行う方法を以下に説明する。

実施例１では、各画素回路４１に対して、第１走査線４２と第２走査線４５と制御線４４とが互いに独立しているので、第２トランジスター３２と第３トランジスター３３と第４トランジスター３４とは互いに独立した状態で動作する。そして、第２トランジスター３２と第３トランジスター３３とが、互いにほぼ相補的な動作をする。その結果、第２トランジスター３２がオン状態となる際に、第３トランジスター３３はオン状態にはないこととすることができる。また、第２トランジスター３２がオン状態となる際に、必ず第４トランジスター３４をオフ状態としていることができる。

記憶回路６０に画像信号を書き込む（又は書き換える）際は、非活性信号により第４トランジスター３４をオフ状態とする。選択信号により第２トランジスター３２がオン状態になると、記憶回路６０（第１インバーター６１及び第２インバーター６２）に画像信号が供給される。画像信号は、信号線４３から第１インバーター６１へ、そして第１インバーター６１から第２インバーター６２へと書き込まれる。

第２走査信号の非保持信号により第３トランジスター３３は、第２トランジスター３２がオフ状態からオン状態に変わる際に既にオフ状態となっているか、または、第２トランジスター３２がオフ状態からオン状態に変わる際にオン状態からオフ状態に変わる。従って、第２トランジスター３２がオン状態となる際には、第３トランジスター３３はオン状態にないため、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間の電気的な接続は遮断されている。

ここで、仮に第３トランジスター３３が存在せず、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが常に電気的に接続されている場合を想定する。第１インバーター６１の入力端子２５をＬｏｗ（ＶＳＳ）からＨｉｇｈ（ＶＤＤ１）に書き換える際には、Ｈｉｇｈの信号が供給される前は、第１インバーター６１の入力端子２５の電位がＬｏｗ、即ち第２インバーター６２の入力端子２８の電位がＨｉｇｈで、第８トランジスター３８はオン状態となっている。そのため、第２トランジスター３２がオン状態となり、信号線４３からＨｉｇｈ（ＶＤＤ１）の信号が供給されると、信号線４３（ＶＤＤ１）から第２トランジスター３２と第８トランジスター３８とを経て低電位線４６（ＶＳＳ）に至る経路が導通状態になるので、入力端子２５の電位のＬｏｗからＨｉｇｈへの書き換えに時間がかかったり、書き換えができなかったりする不具合が生じることとなる。

また、仮に第３トランジスター３３が存在しない場合、第１インバーター６１の入力端子２５をＨｉｇｈ（ＶＤＤ１）からＬｏｗ（ＶＳＳ）に書き換える際には、Ｌｏｗの信号が供給される前は第２インバーター６２の入力端子２８の電位がＬｏｗで第６トランジスター３６がオン状態となっている。そのため、第２トランジスター３２がオン状態となり、信号線４３からＬｏｗ（ＶＳＳ）の信号が供給されると、高電位線４７（ＶＤＤ１）から第６トランジスター３６と第２トランジスター３２とを経て信号線４３（ＶＳＳ）に至る経路が導通状態になるので、入力端子２５の電位のＨｉｇｈからＬｏｗへの書き換えに時間がかかったり、書き換えができなかったりする不具合が生じることとなる。

実施例１では、第２トランジスター３２をオン状態として記憶回路６０に画像信号を書き込む（又は書き換える）際には、第１インバーター６１の入力端子２５と第２インバーター６２の出力端子２７との間に配置された第３トランジスター３３はオフ状態であり、入力端子２５と出力端子２７との電気的な接続が遮断されるので、上記のような不具合を抑止できる。

また、第２トランジスター３２がオン状態であるときには、第４トランジスター３４はオフ状態であるため、記憶回路６０に画像信号を書き込んでいる間は、発光素子２０は発光しない。要するに、第３電位線（高電位線４９）から発光素子２０と第１トランジスター３１とを介して第２電位線（低電位線４６）に至る経路が第４トランジスター３４によって遮断されている。これにより、記憶回路６０への画像信号の書き込み（又は書き換え）を行う際には発光素子２０は発光を停止しているので、この期間における発光素子２０の発光の影響を回避でき、ＳＦ１の表示期間Ｐ２−１を極短期間としても正確な階調を表現することができる。

なお、記憶回路６０に画像信号を書き込む（又は書き換える）際は、信号線４３から第１インバーター６１へ画像信号を書き込み、その画像信号の反転信号（相補信号）を第１インバーター６１から第２インバーター６２へ書き込む。そのため、信号線４３から第１インバーター６１へ画像信号を書き込むのと並行して、信号線４３に供給される信号の相補的な画像信号（相補信号）を相補信号線から第２インバーター６２へ書き込む場合と比べて、相補信号を供給する相補信号線や第２トランジスター３２に対する相補トランジスターを必要としない。そのため、相補信号線や相補トランジスターを有する構成と比べて、画素５９を微細化して高解像度化することが容易となり、かつ、配線数を増やす必要がないので製造歩留まりを向上できる。更に、後に詳述する様に、本実施形態の構成では、信号線４３から第１インバーター６１へ画像信号を書き込むのと並行して、信号線４３に供給される信号の相補的な画像信号（相補信号）を相補信号線から第２インバーター６２へ書き込む場合と比べて、画像信号を書き込む際に信号線４３から電源線（第１電位線４７や第２電位線４６）への電流経路が存在しないので、低消費電力で高速に画像信号を書き換えることができる。

非選択信号により第２トランジスター３２がオン状態からオフ状態になると、記憶回路６０への画像信号を書き込み（又は書き換え）が停止する。第２走査信号により第３トランジスター３３は、第２トランジスター３２がオン状態からオフ状態に変わる際に既にオン状態となっているか、または、第２トランジスター３２がオン状態からオフ状態に変わる際にオフ状態からオン状態に変わる。

これにより、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが電気的に接続されて、記憶回路６０に書き込まれた画像信号が、第１インバーター６１と第２インバーター６２との間で保持される。第４トランジスター３４は、活性信号が供給されるまではオフ状態のままであり、発光素子２０は発光しない。第２走査線４５には次のサブフィールドの非保持信号が入るまでは保持信号が供給されるので、記憶回路６０に記憶された画像信号を、誤って書き換えられてしまうことなく安定した状態で保持できる。

然る後に、発光素子２０を発光させる際は、第２トランジスター３２をオフ状態（第３トランジスター３３をオン状態）としたまま、活性信号により第４トランジスター３４をオン状態にする。この際に、記憶回路６０に記憶された画像信号により、第１トランジスター３１がオン状態であると、第３電位線（高電位線４９）から第４トランジスター３４と発光素子２０と第１トランジスター３１とを介して第２電位線（低電位線４６）に至る経路に電流が流れて発光素子２０が発光する。

第４トランジスター３４がオン状態であるときには、第２トランジスター３２がオフ状態であり第３トランジスター３３がオン状態であるため、発光素子２０を発光させている間も、記憶回路６０に記憶された画像信号が保持され書き換えられることはない。これにより、誤表示の無い高品位な画像表示を実現することができる。

「各電位とトランジスターの閾値電圧との関係」
上述したように、本実施形態では、第１電位（ＶＤＤ１）と第２電位（ＶＳＳ）とで低電圧系電源が構成され、第３電位（ＶＤＤ２）と第２電位（ＶＳＳ）とで高電圧系電源が構成される。このような構成とすることで、高速で動作し明るい表示が得られる電気光学装置１０を実現している。以下にこの点を説明する。

以下の説明では、第１電位をＶ１と表記し、第２電位をＶ２と表記し、第３電位をＶ３と表記する。本実施形態では、低電圧系電源の電圧である第２電位（一例として、Ｖ２＝０Ｖ）に対する第１電位（一例として、Ｖ１＝３．０Ｖ）の電位差（Ｖ１−Ｖ２＝３．０Ｖ）は、高電圧系電源の電圧である第２電位（Ｖ２＝０Ｖ）に対する第３電位（一例として、Ｖ３＝７．０Ｖ）の電位差（Ｖ３−Ｖ２＝７．０Ｖ）よりも小さい（Ｖ１−Ｖ２＜Ｖ３−Ｖ２）。

各電位を上記のように設定すると、第１電位と第２電位とが供給される低電圧系電源で駆動回路５１や記憶回路６０を動作させることとなるので、駆動回路５１や記憶回路６０を構成するトランジスターを微細化して高速動作させることができる。一方、第３電位と第２電位とが供給される高電圧系電源で発光素子２０を発光させるので、発光素子２０の発光輝度を高めることができる。即ち、本実施形態の構成とすることで、各回路が高速で動作するとともに、発光素子２０が高い輝度で発光して明るい表示が得られる電気光学装置１０を実現することができる。

一般に、有機ＥＬ素子のような発光素子では、発光素子を発光させるために比較的高い電圧（例えば、５Ｖ以上）が必要となる。しかしながら、半導体装置では、電源電圧を上げると、誤動作防止の為にトランジスターのサイズ（ゲート長Ｌやゲート幅Ｗ）を大きくせざるを得ないので、回路の動作は遅くなる。一方、回路を高速で動作させるために電源電圧を下げると、発光素子の発光輝度の低下を招く。要するに、従来のように発光素子を発光させる電源電圧と回路を動作させる電源電圧とが同じ構成では、発光素子の高い輝度での発光と回路の高速動作とを両立することが困難であった。

これに対して、本実施形態では、電気光学装置１０の電源として低電圧系電源と高電圧系電源とを有しており、駆動回路５１や記憶回路６０を動作させる電源を低電圧系電源とする。これにより、駆動回路５１や記憶回路６０を構成する各トランジスターのサイズをＬ＝０．５マイクロメーター（μｍ）程度とし、第１トランジスター３１や第４トランジスター３４のＬ＝０．７５マイクロメーター（μｍ）程度よりも小さくして、これらの回路をＶ１−Ｖ２＝３．０Ｖの低電圧で駆動するので、駆動回路５１や記憶回路６０を高速で動作させることができる。

そして、高電圧系電源により発光素子２０をＶ３−Ｖ２＝７．０Ｖの高電圧で発光させるので、発光素子２０を高い輝度で発光させることができる。さらに、後述するように、発光素子２０と直列に配置される第１トランジスター３１や第４トランジスター３４を線形動作させることで、発光素子２０に対してＶ３−Ｖ２＝７．０Ｖの高電圧の殆どを印加することができるので、発光素子２０が発光する際の輝度をより高めることができる。

本実施形態では、駆動トランジスターであるＮ型の第１トランジスター３１の閾値電圧（Ｖ_th1）は正（０＜Ｖ_th1）である。記憶回路６０に記憶された画像信号が非発光に相当する際には、記憶回路６０の出力端子２７の電位はＬｏｗ、即ち第２電位（Ｖ２）である。第１トランジスター３１のソースは第２電位線（低電位線４６）に接続されているため、第１トランジスター３１のソース電位とゲート電位とがともに第２電位（Ｖ２）となるので、第１トランジスター３１のゲートソース電圧Ｖ_gs1は０Ｖとなる。

したがって、第１トランジスター３１の閾値電圧Ｖ_th1（一例としてＶ_th1＝０．３６Ｖ）が正（０＜Ｖ_th1）であると、Ｎ型の第１トランジスター３１のゲートソース電圧Ｖ_gs1が閾値電圧Ｖ_th1よりも小さくなるので、第１トランジスター３１はオフ状態となる。これにより、画像信号が非発光の際に、第１トランジスター３１を確実にオフ状態とすることができる。

そして、本実施形態では、第２電位（Ｖ２）を基準とした第１電位（Ｖ１）の電位差は、第１トランジスター３１の閾値電圧Ｖ_th1よりも大きい（Ｖ_th1＜Ｖ１−Ｖ２）。記憶回路６０に記憶された画像信号が発光に相当する際には、記憶回路６０の出力端子２７の電位はＨｉｇｈである。Ｈｉｇｈは第１電位（Ｖ１）であるので、第１トランジスター３１のゲートソース電圧Ｖ_gs1は、第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖ_gs1＝Ｖ１−Ｖ２＝３．０Ｖ−０Ｖ＝３．０Ｖ）となる。

第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖ１−Ｖ２＝３．０Ｖ）が第１トランジスター３１の閾値電圧Ｖ_th1（Ｖ_th1＝０．３６Ｖ）よりも大きい（Ｖ_th1＜Ｖ１−Ｖ２）と、記憶回路６０の出力端子２７の電位がＨｉｇｈであるときに、Ｎ型の第１トランジスター３１のゲートソース電圧Ｖ_gs1が閾値電圧Ｖ_th1よりも大きくなるので、第１トランジスター３１はオン状態となる。したがって、画像信号が発光の際に、第１トランジスター３１を確実にオン状態とすることができる。

低電圧系電源を構成する第１電位（ＶＤＤ１）と第２電位（ＶＳＳ）とに対し、高電圧系電源を構成する第３電位（本実施例ではＶＤＤ２）を第１電位（ＶＤＤ１）よりも高電位とする（本実施例）か、第２電位（ＶＳＳ）よりも低電位とする（例えばＶＳＳよりも低電位のＶＳＳ２）か、は第１トランジスター３１の極性に応じて定める。具体的には、第１トランジスター３１がＮ型の場合、第３電位は本実施例のようにＶＤＤ１よりも高電位のＶＤＤ２とする。反対に、実施例５（図２０参照）のように、第１トランジスター３１ＡがＰ型の場合、第３電位はＶＳＳ１よりも低電位のＶＳＳ２とする。第１トランジスター３１（本実施例、図８）や第１トランジスター３１Ａ（実施例５、図２０）では、ソースが電気的に接続される第２電位が低電圧系電源と共用され、ドレイン側の電源は第３電位となる。こうした構成では、ソース電位が低電圧系電源であるために、第１トランジスター３１（本実施例、図８）や第１トランジスター３１Ａ（実施例５、図２０）は、記憶回路６０を構成する同一導電型のトランジスター（本実施例の場合は第７トランジスター３７や第８トランジスター３８、実施例５の場合は第５トランジスター３５や第６トランジスター３６）と同様に第１電位と第２電位とでオン／オフのスイッチング動作を行うことができる。これに対して、第１トランジスター３１や第１トランジスター３１Ａでドレインが低電圧系電源と共用され、ソース電位が記憶回路６０を構成する同一導電型のトランジスターと異なる場合、第１トランジスター３１や第１トランジスター３１Ａは常時オン状態となり、スイッチング動作しない不具合が発生し得る。この様な不具合を回避し、第１トランジスター３１や第１トランジスター３１Ａが正常なスイッチング動作をするには、第１トランジスター３１がＮ型の場合には第３電位をＶＤＤ１よりも高電位のＶＤＤ２とし、第１トランジスター３１ＡがＰ型の場合には第３電位をＶＳＳ１よりも低電位のＶＳＳ２とする。

制御トランジスターである第４トランジスター３４は、ゲートに電気的に接続された制御線４４から制御信号として、非活性信号が供給されるとオフ状態となり、活性信号が供給されるとオン状態となる。本実施形態（実施例１）では、第４トランジスター３４がＰ型であるため、上述したように、非活性信号は、第３電位（Ｖ３）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。又、活性信号は、Ｖ３−（Ｖ１−Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。

第４トランジスター３４のゲートに制御線４４から第３電位（Ｖ３）の非活性信号が供給されると、第４トランジスター３４のソース電位とゲート電位とがともに第３電位（Ｖ３）となるので、第４トランジスター３４のゲートソース電圧Ｖ_gs4は０Ｖとなる。Ｐ型の第４トランジスター３４の閾値電圧Ｖ_th4（一例としてＶ_th4＝−０．３６Ｖ）とすると、第４トランジスター３４のゲートソース電圧Ｖ_gs4が閾値電圧Ｖ_th4よりも大きくなるので、第４トランジスター３４はオフ状態となる。したがって、制御信号が非活性信号の際に、第４トランジスター３４を確実にオフ状態とすることができる。

制御線４４から、Ｖ３−（Ｖ１−Ｖ２）以下、即ち７．０Ｖ−（３．０Ｖ−０Ｖ）＝４．０Ｖ以下の電位の活性信号が供給されると、第４トランジスター３４のゲートソース電圧Ｖ_gs4は、４．０−７．０Ｖ＝−３．０Ｖ以下となる。したがって、第４トランジスター３４のゲートソース電圧Ｖ_gs4が閾値電圧Ｖ_th4よりも十分小さくなるので、制御信号が活性信号の際に、第４トランジスター３４を確実にオン状態とすることができる。

そして、活性信号の電位を低くするほど、第４トランジスター３４のゲートソース電圧Ｖ_gs4は大きくなる。活性信号の電位を第２電位（Ｖ２）とすれば、第４トランジスター３４のゲートソース電圧Ｖ_gs4は、０Ｖ−７．０Ｖ＝−７．０Ｖとなり、オン状態における第４トランジスター３４のオン抵抗が低くなるので、発光素子２０を発光させる際に第４トランジスター３４の閾値電圧のばらつきの影響を受けにくくなる。

既存の３つの電位（第１電位と第２電位と第３電位と）のうちで、最も高い第３電位（Ｖ３）を非活性信号の電位とし、最も低い第２電位（Ｖ２）を活性信号の電位とすることで、新たな電位（電位線）を設けることなく非活性信号及び活性信号の電位を設定できる。そして、活性信号により第４トランジスター３４のゲートソース電圧の絶対値を十分に大きくできるので、オン状態における第４トランジスター３４のオン抵抗を十分に低くして、第４トランジスター３４の閾値電圧のばらつきが発光素子の発光輝度に及ぼす影響を殆どなくすことができる。

即ち、本実施形態の構成とすることで、低電圧系電源と高電圧系電源との２種類の電気系統を用いても、発光素子２０を非発光とすべきときに第１トランジスター３１と第４トランジスター３４とをオフ状態にして確実に非発光とし、発光素子２０を発光とすべきときに第１トランジスター３１と第４トランジスター３４とをオン状態にして確実に発光とすることができる。

また、選択トランジスターである第２トランジスター３２は、ゲートに電気的に接続された第１走査線４２から走査信号として、非選択信号が供給されるとオフ状態となり、選択信号が供給されるとオン状態となる。本実施形態では、第２トランジスター３２がＮ型であるため、上述したように、非選択信号の電位である第５電位（Ｖ５）は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。又、選択信号の電位である第４電位（Ｖ４）は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。

第１トランジスター３１と第２トランジスター３２とは、同一極性であることが好ましい。実施例１では、第１トランジスター３１も第２トランジスター３２もＮ型である。したがって、第１トランジスター３１はゲートに供給される画像信号の電位がＨｉｇｈのときオン状態となり、第２トランジスター３２はゲートに供給される走査信号が選択信号（Ｈｉｇｈ）のときオン状態となる。第１トランジスター３１がＮ型であるので、前述の如く、本実施例では、第３電位（Ｖ３）は第１電位（ＶＤＤ１）よりも高電位のＶＤＤ２となる。画像信号のＨｉｇｈは第１電位（Ｖ１）であるが、選択信号（Ｈｉｇｈ）は第１電位（Ｖ１）以上で設定され、第３電位（Ｖ３＝ＶＤＤ２）とすることができるからである。

選択信号の電位を第３電位（Ｖ３）とし、記憶回路６０の画像信号をＬｏｗからＨｉｇｈに書き換える場合を説明する。第２トランジスター３２のソースドレインの一方が電気的に接続された第１インバーター６１の入力端子２５は、画像信号を書き換える前は、Ｌｏｗの第２電位（Ｖ２）である。第２トランジスター３２のゲートに第１走査線４２から第３電位（Ｖ３）の選択信号が供給されると、第２トランジスター３２のゲートソース電圧Ｖ_gs2がＶ３−Ｖ２＝７．０Ｖ−０Ｖ＝７．０Ｖとなり、第２トランジスター３２の閾値電圧Ｖ_th2（一例としてＶ_th2＝０．３６Ｖ）よりも高いので、第２トランジスター３２はオン状態となる。

信号線４３からＨｉｇｈ（Ｖ１）の画像信号が記憶回路６０に書き込まれることで、第１インバーター６１の入力端子２５の電位がＬｏｗ（Ｖ２）からＨｉｇｈ（Ｖ１）まで次第に上昇するが、これに伴って、第２トランジスター３２のゲートソース電圧Ｖ_gs2はＶ３−Ｖ１＝７．０Ｖ−３．０Ｖ＝４．０Ｖまで次第に低下する。第２トランジスター３２のゲートソース電圧Ｖ_gs2が最も低い４．０Ｖとなっても、第２トランジスター３２の閾値電圧Ｖ_th2よりもゲートソース電圧Ｖ_gs2が十分高い。そのため、画像信号が記憶回路６０に書き込まれるまで、第２トランジスター３２のオン抵抗が低い状態が維持されるので、画像信号が記憶回路６０に確実に書き込まれる。

ここで、仮に、第２トランジスター３２が第１トランジスター３１と逆特性のＰ型（第２トランジスター３２Ａとする）である場合を想定する。この場合、第２トランジスター３２Ａは選択信号がＬｏｗのときオン状態となる。選択信号の電位を第２電位（Ｖ２）とし、記憶回路６０の画像信号をＨｉｇｈからＬｏｗに書き換える場合、第１走査線４２から第２電位（Ｖ２）の選択信号が供給されると、第２トランジスター３２Ａのゲートソース電圧Ｖ_gs2がＶ２−Ｖ１＝０Ｖ−３．０Ｖ＝−３．０Ｖとなり、第２トランジスター３２Ａの閾値電圧Ｖ_th2（一例としてＶ_th2＝−０．３６Ｖ）よりも低いので、第２トランジスター３２Ａはオン状態となる。

信号線４３からＬｏｗ（Ｖ２）の画像信号が記憶回路６０に書き込まれることで、第１インバーター６１の入力端子２５の電位がＨｉｇｈ（Ｖ１）から次第に低下するに伴って、第２トランジスター３２Ａのゲートソース電圧Ｖ_gs2は、−３．０Ｖから次第に上昇し、入力端子２５の電位が第２電位（Ｖ２）となる前に、Ｐ型の第２トランジスター３２Ａの閾値電圧Ｖ_th2に達して、第２トランジスター３２Ａがオフ状態となってしまう。

また、第２トランジスター３２Ａがオフ状態となる前に、ゲートソース電圧Ｖ_gs2が上昇して閾値電圧Ｖ_th2に近付くに従って、第２トランジスター３２Ａのオン抵抗が上昇するので、記憶回路６０への画像信号の書き換えに時間がかかったり、書き換えに失敗したりすることとなる。これを回避するためには選択信号の電位をもっと低電位に設定すればよいが、この場合、既存の電位と異なる電位線がさらに必要となってしまう。

実施例１のように、第１トランジスター３１と第２トランジスター３２とがともにＮ型の同一極性であると、選択信号の電位を、第３電位と第１電位との間で最も高い第３電位とすることで、新たな電位線を設けることなく設定できる。そして、第２トランジスター３２をオン状態として記憶回路６０に画像信号を書き込む際に、第２トランジスター３２のゲートソース電圧Ｖ_gs2を大きくできるので、画像信号の書き込みによりソース電位が上昇しても第２トランジスター３２のオン抵抗を低く維持することができる。これにより、記憶回路６０への画像信号の書き込みや書き換えを高速で、且つ、確実に行うことができる。

同様に、第３トランジスター３３も第１トランジスター３１及び第２トランジスター３２と同一導電型（Ｎ型）であることが好ましい。第３トランジスター３３は、ゲートに電気的に接続された第２走査線４５から非保持信号が供給されるとオフ状態となり、保持信号が供給されるとオン状態となる。第３トランジスター３３もＮ型であるため、上述したように、非保持信号の電位である第７電位（Ｖ７）は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。又、保持信号の電位である第６電位（Ｖ４）は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。

第３トランジスター３３のゲートに第２走査線４５から第３電位（Ｖ３）の保持信号が供給されると、第３トランジスター３３のゲートソース電圧Ｖ_gs3がＶ３−Ｖ２＝７．０Ｖ−０Ｖ＝７．０Ｖとなり、第３トランジスター３３の閾値電圧Ｖ_th3（一例としてＶ_th3＝０．３６Ｖ）よりも高いので、第３トランジスター３３はオン状態となる。そして、第３トランジスター３３の閾値電圧Ｖ_th3よりもゲートソース電圧Ｖ_gs3が十分高いため、第３トランジスター３３のオン抵抗が低い状態が維持されるので、記憶回路６０に書き込まれた画像信号を第１インバーター６１と第２インバーター６２との間で確実に保持できる。

要するに、駆動トランジスターである第１トランジスター３１がＮ型であるならば、高電圧系電源を構成するために新たに加える第３電位（Ｖ３）は、第１電位（Ｖ１＝ＶＤＤ１）よりも高いＶ３＝ＶＤＤ２であることが好ましい。そして、第２トランジスター３２と第３トランジスター３３とは、第１トランジスター３１と同一導電型のＮ型であることが好ましい。これにより、第２トランジスター３２のゲート電位と第３トランジスター３３のゲート電位とに第３電位（Ｖ３＝ＶＤＤ２）を用いて、両トランジスター３２，３３のゲートソース電圧Ｖ_gs2，Ｖ_gs3を閾値電圧Ｖ_th2，Ｖ_th3よりも十分に大きくして、オン状態における両トランジスター３２，３３のオン抵抗を低くできる。

以上の結果から、本実施形態での好ましい各電位（Ｖ１、Ｖ２、Ｖ３）と第１トランジスター３１の閾値電圧（Ｖ_th1）との関係をまとめると、これらの関係は数式２及び数式３で表される。

「トランジスターの特性」
続いて、本実施形態に係る電気光学装置１０が備えるトランジスターの特性について説明する。本実施形態に係る電気光学装置１０では、高電圧系電源を構成する第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に、発光素子２０と直列に第１トランジスター３１と第４トランジスター３４とが配置されている。第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗と比べて十分に低いことが好ましい。又、第４トランジスター３４のオン抵抗も発光素子２０のオン抵抗と比べて十分に低いことが好ましい。

十分に低いとは、第１トランジスター３１や第４トランジスター３４が線形動作する駆動条件であり、具体的には、第１トランジスター３１や第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗の１／１００以下、好ましくは、１／１０００以下であることをいう。このようにすることで、発光素子２０が発光する際に第１トランジスター３１や第４トランジスター３４を線形動作させることができる。

この結果、直列に配置された第１トランジスター３１と第４トランジスター３４と発光素子２０とで生ずる電位降下（要するに、高電圧系電源の電圧である第３電位と第２電位との電位差）の大半が発光素子２０にかかることになるので、発光素子２０が発光する際に両トランジスター３１，３４の閾値電圧のばらつきの影響を受け難くなる。即ち、このような構成とすると、第１トランジスター３１や第４トランジスター３４の閾値電圧のばらつきの影響を小さくすることができるので、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれが抑えられ均一性に優れた画像表示を実現することができる。

これは、第１トランジスター３１や第４トランジスター３４のオン抵抗を発光素子２０のオン抵抗の１／１００以下とすることで、電源電圧の９９％以上を発光素子２０が受け、両トランジスター３１，３４での電位降下が１％以下となる為である。両トランジスター３１，３４での電位降下が１％以下と小さいので、両トランジスター３１，３４の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響は小さくなる。

本実施形態（実施例１）では、第１トランジスター３１と第４トランジスター３４との直列抵抗は、発光素子２０のオン抵抗の１／１０００程度となる。この場合、電源電圧の９９．９％程度を発光素子２０が受け、両トランジスター３１，３４での電位降下は０．１％程度となるので、両トランジスター３１，３４の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響をほとんど無視できることになる。

トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等に依存する。本実施形態では、第１トランジスター３１及び第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗と比べて十分に低くなるように、両トランジスター３１，３４の極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることが好ましい。以下、この点を説明する。

本実施形態では、発光素子２０に有機ＥＬ素子を用いており、第１トランジスター３１、第４トランジスター３４等のトランジスターは、単結晶シリコン基板からなる素子基板１１に形成されている。発光素子２０の電圧電流特性は、概ね以下の数式４で表される。

数式４において、Ｉ_ELは発光素子２０を通る電流であり、Ｖ_ELは発光素子２０にかかる電圧であり、Ｌ_ELは発光素子２０の平面視における長さであり、Ｗ_ELは発光素子２０の平面視における幅であり、Ｊ₀は発光素子２０の電流密度係数であり、Ｖ_tmは発光素子２０が有する温度依存のある係数電圧（一定温度では一定の電圧）であり、Ｖ₀は発光素子２０の発光に対する閾値電圧である。

なお、高電圧系電源の電圧をＶ_Pにて表し、第１トランジスター３１と第４トランジスター３４とで生じる電位降下をＶ_dsで表したときに、Ｖ_EL＋Ｖ_ds＝Ｖ_Pである。又、本実施形態では、Ｌ_EL＝１１マイクロメーター（μｍ）、Ｗ_EL＝３マイクロメーター（μｍ）、Ｊ₀＝１．４４９ミリアンペア・パー・スクエアセンチメーター（ｍＡ／ｃｍ²）、Ｖ₀＝３．０ボルト（Ｖ）、Ｖ_tm＝０．５４１ボルト（Ｖ）であった。

一方、第１トランジスター３１や第４トランジスター３４などを第ｉトランジスター（ｉは１又は４）と表したとき、そのドレイン電流Ｉ_dsiは、以下の数式５で表される。

数式５において、Ｗ_iは第ｉトランジスターのゲート幅であり、Ｌ_iは第ｉトランジスターのゲート長であり、ε₀は真空の誘電率であり、ε_oxはゲート絶縁膜の誘電率であり、ｔ_oxiはゲート絶縁膜の厚みであり、μ_iは第ｉトランジスターの移動度であり、Ｖ_gsiはゲート電圧であり、Ｖ_dsiは第ｉトランジスターによる電位降下でドレイン電圧であり、Ｖ_thiは第ｉトランジスターの閾値電圧である。

実施例１では、Ｗ₁＝１．０マイクロメーター（μｍ）、Ｗ₄＝１．２５マイクロメーター（μｍ）、Ｌ₁＝Ｌ₄＝０．７５マイクロメーター（μｍ）、ｔ_ox＝２０ナノメーター（ｎｍ）、μ₁＝２４０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ²／Ｖ・ｓ）、μ₄＝１５０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ²／Ｖ・ｓ）、Ｖ_th1＝０．３６Ｖ、Ｖ_th4＝−０．３６Ｖ、Ｖ_gs1＝Ｖ１−Ｖ２＝３．０Ｖ、Ｖ_gs4＝Ｖ２−Ｖ３＝−７．０Ｖである。

なお、第１トランジスター３１と第４トランジスター３４とを線形動作させた場合、両トランジスター３１，３４での電位降下Ｖ_dsを用いて、発光素子２０の電圧電流特性は、Ｖ_ds＝０Ｖ近傍で、以下の数式６に近似される。

実施例１では、数式６によって定義される係数ｋは、ｋ＝１．３９×１０^-6（Ω^-1）である。Ｉ₀は高電圧系電源の電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であり、Ｉ₀＝７．８２×１０^-7（Ａ）である。

このような条件下において、発光素子２０が発光する電圧は、数式４と数式６とから、Ｉ_EL＝Ｉ_dsとなる電圧である。本実施形態では、Ｖ_P＝Ｖ３−Ｖ２＝７．０Ｖ、Ｖ_ds1＝０．００５３Ｖ、Ｖ_ds4＝０．００２７Ｖ、Ｖ_EL＝６．９９２０Ｖ、Ｉ_EL＝Ｉ_ds1＝Ｉ_ds4＝７．６７２×１０^-7Ａであった。又、この際の第１トランジスター３１のオン抵抗は６．８５９×１０³Ωであり、第４トランジスター３４のオン抵抗は３．４９１×１０³Ωであり、発光素子２０のオン抵抗は９．１１３×１０⁶Ωであった。

したがって、第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／１３００程度であり、第４トランジスター３４のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／２６００程度であるので、高電圧系電源の電圧の大半が発光素子２０にかかるようにすることができた。

この条件下では、トランジスターの閾値電圧がたとえ３０％以上変動しても（実施例１では、Ｖ_th1やＶ_th4が０．２９Ｖから０．５３Ｖまでの間で変動しても）、Ｖ_EL＝６．９９Ｖ、Ｉ_EL＝Ｉ_ds1＝Ｉ_ds4＝７．６７×１０^-7Ａは不変である。通常は、トランジスターの閾値電圧がこのように大きくばらつくことはない。したがって、第４トランジスター３４のオン抵抗を発光素子２０のオン抵抗の１／１０００程度以下とすることで、第１トランジスター３１と第４トランジスター３４との閾値電圧のばらつきは、実質的に発光素子２０の発光輝度に影響を及ぼさないことになる。

近似的には、数式５と数式６とを連立させて、Ｉ_EL＝Ｉ_dsiとすることにより、電流Ｉ_EL＝Ｉ_dsiに対する第ｉトランジスターの閾値電圧のばらつきの影響を、以下の数式７で表現できる。

Ｉ₀は高電圧系電源の電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であるから、数式７から判るように、発光素子２０を電源電圧Ｖ_Pの近傍で発光させるためには、ゲート電圧Ｖ_gsiやＺ_iを大きくすればよい。換言すると、Ｚ_iを大きくする程、発光素子２０の発光輝度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。

実施例１では、ｋ／Ｚ₁＝２．５２×１０^-2Ｖ、ｋ／Ｚ₄＝３．２２×１０^-2Ｖと小さい値となるので、数式７の左辺第２項が、第１トランジスター３１に対しては、ｋ／（Ｚ₁（Ｖ_gs1−Ｖ_th1））＝０．０１、第４トランジスター３４に対しては、ｋ／（Ｚ₄（Ｖ_gs4−Ｖ_th4））＝０．００５となり、０．０１（１％）程度未満となる。この結果、発光素子２０の発光時の電流（発光輝度）は両トランジスター３１，３４の閾値電圧に殆ど影響を受けなくなった。即ち、ｋ／（Ｚ_i（Ｖ_gsi−Ｖ_thi））の値を０．０１（１％）程度未満とすることで、発光素子２０の発光輝度に対する両トランジスター３１，３４の閾値電圧（Ｖ_th1、Ｖ _th4 ）のばらつきを実質的に排除することができる。

数式７において、ｋとＺ_iとは、数式５と数式６とにより定義される。なお、Ｐ型トランジスターでは移動度μ_iがＮ型トランジスターよりも小さいため、Ｐ型トランジスターのＷ（本実施形態ではＷ₃）をＮ型トランジスターのＷ（本実施形態ではＷ₁）よりも大きくし、Ｐ型の第４トランジスター３４のＺ₄と、Ｎ型の第１トランジスター３１のＺ₁とをほぼ同程度としている。

発光素子２０を電源電圧Ｖ_Pの近傍で発光させるためには、ゲート電圧Ｖ_gsiはできるだけ大きい方が好ましい。本実施形態（実施例１）では、活性状態における制御信号（活性信号）の電位を、第４トランジスター３４のソース電位となる第３電位（Ｖ３）に対して第２電位（Ｖ２）とすることで、第４トランジスター３４のゲートソース電圧Ｖ_gs4を大きくしている。

本実施例では、発光素子２０と直列に配置された第１トランジスター３１のゲート幅Ｗ₁は、記憶回路６０に含まれる第３トランジスター３３のゲート幅Ｗ₃よりも大きい。一例としては、Ｗ₁＝１．０マイクロメーター（μｍ）で、Ｗ₃＝０．５マイクロメーター（μｍ）である。このため、第１トランジスター３１がオン状態となって発光素子２０が発光する際に、発光素子２０に大きな電流を流すことができるので、発光素子２０の発光輝度を高めることができる。そして、オン状態における第１トランジスター３１のオン抵抗が小さくなるので、発光素子２０が発光する際に、第１トランジスター３１の閾値電圧のばらつきに起因する発光輝度のばらつきを抑制することができる。一方、第３トランジスター３３は、発光素子２０が発光している際に第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間の電位差を小さく保つ役割を有する。そのため、第３トランジスター３３には大きな電流が流れる必要はなく、第３トランジスター３３のゲート幅Ｗ₃を第１トランジスターのゲート幅Ｗ₁よりも小さくしてもその機能を十分に発揮する。こうして、記憶回路６０が安定的に画像信号を保持して、高解像度で高品位な画像を表示することが可能になる。

本実施例では、第１トランジスター３１のゲート長Ｌ₁は、第３トランジスターのゲート長Ｌ₃よりも長い。一例としては、Ｌ₁＝０．７５マイクロメーター（μｍ）で、Ｌ₃＝０．５マイクロメーター（μｍ）である。このため、第１トランジスター３１と直列に配置される発光素子２０に、第３トランジスター３３を含む記憶回路６０よりも高い電圧を印加できる。そして、発光素子２０や第１トランジスター３１に高い電圧を印加しても、第１トランジスター３１のゲート長Ｌ₁が長いので、第１トランジスター３１が高電圧で破壊されるおそれを低減できる。一方、記憶回路６０に含まれる第３トランジスター３３のゲート長Ｌ₃が第１トランジスター３１のゲート長Ｌ₁よりも短いので、第３トランジスター３３を第１トランジスター３１よりも小さくして、記憶回路６０を微細化することが可能となる。その結果、記憶回路６０を高速動作させるとともに、発光素子２０を高い電圧で発光させることができる。

また、本実施形態に係る電気光学装置１０では、低電圧系電源を構成する第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に、記憶回路６０に含まれる第１インバーター６１を構成する第５トランジスター３５及び第７トランジスター３７と、第２インバーター６２を構成する第６トランジスター３６及び第８トランジスター３８とが配置されている。

これらの低電圧系電源で動作するトランジスター３５，３６，３７，３８は、高電圧系電源で動作する第１トランジスター３１や第４トランジスター３４と比べて印加電圧が低いため、ゲート長を短くでき、これに伴いゲート幅を狭くできるので、チャンネル形成領域の面積を小さくすることができる。即ち、記憶回路６０を微細化できる。そして、トランジスター３５，３６，３７，３８のチャンネル形成領域の面積が小さいと、トランジスター容量が小さくなるので、充放電を高速で行える。即ち、記憶回路６０への画像信号の書き込みや書き換えを高速化することができる。

本実施形態では、記憶回路６０に含まれるこれらの第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８の平面視におけるゲート長は、発光素子２０と直列に配置される第１トランジスター３１及び第４トランジスター３４の平面視におけるゲート長よりも短い。

第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８の平面視におけるゲート長は、Ｌ₅＝Ｌ₆＝Ｌ₇＝Ｌ₈＝０．５マイクロメーター（μｍ）である。上述したように、第１トランジスター３１及び第４トランジスター３４の平面視におけるゲート長はＬ₁＝Ｌ₄＝０．７５マイクロメーター（μｍ）であるので、第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８のゲート長の方が短い。

また、本実施形態では、第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８の平面視におけるチャンネル形成領域の面積は、第１トランジスター３１及び第４トランジスター３４の平面視におけるチャンネル形成領域の面積よりも小さい。トランジスターのチャンネル形成領域の面積は、対向配置されるゲート電極の面積、即ち、平面視におけるゲート長とゲート幅との積と略等しい。

Ｎ型の第７トランジスター３７及び第８トランジスター３８のゲート幅は、Ｗ₇＝Ｗ₈＝０．５マイクロメーター（μｍ）であり、Ｐ型の第５トランジスター３５及び第６トランジスター３６のゲート幅は、Ｗ₅＝Ｗ₆＝０．７５マイクロメーター（μｍ）である。したがって、第７トランジスター３７及び第８トランジスター３８のチャンネル形成領域の面積は、０．５×０．５＝０．２５スクエアマイクロメーター（μｍ²）であり、第５トランジスター３５及び第６トランジスター３６のチャンネル形成領域の面積は、０．５×０．７５＝０．３７５スクエアマイクロメーター（μｍ²）である。

上述したように、第１トランジスター３１のゲート幅は、Ｗ₁＝１．０マイクロメーター（μｍ）であるので、第１トランジスター３１のチャンネル形成領域の面積は、０．７５×１．０＝０．７５スクエアマイクロメーター（μｍ²）である。また、第４トランジスター３４のゲート幅は、Ｗ₄＝１．２５マイクロメーター（μｍ）であるので、第４トランジスター３４のチャンネル形成領域の面積は、０．７５×１．２５＝０．９３７５スクエアマイクロメーター（μｍ²）である。したがって、第５トランジスター３５、第６トランジスター３６、第７トランジスター３７、及び第８トランジスター３８のチャンネル形成領域の面積の方が小さい。

このように、本実施形態では、記憶回路６０に含まれるトランジスター３５，３６，３７，３８のチャンネル形成領域の面積を、発光素子２０と直列に配置されるトランジスター３１，３４のチャンネル形成領域の面積よりも小さくすることで、記憶回路６０を微細化して高速動作させるとともに、発光素子２０を高輝度で発光させることができる。

「画素回路の駆動方法」
次に、図９を参照して、本実施形態に係る電気光学装置１０における画素回路の駆動方法を説明する。図９は、本実施形態に係る画素回路の駆動方法の一例を説明する図である。図９において、横軸は時間軸であり、第１期間（非表示期間）と第２期間（表示期間）とを有する。第１期間は、図７に示すＰ１（Ｐ１−１〜Ｐ１−８）に相当する。第２期間は、図７に示すＰ２（Ｐ２−１〜Ｐ２−８）に相当する。

図９の縦軸において、Ｓｃａｎ １〜Ｓｃａｎ Ｍは、Ｍ本の第１走査線４２（図５参照）のうち１行目からＭ行目までの各第１走査線４２に供給される走査信号を示している。走査信号は、選択状態における走査信号（選択信号）と、非選択状態における走査信号（非選択信号）とを有する。そして、ＸＳｃａｎ １〜ＸＳｃａｎ Ｍは、Ｍ本の第２走査線４５（図５参照）のうち１行目からＭ行目までの各第２走査線４５に供給される第２走査信号を示している。第２走査信号は、選択状態における第２走査信号（保持信号）と、非選択状態における第２走査信号（非保持信号）とを有する。また、Ｅｎｂは、制御線４４（図５参照）に供給される制御信号を示している。制御信号は、活性状態における制御信号（活性信号）と、非活性状態における制御信号（非活性信号）とを含む。

図７を参照して説明したように、一枚の画像を表示する１フィールド（Ｆ）が複数のサブフィールド（ＳＦ）に分割され、各サブフィールド（ＳＦ）には、第１期間（非表示期間）と、第１期間が終了した後に始まる第２期間（表示期間）とが含まれる。第１期間（非表示期間）は信号書き込み期間であり、この期間に表示領域Ｅに位置する各画素回路４１（図５参照）において記憶回路６０（図８参照）に画像信号が書き込まれる。第２期間（表示期間）は、表示領域Ｅに位置する各画素回路４１において発光素子２０（図８参照）が発光し得る期間である。

図９に示すように、本実施形態に係る電気光学装置１０では、第１期間（非表示期間）において、全ての制御線４４に制御信号として非活性信号が供給される。制御線４４に非活性信号が供給されると、第４トランジスター３４（図８参照）がオフ状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光しない状態となる。

そして、第１期間には、各サブフィールド（ＳＦ）で第１走査線４２のいずれかに走査信号として選択信号（Ｈｉｇｈ）が供給される。第１走査線４２に選択信号が供給されると、選択された画素回路４１において第２トランジスター３２（図８参照）がオフ状態からオン状態となる。これにより、選択された画素回路４１において、信号線４３（図８参照）から第１インバーター６１へ、そして第１インバーター６１から第２インバーター６２へと画像信号が書き込まれる。このようにして、第１期間に各画素回路４１の記憶回路６０に画像信号が書き込まれて記憶される。

また、実施例１では、第１期間において、各サブフィールド（ＳＦ）で第２走査線４５には第２走査信号として保持信号（Ｈｉｇｈ）が供給されており、第１走査線４２に選択信号が供給されて選択される画素回路４１に対して、第２走査信号として非保持信号（Ｌｏｗ）が供給される。選択信号のパルス幅と非保持信号のパルス幅とは同じであるが、選択信号が供給されるタイミングと非保持信号が供給されるタイミングとは異なる。即ち、選択される画素回路４１に対して、走査線４２に選択信号が供給される前に第２走査線４５に非保持信号が供給される。

したがって、選択信号により選択される画素回路４１において、第２トランジスター３２がオフ状態からオン状態に変わる前に、非保持信号により第３トランジスター３３（図８参照）がオン状態からオフ状態に変わる。これにより、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間の電気的な接続が遮断されるので、選択信号により選択された画素回路４１において、記憶回路６０への画像信号の書き込み（又は書き換え）を確実かつ高速に行うことができる。

なお、第２走査線４５に非保持信号が供給される前に、第１走査線４２に選択信号が供給されることはないものとする。第３トランジスター３３がオン状態であるうちに第２トランジスター３２がオン状態に変わってしまうと、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが電気的に接続された状態、即ち、第３トランジスター３３が存在しない場合と同様の状態となる。そのため、記憶回路６０への画像信号の書き換えに時間がかかったり、書き換えができなかったりする不具合が生じるおそれがある。

記憶回路６０への画像信号の書き込み（又は書き換え）が終わると、選択された画素回路４１に対して、第１走査線４２に非選択信号（Ｌｏｗ）が供給される。実施例１では、選択された画素回路４１に対して、第１走査線４２に非選択信号が供給される前に第２走査線４５に保持信号（Ｈｉｇｈ）が供給される。したがって、選択信号により選択された画素回路４１において、第２トランジスター３２がオン状態からオフ状態に変わる前に、第３トランジスター３３がオフ状態からオン状態に変わる。これにより、選択されていた画素回路４１において、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが導通状態となり、記憶回路６０に書き込まれた画像信号が第１インバーター６１と第２インバーター６２との間で保持される。

第２期間（表示期間）においては、全ての制御線４４に制御信号として活性信号が供給される。制御線４４に活性信号が供給されると、第４トランジスター３４がオン状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光し得る状態となる。第２期間には、全ての第１走査線４２に第２トランジスター３２をオフ状態とする非選択信号が走査信号として供給される。これにより各画素回路４１の記憶回路６０では、そのサブフィールド（ＳＦ）で書き込まれた画像信号が保持される。

このように、本実施形態では、第１期間（非表示期間）と第２期間（表示期間）とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。また、この結果、第２期間を第１期間よりも短くすることが可能となるので、より高階調の表示を実現することができる。

さらに、制御線４４に供給される制御信号を複数の画素回路４１で共有することができるので、電気光学装置１０の駆動が容易になる。具体的には、第１期間を有せぬデジタル駆動の場合、全ての第１走査線４２を選択し終える一垂直期間よりも発光期間を短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、制御線４４に供給される制御信号を複数の画素回路４１で共有することにより、全ての第１走査線４２を選択し終える一垂直期間よりも発光期間が短くなるサブフィールド（ＳＦ）があっても、単純に第２期間を短くするだけで、容易に電気光学装置１０を駆動することができる。

なお、本実施形態に係る画素回路の駆動方法は、図９に示す駆動方法に限定されるものではない。図１０及び図１１は、本実施形態に係る画素回路の駆動方法の別の例を説明する図である。例えば、図１０に示すように、選択信号（Ｈｉｇｈ）のパルス幅と非保持信号（Ｌｏｗ）のパルス幅とが異なり、第２トランジスター３２がオン状態からオフ状態に変わる際に、第３トランジスター３３がオフ状態からオン状態に変わるようにしてもよい。

また、図１１に示すように、選択信号（Ｈｉｇｈ）のパルス幅と非保持信号（Ｌｏｗ）のパルス幅とが同じであり、第２トランジスター３２がオフ状態からオン状態に変わる際に第３トランジスター３３がオン状態からオフ状態に変わり、第２トランジスター３２がオン状態からオフ状態に変わる際に、第３トランジスター３３がオフ状態からオン状態に変わるようにしてもよい。

更には、選択信号（Ｈｉｇｈ）のパルス幅よりも非保持信号（Ｌｏｗ）のパルス幅のほうが長く、第２トランジスター３２がオン状態にある期間とその前後の期間とに亘って、第３トランジスター３３がオフ状態にあるようにしてもよい。この場合、第２トランジスター３２がオン状態からオフ状態に変わった後で、第３トランジスター３３もオフ状態にある期間は第１インバーター６１の入力端子２５の論理（画像信号）が反転しない程度の短時間とする。

ここで、上述したように、実施例１を含む本実施形態では、第１インバーター６１の入力端子２５に画像信号を書き込む際に、第３トランジスター３３はオフ状態にある。このため、信号線４３と電源（ＶＳＳやＶＤＤ１）とが導通することがなく、画像信号の書き込み（又は書き換え）は、第１インバーター６１の入力端子２５の第５トランジスター３５及び第７トランジスター３７のトランジスター容量への充電だけで済む（要するに電流経路がない）。この結果、第１インバーター６１の入力端子２５への画像信号の書き込みを非常に高速（短時間）で行うことができる。次にこの点を説明する。

Ｐ型の第５トランジスター３５のトランジスター容量Ｃ_Pは、Ｃ_P＝６．４７×１０^-16ファラッド（Ｆ）であり、Ｎ型の第７トランジスター３７のトランジスター容量Ｃ_Nは、Ｃ_N＝４．３１×１０^-16ファラッドであるから、第１インバーター６１の入力端子２５の総トランジスター容量Ｃ_Trは、ＣＴｒ＝１．０７９×１０^-15ファラッドである。本実施形態では、選択信号の電位はＶ４＝Ｖ３＝７．０Ｖと高いので、オン状態における第２トランジスター３２のオン抵抗はきわめて低くなる。第２トランジスター３２を通るオン電流Ｉ_ds2は、Ｉ_ds2＝４．１３×１０^-4アンペア（Ａ）である。従って、第２トランジスター３２を介して第１インバーター６１の入力端子２５に画像信号を書き込むのに必要な時間τ１は、数式８で求められ、τ１＝Ｃ_Tr×Ｖ／Ｉ_ds2＝３．９２×１０^-12秒である。

数式８において、Ｖは第１インバーター６１の論理反転電圧（Ｖ１＋Ｖ２）／２＝１．５Ｖである。このように、本実施形態では、画像信号を書き込む（又は書き換える）際に第３トランジスター３３がオフ状態となり、選択信号の電位がＶ４＝Ｖ３＝７．０Ｖと高いので、４ピコ秒程度の極めて短時間で画像信号を書き込む（又は書き換える）ことができる。

一方、第２インバーター６２の入力端子２８の書き換え時間を同様に計算すると、第５トランジスター３５と第７トランジスター３７とでは、オン電流が僅かに低い第５トランジスター３５を介して書き換える方が時間がかかる（第２インバーター６２の入力端子２８をＬｏｗからＨｉｇｈに書き換える方が、第２インバーター６２の入力端子２８をＨｉｇｈからＬｏｗに書き換えるよりも、時間がかかる）。その場合、第５トランジスター３５のオン電流Ｉ_ds5はＩ_ds5＝１．５４×１０^-6アンペア程度であるので、第２インバーター６２の入力端子２８に画像信号を書き込むのに必要な時間τ２は、τ２＝ＣＴｒ×Ｖ／Ｉ_ds5＝１．０５×１０^-11秒である。

結局、第３トランジスター３３がオフ状態となった後に、第２トランジスター３２がオン状態となっている期間（第１走査線４２に選択信号が入っており、かつ第２走査線４５に非保持信号が入っている期間）は、マージンを考慮してτ１の２倍とし、８ピコ秒程度で十分となる。更に、走査信号（Ｓｃａｎ）がＨｉｇｈになった時刻から第２走査信号（ＸＳｃａｎ）がＨｉｇｈとなる時刻までの時間は、４（ピコ秒）×２＋１０．５（ピコ秒）×２＝２９（ピコ秒）であり、３０（ピコ秒）程度あれば十分であることになる。本実施形態では走査信号（Ｓｃａｎ）と第２走査信号（ＸＳｃａｎ）とは相補的で、選択信号期間は５．０ナノ秒としている。この場合、全ての第１走査線４２が選択される一垂直期間（非表示期間Ｐ１）は５．０（ナノ秒）×７２０×３＝１０．８マイクロ秒である。

以上述べたように、本実施形態に係る画素回路４１の構成によれば、高解像度の高品位な画像を低消費電力で表示できるとともに、記憶回路６０への画像信号の書き込み（又は書き換え）を高速、かつ確実に行い、より明るい表示が得られる電気光学装置１０を実現することができる。

（変形例１）
続いて、実施例１に対する変形例である変形例１に係る画素回路の構成と画素回路の駆動方法とを説明する。

「画素回路の構成」
図１２は、変形例１に係る画素回路の構成を説明する図である。なお、以下の変形例１の説明では、実施例１との相違点を説明し、実施例１と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

図１２に示すように、変形例１に係る画素回路４１Ａは、実施例１に係る画素回路４１に対して、第２走査線４５を備えておらず、記憶回路６０に含まれるＰ型の第３トランジスター３３Ａのゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

変形例１に係る画素回路４１Ａは、発光素子２０と、Ｐ型の第４トランジスター３４と、Ｎ型の第１トランジスター３１と、記憶回路６０と、Ｎ型の第２トランジスター３２とを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｐ型の第３トランジスター３３Ａが配置されている。

変形例１に係る画素回路４１Ａでは、第２トランジスター３２が第１導電型としてのＮ型であるのに対して、第３トランジスター３３Ａは第２トランジスター３２と導電型が異なる第２導電型としてのＰ型である。第２トランジスター３２のゲートと第３トランジスター３３Ａのゲートとは、第１走査線４２に電気的に接続されている。したがって、第２トランジスター３２と第３トランジスター３３Ａとは、第１走査線４２に供給される走査信号に対して、互いに相補的な動作をする。即ち、第２トランジスター３２がオン状態であるときに第３トランジスター３３Ａはオフ状態となり、第２トランジスター３２がオフ状態であるときに第３トランジスター３３Ａはオン状態となる。

「画素回路の駆動方法」
図１３は、変形例１に係る画素回路の駆動方法を説明する図である。図１３に示すように、第１期間に各サブフィールド（ＳＦ）で第１走査線４２のいずれかに走査信号として選択信号（Ｈｉｇｈ）が供給されると、選択された画素回路４１Ａにおいて、第２トランジスター３２（図１２参照）がオフ状態からオン状態となり、第３トランジスター３３Ａ（図１２参照）がオン状態からオフ状態となる。これにより、選択された画素回路４１において、信号線４３（図１２参照）から記憶回路６０に画像信号が書き込まれる。

したがって、変形例１においても、第２トランジスター３２がオン状態となって記憶回路６０に画像信号を書き込む際に、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間に配置された第３トランジスター３３Ａがオフ状態となるので、記憶回路６０への画像信号の書き込み（又は書き換え）を高速、かつ確実に行うことができる。

記憶回路６０に画像信号が書き込まれた後、第１走査線４２に非選択信号（Ｌｏｗ）が供給されると、選択から非選択となった画素回路４１Ａにおいて、第２トランジスター３２がオン状態からオフ状態となり、第３トランジスター３３Ａがオフ状態からオン状態となる。これにより、変形例１においても、記憶回路６０に書き込まれた画像信号を安定した状態で保持できる。

以下に、本実施形態に係る画素回路の構成について、他の実施例及び変形例を説明する。以下の実施例及び変形例の説明では、前出の実施例又は変形例との相違点を説明し、前出の実施例又は変形例と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

（実施例２）
実施例２に係る画素回路の構成を、図１４を参照して説明する。図１４は、実施例２に係る画素回路の構成を説明する図である。図１４に示すように、実施例２に係る画素回路４１Ｂは、実施例１に係る画素回路４１に対して、制御トランジスターがＮ型の第４トランジスター３４Ａである点が異なるが、他の構成は同じである。

実施例２に係る画素回路４１Ｂは、発光素子２０と、Ｎ型の第４トランジスター３４Ａと、Ｎ型の第１トランジスター３１と、記憶回路６０と、Ｎ型の第２トランジスター３２とを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｎ型の第３トランジスター３３が配置されている。

第４トランジスター３４Ａは、発光素子２０と第１トランジスター３１との間に配置されている。即ち、発光素子２０の陽極２１は第３電位線（高電位線４９）に電気的に接続され、発光素子２０の陰極２３は第４トランジスター３４Ａのドレインに電気的に接続されている。第４トランジスター３４Ａのソースは、第１トランジスター３１のドレインに電気的に接続されている。

実施例２では、第４トランジスター３４ＡがＮ型であるので、活性状態における制御信号（活性信号）はＨｉｇｈ（高電位）であり、非活性状態における制御信号（非活性信号）はＬｏｗ（低電位）である。活性信号は、第３電位（Ｖ３）以上で設定され、第３電位（Ｖ３）であることが好ましい。又、非活性信号は、第２電位（Ｖ２）以下で設定され、第２電位（Ｖ２）であることが好ましい。

（変形例２）
実施例２に対する変形例である変形例２に係る画素回路の構成を、図１５を参照して説明する。図１５は、変形例２に係る画素回路の構成を説明する図である。図１５に示すように、変形例２に係る画素回路４１Ｃは、実施例２に係る画素回路４１Ｂに対して、変形例１に係る画素回路４１Ａと同様に、第２走査線４５を備えておらず、記憶回路６０に含まれるＰ型の第３トランジスター３３Ａのゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

（実施例３）
実施例３に係る画素回路の構成を、図１６を参照して説明する。図１６は、実施例３に係る画素回路の構成を説明する図である。図１６に示すように、実施例３に係る画素回路４１Ｄは、実施例２に係る画素回路４１Ｂ対して、第１トランジスター３１が発光素子２０と第４トランジスター３４Ａとの間に配置されている点が異なるが、他の構成は同じである。

実施例３に係る画素回路４１Ｄは、発光素子２０と、Ｎ型の第１トランジスター３１と、Ｎ型の第４トランジスター３４Ａと、記憶回路６０と、Ｎ型の第２トランジスター３２とを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｎ型の第３トランジスター３３が配置されている。

発光素子２０の陽極２１は第３電位線（高電位線４９）に電気的に接続され、発光素子２０の陰極２３は第１トランジスター３１のドレインに電気的に接続されている。第１トランジスター３１のソースは、第４トランジスター３４Ａのドレインに電気的に接続されている。第４トランジスター３４Ａのソースは、第２電位線（低電位線４６）に電気的に接続されている。

（変形例３）
実施例３に対する変形例である変形例３に係る画素回路の構成を、図１７を参照して説明する。図１７は、変形例３に係る画素回路の構成を説明する図である。図１７に示すように、変形例３に係る画素回路４１Ｅは、実施例３に係る画素回路４１Ｄに対して、上記変形例と同様に、第２走査線４５を備えておらず、記憶回路６０に含まれるＰ型の第３トランジスター３３Ａのゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

（実施例４）
実施例４に係る画素回路の構成を、図１８を参照して説明する。図１８は、実施例４に係る画素回路の構成を説明する図である。図１８に示すように、実施例４に係る画素回路４１Ｆは、上記実施例に対して、制御線４４と第４トランジスター３４（又は３４Ａ）とを有していない点が異なるが、他の構成は同じである。

実施例４に係る画素回路４１Ｆは、発光素子２０と、Ｎ型の第１トランジスター３１と、記憶回路６０と、Ｎ型の第２トランジスター３２とを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｎ型の第３トランジスター３３が配置されている。発光素子２０の陽極２１は第３電位線（高電位線４９）に電気的に接続され、発光素子２０の陰極２３は第１トランジスター３１のドレインに電気的に接続されている。第１トランジスター３１のソースは、第２電位線（低電位線４６）に電気的に接続されている。

実施例４に係る画素回路４１Ｆでは、第４トランジスター３４（又は３４Ａ）を有していないので、第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に、発光素子２０と第１トランジスター３１とが直列に配置されている。したがって、第１トランジスター３１がオン状態となったときに発光素子２０が発光する。

（変形例４）
実施例４に対する変形例である変形例４に係る画素回路の構成を、図１９を参照して説明する。図１９は、変形例４に係る画素回路の構成を説明する図である。図１９に示すように、変形例４に係る画素回路４１Ｇは、実施例４に係る画素回路４１Ｆに対して、上記変形例と同様に、第２走査線４５を備えておらず、記憶回路６０に含まれるＰ型の第３トランジスター３３Ａのゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

（実施例５）
実施例５に係る画素回路の構成を、図２０を参照して説明する。図２０は、実施例５に係る画素回路の構成を説明する図である。図２０に示すように、実施例５に係る画素回路７１は、実施例１に係る画素回路４１に対して、第１トランジスター３１Ａと第２トランジスター３２Ａと第３トランジスター３３ＡとがＰ型であり、第４トランジスター３４ＡがＮ型である点が異なる。

なお、実施例５では、上記実施例に対して、高電位と低電位とが入れ替わっている。具体的には、第１電位（Ｖ１）が第１低電位ＶＳＳ１（例えばＶ１＝ＶＳＳ１＝４．０Ｖ）であり、第２電位（Ｖ２）が高電位ＶＤＤ（例えばＶ２＝ＶＤＤ＝７．０Ｖ）であり、第３電位（Ｖ３）が第２低電位ＶＳＳ２（例えばＶ３＝ＶＳＳ２＝０Ｖ）である。したがって、第１電位は第２電位よりも低く、第３電位は第１電位よりも低い。

実施例５では、第１電位（第１低電位ＶＳＳ１）と第２電位（高電位ＶＤＤ）とで低電圧系電源が構成され、第３電位（第２低電位ＶＳＳ２）と第２電位（高電位ＶＤＤ）とで高電圧系電源が構成される。第２電位は、低電圧系電源と高電圧系電源とにおいて基準となる電位である。各画素回路７１に対して、第１電位線としての低電位線４６から第１電位（Ｖ１＝ＶＳＳ１）が供給され、第２電位線としての高電位線４７から第２電位（Ｖ２＝ＶＤＤ）が供給され、第３電位線としての低電位線４８から第３電位（Ｖ３＝ＶＳＳ２）が供給される。

実施例５に係る画素回路７１は、Ｐ型の第１トランジスター３１Ａと、発光素子２０と、Ｎ型の第４トランジスター３４Ａと、記憶回路６０と、Ｐ型の第２トランジスター３２Ａとを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｐ型の第３トランジスター３３Ａが配置されている。

第２電位線（高電位線４７）と第３電位線（低電位線４８）との間に、第１トランジスター３１Ａと発光素子２０と第４トランジスター３４Ａとが直列に配置されている。第１トランジスター３１Ａのソースは第２電位線（高電位線４７）に電気的に接続されており、第１トランジスター３１Ａのドレインは発光素子２０の陽極２１に電気的に接続されている。第４トランジスター３４Ａのソースは、第３電位線（低電位線４８）に電気的に接続されており、第４トランジスター３４Ａのドレインは発光素子２０の陰極２３に電気的に接続されている。

実施例５に係る画素回路７１では、記憶回路６０を構成する２つのインバーター６１，６２が第１電位線（低電位線４６）と第２電位線（高電位線４７）との間に配置され、２つのインバーター６１，６２に第１電位（Ｖ１）と第２電位（Ｖ２）とが供給される。したがって、Ｌｏｗは第１電位（Ｖ１）に相当し、Ｈｉｇｈは第２電位（Ｖ２）に相当する。

駆動トランジスターである第１トランジスター３１ＡがＰ型であるので、第１トランジスター３１Ａの閾値電圧（Ｖ_th1）は負（Ｖ_th1＜０）である。記憶回路６０に記憶された画像信号が非発光に相当する際には、記憶回路６０の出力端子２７の電位はＨｉｇｈ（第２電位）である。第１トランジスター３１Ａのゲート電位が第２電位（Ｖ２）になると、第１トランジスター３１Ａのソースは第２電位線（高電位線４７）に接続されておりソース電位は第２電位（Ｖ２）であるので、第１トランジスター３１Ａのゲートソース電圧Ｖ_gs1は０Ｖとなる。

したがって、第１トランジスター３１Ａの閾値電圧Ｖ_th1（一例としてＶ_th1＝−０．３６Ｖ）に対して、ゲートソース電圧Ｖ_gs1が０Ｖであると、ゲートソース電圧Ｖ_gs1が閾値電圧Ｖ_th1よりも大きくなるので、第１トランジスター３１Ａはオフ状態となる。これにより、画像信号が非発光の際に、第１トランジスター３１Ａを確実にオフ状態とすることができる。

記憶回路６０に記憶された画像信号が発光に相当する際には、記憶回路６０の出力端子２７の電位はＬｏｗ（第１電位）である。第１トランジスター３１Ａのゲート電位が第１電位（Ｖ１）になると、第１トランジスター３１Ａのソース電位は第２電位であるので、第１トランジスター３１Ａのゲートソース電圧Ｖ_gs1は第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖ_gs1＝Ｖ１−Ｖ２＝４．０Ｖ−７．０Ｖ＝−３．０Ｖ）となる。したがって、第１トランジスター３１Ａのゲートソース電圧Ｖ_gs1が閾値電圧Ｖ_th1よりも小さくなるので、第１トランジスター３１Ａはオン状態となる。これにより、画像信号が発光の際に、第１トランジスター３１Ａを確実にオン状態とすることができる。

制御トランジスターである第４トランジスター３４ＡはＮ型であるため、活性状態における制御信号（活性信号）は高電位であり、非活性状態における制御信号（非活性信号）は低電位である。具体的には、非活性信号は、第３電位（Ｖ３）以下の低電位で設定され、第３電位（Ｖ３）であることが好ましい。又、活性信号はＶ３＋（Ｖ２−Ｖ１）以上の高電位で設定され、第２電位（Ｖ２）であることが好ましい。

また、第２トランジスター３２ＡがＰ型であるため、非選択信号は、第２電位（Ｖ２）以上の高電位で設定され、第２電位（Ｖ２）であることが好ましい。又、選択信号は、第１電位（Ｖ１）以下の低電位で設定され、第３電位（Ｖ３）であることが好ましい。同様に、第３トランジスター３３ＡがＰ型であるため、非保持信号は、第２電位（Ｖ２）以上の高電位で設定され、第２電位（Ｖ２）であることが好ましい。又、保持信号は、第１電位（Ｖ１）以下の低電位で設定され、第３電位（Ｖ３）であることが好ましい。

（変形例５）
実施例５に対する変形例である変形例５に係る画素回路の構成を、図２１を参照して説明する。図２１は、変形例５に係る画素回路の構成を説明する図である。図２１に示すように、変形例５に係る画素回路７１Ａは、実施例５に係る画素回路７１に対して、第２走査線４５を備えておらず、記憶回路６０に含まれるＮ型の第３トランジスター３３のゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

変形例５に係る画素回路７１Ａでは、第２トランジスター３２Ａが第１導電型としてのＰ型であるのに対して、第３トランジスター３３は第２導電型としてのＮ型である。したがって、第２トランジスター３２Ａと第３トランジスター３３とは、第１走査線４２に供給される走査信号に対して、互いに相補的な動作をする。なお、変形例５では、Ｐ型を第１導電型とし、Ｎ型を第２導電型としている。

（実施例６）
実施例６に係る画素回路の構成を、図２２を参照して説明する。図２２は、実施例６に係る画素回路の構成を説明する図である。図２２に示すように、実施例６に係る画素回路７１Ｂは、実施例５に係る画素回路７１に対して、制御トランジスターがＰ型の第４トランジスター３４である点が異なるが、他の構成は同じである。

実施例６に係る画素回路７１Ｂは、Ｐ型の第１トランジスター３１Ａと、Ｐ型の第４トランジスター３４と、発光素子２０と、記憶回路６０と、Ｐ型の第２トランジスター３２Ａとを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｐ型の第３トランジスター３３Ａが配置されている。

第４トランジスター３４は、第１トランジスター３１Ａと発光素子２０との間に配置されている。即ち、第１トランジスター３１Ａのソースは第２電位線（高電位線４７）に電気的に接続され、第１トランジスター３１Ａのドレインは第４トランジスター３４のソースに電気的に接続されている。第４トランジスター３４のドレインは発光素子２０の陽極２１に電気的に接続され、発光素子２０の陰極２３は第３電位線（低電位線４８）に電気的に接続されている。

（変形例６）
実施例６に対する変形例である変形例６に係る画素回路の構成を、図２３を参照して説明する。図２３は、変形例６に係る画素回路の構成を説明する図である。図２３に示すように、変形例６に係る画素回路７１Ｃは、実施例６に係る画素回路７１Ｂに対して、変形例５に係る画素回路７１Ａと同様に、第２走査線４５を備えておらず、記憶回路６０に含まれるＮ型の第３トランジスター３３のゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

（実施例７）
実施例７に係る画素回路の構成を、図２４を参照して説明する。図２４は、実施例７に係る画素回路の構成を説明する図である。図２４に示すように、実施例７に係る画素回路７１Ｄは、実施例６に係る画素回路７１Ｂ対して、第１トランジスター３１Ａが第４トランジスター３４と発光素子２０との間に配置されている点が異なるが、他の構成は同じである。

実施例７に係る画素回路７１Ｄは、Ｐ型の第４トランジスター３４と、Ｐ型の第１トランジスター３１Ａと、発光素子２０と、記憶回路６０と、Ｐ型の第２トランジスター３２Ａとを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｐ型の第３トランジスター３３Ａが配置されている。

第４トランジスター３４のソースは第２電位線（高電位線４７）に電気的に接続され、第４トランジスター３４のドレインは第１トランジスター３１Ａのソースに電気的に接続されている。第１トランジスター３１Ａのドレインは発光素子２０の陽極２１に電気的に接続され、発光素子２０の陰極２３は第３電位線（低電位線４８）に電気的に接続されている。

（変形例７）
実施例７に対する変形例である変形例７に係る画素回路の構成を、図２５を参照して説明する。図２５は、変形例７に係る画素回路の構成を説明する図である。図２５に示すように、変形例７に係る画素回路７１Ｅは、実施例７に係る画素回路７１Ｄに対して、上記変形例と同様に、第２走査線４５を備えておらず、記憶回路６０に含まれるＮ型の第３トランジスター３３のゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

（実施例８）
実施例８に係る画素回路の構成を、図２６を参照して説明する。図２６は、実施例８に係る画素回路の構成を説明する図である。図２６に示すように、実施例８に係る画素回路７１Ｆは、上記実施例に対して、制御線４４と第４トランジスター３４（又は３４Ａ）とを有していない点が異なるが、他の構成は同じである。

実施例８に係る画素回路７１Ｆは、Ｐ型の第１トランジスター３１Ａと、発光素子２０と、記憶回路６０と、Ｐ型の第２トランジスター３２Ａとを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｐ型の第３トランジスター３３Ａが配置されている。第１トランジスター３１Ａのソースは第２電位線（高電位線４７）に電気的に接続され、第１トランジスター３１Ａのドレインは発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、第３電位線（低電位線４８）に電気的に接続されている。

実施例８に係る画素回路７１Ｆでは、第４トランジスター３４（又は３４Ａ）を有していないので、第２電位線（高電位線４７）と第３電位線（低電位線４８）との間に、第１トランジスター３１Ａと発光素子２０とが直列に配置されている。したがって、第１トランジスター３１Ａがオン状態となったときに発光素子２０が発光する。

（変形例８）
実施例８に対する変形例である変形例８に係る画素回路の構成を、図２７を参照して説明する。図２７は、変形例８に係る画素回路の構成を説明する図である。図２７に示すように、変形例８に係る画素回路７１Ｇは、実施例８に係る画素回路７１Ｆに対して、上記変形例と同様に、第２走査線４５を備えておらず、記憶回路６０に含まれるＮ型の第３トランジスター３３のゲートが第１走査線４２に電気的に接続されている点が異なるが、他の構成は同じである。

上述した実施形態（実施例及び変形例）は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形および応用が可能である。上記以外の変形例としては、例えば、以下のようなものが考えられる。

（変形例９）
上述した実施形態（実施例及び変形例）の画素回路では、第１トランジスター３１のゲートが第２インバーター６２の出力端子２７に電気的に接続されていたが、本発明はこのような形態に限定されない。第１トランジスター３１のゲートが第２インバーター６２の入力端子２８、即ち、第１インバーター６１の出力端子２６と、第２インバーター６２の入力端子２８に電気的に接続されていてもよい。

（変形例１０）
上述した実施形態（実施例及び変形例）の画素回路では、記憶回路６０が２つのインバーター６１，６２を含んでいたが、本発明はこのような形態に限定されない。記憶回路６０が２つ以上の偶数個のインバーターを含む構成であってもよい。

（変形例１１）
上述した実施形態（実施例及び変形例）では、電気光学装置として、単結晶半導体基板（単結晶シリコン基板）からなる素子基板１１に有機ＥＬ素子からなる発光素子２０が７２０行×３８４０（１２８０×３）列配列された有機ＥＬ装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる素子基板１１に各トランジスターとして薄膜トランジスター（Thin Film Transistor：ＴＦＴ）が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子として微細なＬＥＤ素子を高密度に配列したマイクロＬＥＤディスプレイや、発光素子にナノサイズの半導体結晶物質を用いる量子ドット（Quantum Dots）ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。

（変形例１２）
上述した実施形態では、電子機器として、電気光学装置１０を組み込んだシースルー型のヘッドマウントディスプレイ１００を例に取り説明したが、本発明の電気光学装置１０はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。

１０…電気光学装置、２０…発光素子、２５…入力端子（第１インバーターの入力）、２６…出力端子（第１インバーターの出力）、２７…出力端子（第２インバーターの出力）、２８…入力端子（第２インバーターの入力）、３１，３１Ａ…第１トランジスター、３２，３２Ａ…第２トランジスター、３３，３３Ａ…第３トランジスター、３４，３４Ａ…第４トランジスター、４１，４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆ，４１Ｇ，７１，７１Ａ，７１Ｂ，７１Ｃ，７１Ｄ，７１Ｅ，７１Ｆ，７１Ｇ…画素回路、４２…第１走査線、４３…信号線、４４…制御線、４５…第２走査線、６０…記憶回路、６１…第１インバーター、６２…第２インバーター、１００…ヘッドマウントディスプレイ（電子機器）。

Claims (7)

1. 第１走査線と、信号線と、前記第１走査線と前記信号線との交差に対応して設けられた画素回路と、を備え、
   前記画素回路は、発光素子と、記憶回路と、第１トランジスターと、第２トランジスターと、を含み、
   前記記憶回路は、第１インバーターと、第２インバーターと、第３トランジスターと、を含み、
   前記第１トランジスターは、ゲートが前記記憶回路に電気的に接続されるとともに、前記発光素子と直列に電気的に接続され、前記発光素子が発光する際に前記第１トランジスターは線形動作し、
   前記第２トランジスターは、前記信号線と前記第１インバーターの入力との間に配置され、
   前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、
   前記第３トランジスターはＮ型であり、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、
   前記第１インバーターと前記第２インバーターとは第１電位と第２電位に電気的に接続され、前記発光素子と前記第１トランジスターとは前記第２電位と第３電位に電気的に接続され、
   前記第１電位は前記第２電位よりも高く、前記第３電位は前記第１電位よりも高く、
   前記第３トランジスターのゲートに前記第２電位と前記第３電位を交互に供給することを特徴とする電気光学装置。
2. 第１走査線と、信号線と、前記第１走査線と前記信号線との交差に対応して設けられた画素回路と、を備え、
   前記画素回路は、発光素子と、記憶回路と、第１トランジスターと、第２トランジスターと、を含み、
   前記記憶回路は、第１インバーターと、第２インバーターと、第３トランジスターと、を含み、
   前記第１トランジスターは、ゲートが前記記憶回路に電気的に接続されるとともに、前記発光素子と直列に電気的に接続され、前記発光素子が発光する際に前記第１トランジスターは線形動作し、
   前記第２トランジスターは、前記信号線と前記第１インバーターの入力との間に配置され、
   前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、
   前記第３トランジスターはＰ型であり、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、
   前記第１インバーターと前記第２インバーターとは第１電位と第２電位に電気的に接続され、前記発光素子と前記第１トランジスターとは前記第２電位と第３電位に電気的に接続され、
   前記第１電位は前記第２電位よりも高く、前記第３電位は前記第１電位よりも高く、
   前記第３トランジスターのゲートに前記第２電位と前記第３電位を交互に供給することを特徴とする電気光学装置。
3. 第１走査線と、信号線と、前記第１走査線と前記信号線との交差に対応して設けられた画素回路と、を備え、
   前記画素回路は、発光素子と、記憶回路と、第１トランジスターと、第２トランジスターと、を含み、
   前記記憶回路は、第１インバーターと、第２インバーターと、第３トランジスターと、を含み、
   前記第１トランジスターは、ゲートが前記記憶回路に電気的に接続されるとともに、前記発光素子と直列に電気的に接続され、前記発光素子が発光する際に前記第１トランジスターは線形動作し、
   前記第２トランジスターは、前記信号線と前記第１インバーターの入力との間に配置され、
   前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、
   前記第３トランジスターはＮ型であり、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、
   前記第１インバーターと前記第２インバーターとは第１電位と第２電位に電気的に接続され、前記発光素子と前記第１トランジスターとは前記第２電位と第３電位に電気的に接続され、
   前記第１電位は前記第２電位よりも低く、前記第３電位は前記第１電位よりも低く、
   前記第３トランジスターのゲートに前記第２電位と前記第３電位を交互に供給することを特徴とする電気光学装置。
4. 第１走査線と、信号線と、前記第１走査線と前記信号線との交差に対応して設けられた画素回路と、を備え、
   前記画素回路は、発光素子と、記憶回路と、第１トランジスターと、第２トランジスターと、を含み、
   前記記憶回路は、第１インバーターと、第２インバーターと、第３トランジスターと、を含み、
   前記第１トランジスターは、ゲートが前記記憶回路に電気的に接続されるとともに、前記発光素子と直列に電気的に接続され、前記発光素子が発光する際に前記第１トランジスターは線形動作し、
   前記第２トランジスターは、前記信号線と前記第１インバーターの入力との間に配置され、
   前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、
   前記第３トランジスターはＰ型であり、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、
   前記第１インバーターと前記第２インバーターとは第１電位と第２電位に電気的に接続され、前記発光素子と前記第１トランジスターとは前記第２電位と第３電位に電気的に接続され、
   前記第１電位は前記第２電位よりも低く、前記第３電位は前記第１電位よりも低く、
   前記第３トランジスターのゲートに前記第２電位と前記第３電位を交互に供給することを特徴とする電気光学装置。
5. サブフィールド毎に前記発光素子の発光と非発光を制御することにより階調表示し、
   前記サブフィールド毎に信号書き込み期間が設けられ、
   前記画素回路はサブ画素に設けられ、
   前記第１走査線が延在する行方向に、同色の発光が得られる前記サブ画素が配列されることを特徴とする請求項１乃至４のいずれか一項に記載の電気光学装置。
6. 前記第１トランジスター、前記第２トランジスター及び前記第３トランジスターは、同一導電型であることを特徴とする請求項１乃至５のいずれか一項に記載の電気光学装置。
7. 請求項１乃至６のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
   

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