JP6614228B2 - 電気光学装置及び電子機器 - Google Patents

Description

本発明は、電気光学装置及び電子機器に関する。

近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光を観察者の瞳に導くタイプのヘッドマウントディスプレイ（ＨＭＤ）が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機ＥＬ（Electro Luminescence）素子を有する有機ＥＬ装置が使用されている。ヘッドマウントディスプレイに使用される有機ＥＬ装置では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

従来の有機ＥＬ装置では、走査線に供給される走査信号により選択トランジスターがオン状態になると、信号線から供給される画像信号に基づく電位が駆動トランジスターのゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流が有機ＥＬ素子に流れ、その電流量に応じた輝度で有機ＥＬ素子が発光する。

このように、従来の有機ＥＬ装置では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題がある。これに対して、駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を備えた有機ＥＬ装置が提案されている（例えば、特許文献１参照）。

特開２００４−０６２１９９号公報

しかしながら、特許文献１に記載のように補償回路を設けると補償回路にも電流が流れるため、消費電力の増大を招いてしまう。また、従来のアナログ駆動では、表示を多階調化するためには、画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、容量素子の充放電に伴い消費電力も増大する。換言すると、従来の技術では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現することが可能である。

（適用例１）本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位が供給される第１電位線と、前記第１電位と異なる第２電位が供給される第２電位線と、を備え、前記画素回路は、発光素子と、第１トランジスターと、第１インバーターと第２インバーターと第２トランジスターとを含む記憶回路と、を含み、前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、前記第１トランジスターは、前記第１インバーターの入力と前記信号線との間に配置され、前記第２トランジスターは、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、前記第１トランジスターがオン状態であるときには、前記第２トランジスターはオフ状態であることを特徴とする。

本適用例の構成によれば、画素回路において、第１インバーターと第２インバーターとを含む記憶回路が第１電位線と第２電位線との間に配置され、第１インバーターの入力と信号線との間に第１トランジスターが配置されている。そのため、信号線から第１トランジスターを介してオン／オフの２値で表現されるデジタルの画像信号を記憶回路に書き込み、記憶回路から出力される画像信号により発光素子の発光と非発光との割合を制御して階調表示を行うことが可能となる。これにより、各トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、補償回路がなくても、画素間での明るさのばらつきや階調のずれを低減できる。また、デジタル駆動では、一枚の画像を表示するフィールドにおいて発光素子の発光と非発光とを制御する単位となるサブフィールドの数を増やすことにより、容量素子がなくても、容易に階調数を上げることができる。又、電気容量が大きな容量素子を保有する必要がないので、画素の微細化が可能となる。これにより、画素を微細化して高解像度化することができるとともに、容量素子の充放電に伴う電力消費を低減できる。

また、第１トランジスターをオン状態にして画像信号を第１インバーター及び第２インバーターに書き込む（又は書き換える）際に、第２トランジスターがオフ状態となって第２インバーターの出力と第１インバーターの入力との間の電気的な接続を遮断するので、記憶回路への画像信号の書き込み（又は書き換え）を高速かつ確実に行うことができる。さらに、画像信号を信号線から第１インバーターへ、そして第１インバーターから第２インバーターへと書き込むので、信号線から第１インバーターへ画像信号を書き込むのと並行して相補的な画像信号を相補信号線から第２インバーターへ書き込む場合と比べて、相補信号線や相補トランジスターを不要にできる。そのため、画素を微細化して高解像度化することが容易となり、かつ、配線数を増やす必要がないので製造歩留まりを向上できる。これらの結果、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を低コストで実現することができる。

（適用例２）本適用例に係る電気光学装置であって、前記第１トランジスターと前記第２トランジスターとは、互いに相補的な動作をすることが好ましい。

本適用例の構成によれば、第１トランジスターがオン状態であるときに第２トランジスターはオフ状態となり、第１トランジスターがオフ状態であるときに第２トランジスターはオン状態となる。したがって、第１トランジスターをオン状態として（即ち、第２トランジスターをオフ状態として）第１インバーター及び第２インバーターに画像信号を書き込んだ（又は書き換えた）後、第２トランジスターをオン状態として（即ち、第１トランジスターをオフ状態として）第１インバーターと第２インバーターとの間で静的な記憶動作を行い画像信号を保持することができる。これにより、記憶回路に画像信号を高速かつ確実に書き込む（又は書き換える）とともに、書き込まれた画像信号を確実に保持することができる。

（適用例３）本適用例に係る電気光学装置であって、前記第１トランジスターは第１導電型であり、前記第２トランジスターは前記第１導電型とは異なる第２導電型であり、前記第１トランジスターのゲートと前記第２トランジスターのゲートとは、前記走査線に電気的に接続されていることが好ましい。

本適用例の構成によれば、第１トランジスターがＮ型である場合、第２トランジスターはＰ型であるので、走査線からＨｉｇｈの信号が供給されると、第１トランジスターはオン状態となり、第２トランジスターはオフ状態となる。そして、走査線からＬｏｗの信号が供給されると、第１トランジスターはオフ状態となり、第２トランジスターはオン状態となる。一方、第１トランジスターがＰ型である場合、第２トランジスターはＮ型であるので、走査線からＬｏｗの信号が供給されると、第１トランジスターはオン状態となり、第２トランジスターはオフ状態となる。そして、走査線からＨｉｇｈの信号が供給されると、第１トランジスターはオフ状態となり、第２トランジスターはオン状態となる。したがって、走査線から同一の走査信号を供給することにより、第１トランジスターと第２トランジスターとに互いに相補的な動作をさせることができる。

（適用例４）本適用例に係る電気光学装置であって、前記発光素子は、前記第２インバーターの出力と前記第２電位線との間に配置されていることが好ましい。

本適用例の構成によれば、発光素子が第２電位線と第２インバーターの出力との間に配置されているので、発光素子と第２インバーターの入力との間は電気的に遮断されている。また、第２インバーターの出力と第１インバーターの入力との間に配置された第２トランジスターがオフ状態であれば、発光素子と第１インバーターの入力との間も電気的に遮断されている。そのため、第１トランジスターをオン状態にして（第２トランジスターをオン状態にして）記憶回路に画像信号を書き込む（又は書き換える）際に、仮に発光素子が発光したとしても（仮に発光素子に電流が通ったとしても）、第１インバーターの入力及び第２インバーターの入力には影響を与えない。したがって、記憶回路に画像信号を高速かつ確実に書き込む（又は書き換える）ことができる。

（適用例５）本適用例に係る電気光学装置であって、前記第２インバーターは第３トランジスターを含み、前記第３トランジスターのソースは前記第１電位線に電気的に接続され、前記第３トランジスターのドレインは前記発光素子の第１極に電気的に接続されていることが好ましい。

本適用例の構成によれば、第１電位線に第３トランジスターのソースが電気的に接続され、第３トランジスターのドレインが発光素子の第１極に電気的に接続されているので、第１電位線と第２電位線との間に発光素子と第３トランジスターとが直列に配置されている。そのため、第３トランジスターがオフ状態のとき発光素子は発光せず、第３トランジスターがオン状態のとき発光素子は発光する。したがって、第２インバーターを構成する第３トランジスターを発光素子の駆動トランジスターとして兼用することができる。

（適用例６）本適用例に係る電気光学装置であって、前記画素回路は第４トランジスターをさらに含み、前記第４トランジスターは、前記第２インバーターの出力と前記第２電位線との間に、前記発光素子と直列に配置されていることが好ましい。

本適用例の構成によれば、第２インバーターの出力と第２電位線との間に第４トランジスターが発光素子と直列に配置されている。即ち、第１電位線と第２電位線の間に第４トランジスターが、発光素子及び第３トランジスターと直列に配置されている。この結果、第４トランジスターがオフ状態の際には発光素子は発光せず、第４トランジスターがオン状態の際に第３トランジスターがオン状態になると発光素子は発光する。換言すると、第４トランジスターをオフ状態にして第１トランジスターをオン状態にすることが可能になるので、記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とすることができる。更に、第１トランジスターをオフ状態にした（第２トランジスターをオン状態にした）画像信号維持期間中に第４トランジスターをオン状態にする期間とオフ状態にする期間とを自由に制御することができるので、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間として発光素子が発光し得る状態にすることが可能となる。これにより、時分割駆動により正確な階調表現を実現することができる。

（適用例７）本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。

本適用例の構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。

本実施形態に係る電子機器の概要を説明する図。 本実施形態に係る電子機器の内部構造を説明する図。 本実施形態に係る電子機器の光学系を説明する図。 本実施形態に係る電気光学装置の構成を示す概略平面図。 本実施形態に係る電気光学装置の回路ブロック図。 本実施形態に係る画素の構成を説明する図。 本実施形態に係る電気光学装置のデジタル駆動を説明する図。 実施例１に係る画素回路の構成を説明する図。 本実施形態に係る画素回路の駆動方法を説明する図。 実施例２に係る画素回路の構成を説明する図。 実施例３に係る画素回路の構成を説明する図。 実施例４に係る画素回路の構成を説明する図。

以下、本発明の実施形態を、図面を用いて説明する。なお、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。

「電子機器の概要」
まず、図１を参照して電子機器の概要を説明する。図１は、本実施形態に係る電子機器の概要を説明する図である。

ヘッドマウントディスプレイ１００は、本実施形態に係る電子機器の一例であり、電気光学装置１０（図３参照）を備えている。図１に示すように、ヘッドマウントディスプレイ１００は、眼鏡のような外観を有している。このヘッドマウントディスプレイ１００を装着した使用者に対して、画像となる映像光ＧＬ（図３参照）を視認させると共に、使用者に外界光をシースルーで視認させている。要するに、ヘッドマウントディスプレイ１００は、外界光と映像光ＧＬとを重ねて表示させるシースルー機能を持ち、広画角かつ高性能でありながら、小型軽量となっている。

ヘッドマウントディスプレイ１００は、使用者の眼前を覆う透視部材１０１と、透視部材１０１を支持するフレーム１０２と、フレーム１０２の左右両端のカバー部から後方のつる部分（テンプル）にかけての部分に付加された第１内蔵装置部１０５ａと第２内蔵装置部１０５ｂとを備えている。

透視部材１０１は、使用者の眼前を覆う肉厚で湾曲した光学部材（透過アイカバー）であり、第１光学部分１０３ａと第２光学部分１０３ｂとに分かれている。図１で左側の第１光学部分１０３ａと第１内蔵装置部１０５ａとを組み合わせた第１表示機器１５１は、シースルーにて右眼用の虚像を表示する部分であり、単独でも表示機能の付いた電子機器として機能する。又、図１で右側の第２光学部分１０３ｂと第２内蔵装置部１０５ｂとを組み合わせた第２表示機器１５２は、シースルーにて左眼用の虚像を形成する部分であり、単独でも表示機能の付いた電子機器として機能する。第１表示機器１５１と第２表示機器１５２とには電気光学装置１０（図３参照）が組み込まれている。

「電子機器の内部構造」
図２は、本実施形態に係る電子機器の内部構造を説明する図である。図３は、本実施形態に係る電子機器の光学系を説明する図である。次に、図２と図３とを参照して電子機器の内部構造と光学系とを説明する。なお、図２と図３とでは第１表示機器１５１を電子機器の例として説明しているが、第２表示機器１５２に対しても左右対称で殆ど同じ構造をなしている。したがって、第１表示機器１５１について説明し、第２表示機器１５２の詳細な説明は省略する。

図２に示すように、第１表示機器１５１は、投射透視装置１７０と、電気光学装置１０（図３参照）とを備えている。投射透視装置１７０は、導光部材であるプリズム１１０と、光透過部材１５０と、結像用の投射レンズ１３０（図３参照）とを備える。プリズム１１０と光透過部材１５０とは接合によって一体化され、例えばプリズム１１０の上面１１０ｅとフレーム１６１の下面１６１ｅとが接するようにフレーム１６１の下側にしっかりと固定されている。

投射レンズ１３０は、これを収納する鏡筒１６２を介してプリズム１１０の端部に固定されている。投射透視装置１７０のうちプリズム１１０と光透過部材１５０とは、図１における第１光学部分１０３ａに相当し、投射透視装置１７０の投射レンズ１３０と、電気光学装置１０とは、図１における第１内蔵装置部１０５ａに相当する。

投射透視装置１７０のうち、プリズム１１０は、平面視において顔面に沿うように湾曲した円弧状の部材であり、鼻に近い中央側の第１プリズム部分１１１と、鼻から離れた周辺側の第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、光出射側に配置され、光学的な機能を有する側面として、第１面Ｓ１１（図３参照）と、第２面Ｓ１２と、第３面Ｓ１３とを有する。

第２プリズム部分１１２は、光入射側に配置され、光学的な機能を有する側面として、第４面Ｓ１４（図３参照）と、第５面Ｓ１５と、を有する。このうち、第１面Ｓ１１と第４面Ｓ１４とが隣接し、第３面Ｓ１３と第５面Ｓ１５とが隣接し、第１面Ｓ１１と第３面Ｓ１３との間に第２面Ｓ１２が配置されている。又、プリズム１１０は、第１面Ｓ１１から第４面Ｓ１４に隣接する上面１１０ｅを有する。

プリズム１１０は、可視域で高い光透過性を示す樹脂材料で形成されており、例えば型内に熱可塑性樹脂を注入し固化させることにより、成形する。プリズム１１０の本体部分１１０ｓ（図３参照）は、一体形成品とされているが、第１プリズム部分１１１と第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、映像光ＧＬの導波及び出射を可能にすると共に、外界光の透視を可能にする。第２プリズム部分１１２は、映像光ＧＬの入射及び導波を可能にする。

光透過部材１５０は、プリズム１１０と一体的に固定されている。光透過部材１５０は、プリズム１１０の透視機能を補助する部材（補助プリズム）である。光透過部材１５０は、可視域で高い光透過性を示し、プリズム１１０の本体部分１１０ｓと略同一の屈折率を有する樹脂材料で形成されている。光透過部材１５０は、例えば熱可塑性樹脂の成形によって形成される。

図３に示すように、投射レンズ１３０は、入射側光軸に沿って例えば３つのレンズ１３１，１３２，１３３を有している。各レンズ１３１，１３２，１３３は、レンズの光入射面の中心軸に回転対称なレンズであり、少なくとも１つ以上が非球面レンズとなっている。

投射レンズ１３０は、電気光学装置１０から出射された映像光ＧＬをプリズム１１０内に入射させて眼ＥＹに再結像させる。要するに、投射レンズ１３０は、電気光学装置１０の各画素から出射された映像光ＧＬを、プリズム１１０を介して眼ＥＹに再結像させるためのリレー光学系である。投射レンズ１３０は、鏡筒１６２内に保持され、電気光学装置１０は、鏡筒１６２の一端に固定されている。プリズム１１０の第２プリズム部分１１２は、投射レンズ１３０を保持する鏡筒１６２に連結され、投射レンズ１３０及び電気光学装置１０を間接的に支持している。

ヘッドマウントディスプレイ１００のように使用者の頭部に装着し眼前を覆うタイプの電子機器では、小型で軽量であることが求められる。また、ヘッドマウントディスプレイ１００のような電子機器に使用される電気光学装置１０では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

［電気光学装置の構成］
次に、図４を参照して電気光学装置の構成を説明する。図４は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、電気光学装置１０が、発光素子として有機ＥＬ素子を備える有機ＥＬ装置である場合を例に取り説明する。図４に示すように、本実施形態に係る電気光学装置１０は、素子基板１１と、保護基板１２とを有している。素子基板１１には、不図示のカラーフィルターが設けられている。素子基板１１と保護基板１２とは、不図示の充填剤を介して対向配置され接着されている。

素子基板１１は、例えば、単結晶半導体基板（例えば単結晶シリコン基板）で構成されている。素子基板１１は、表示領域Ｅと、表示領域Ｅを囲む非表示領域Ｄとを有している。表示領域Ｅには、例えば、青色（Ｂ）光が発せられるサブ画素５８Ｂと、緑色（Ｇ）光が発せられるサブ画素５８Ｇと、赤色（Ｒ）光が発せられるサブ画素５８Ｒとが、例えばマトリックス状に配列されている。サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれには、発光素子２０（図６参照）が設けられている。電気光学装置１０では、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒを含む画素５９が表示単位となって、フルカラーの表示が提供される。

なお、本明細書では、サブ画素５８Ｂ、サブ画素５８Ｇ、及びサブ画素５８Ｒを区別せず、総称してサブ画素５８と称する場合がある。表示領域Ｅは、サブ画素５８から発せられる光が透過し、表示に寄与する領域である。非表示領域Ｄは、サブ画素５８から発せられる光が透過せず、表示に寄与しない領域である。

素子基板１１は、保護基板１２よりも大きく、保護基板１２からはみ出した素子基板１１の第１辺に沿って、複数の外部接続用端子１３が配列されている。複数の外部接続用端子１３と表示領域Ｅとの間には、信号線駆動回路５３が設けられている。該第１辺と直交する他の第２辺と表示領域Ｅとの間には、走査線駆動回路５２が設けられている。また、該第１辺と直交し第２辺と対向する第３辺と表示領域Ｅとの間には、制御線駆動回路５４が設けられている。

保護基板１２は、素子基板１１よりも小さく、外部接続用端子１３が露出されるように配置されている。保護基板１２は、光透過性の基板であり、例えば石英基板やガラス基板等を使用することができる。保護基板１２は、表示領域Ｅにおいて、サブ画素５８に配置された発光素子２０が損傷しないように保護する役割を有し、少なくとも表示領域Ｅに対向するように配置される。

なお、カラーフィルターは、素子基板１１における発光素子２０上に設けられていてもよいし、保護基板１２に設けられていてもよい。発光素子２０から各色に対応した光が発せられる構成の場合は、カラーフィルターは必須ではない。また、保護基板１２は必須ではなく、保護基板１２の代わりに、素子基板１１に発光素子２０を保護する保護層が設けられた構成であってもよい。

本明細書では、外部接続用端子１３が配列された上記第１辺に沿った方向をＸ方向（行方向）とし、該第１辺と直交し互いに対向する他の２辺（第２辺、第３辺）に沿った方向（列方向）をＹ方向とする。本実施形態では、例えば、同色の発光が得られるサブ画素５８が列方向（Ｙ方向）に配列され、異なる色の発光が得られるサブ画素５８が行方向（Ｘ方向）に配列される、所謂ストライプ方式の配置が採用されている。

なお、行方向（Ｘ方向）におけるサブ画素５８の配置は、図４に示すようなＢ、Ｇ、Ｒの順であることに限定されず、例えば、Ｒ、Ｇ、Ｂの順であってもよい。また、サブ画素５８の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Ｓストライプ方式等であってもよく、加えて、サブ画素５８Ｂ，５８Ｇ，５８Ｒの形状や大きさは同じであることに限定されない。

「電気光学装置の回路構成」
次に、図５を参照して、電気光学装置の回路構成を説明する。図５は、本実施形態に係る電気光学装置の回路ブロック図である。図５に示すように、電気光学装置１０の表示領域Ｅには、互いに交差する複数の走査線４２と複数の信号線４３とが形成され、走査線４２と信号線４３との各交差に対応してサブ画素５８が行列状に配列されている。各サブ画素５８には、発光素子２０（図８参照）等を含む画素回路４１が設けられている。

また、表示領域Ｅには、各走査線４２に対応して、制御線４４が形成されている。走査線４２と制御線４４とは行方向（Ｘ方向）に延在している。信号線４３は、列方向（Ｙ方向）に延在している。

電気光学装置１０では、表示領域Ｅに、Ｍ行×Ｎ列のサブ画素５８が行列状に配置されている。具体的には、表示領域Ｅに、Ｍ本の走査線４２とＭ本の制御線４４とＮ本の信号線４３とが形成されている。なお、ＭとＮとは２以上の整数であり、本実施形態では一例として、Ｍ＝７２０、Ｎ＝１２８０×ｐとされている。ｐは、１以上の整数であり、表示の基本色の数を表す。本実施形態では、ｐ＝３、即ち、表示の基本色がＲ、Ｇ、Ｂの３色である場合を例に説明する。

電気光学装置１０は、表示領域Ｅ外に駆動部５０を有している。駆動部５０から、表示領域Ｅに配列された各画素回路４１に各種信号が供給され、画素５９（３色のサブ画素５８）を表示単位として画像が表示領域Ｅに表示される。駆動部５０は、駆動回路５１と制御装置５５とを含む。制御装置５５は、表示用信号を駆動回路５１に供給する。駆動回路５１は、表示用信号に基づき複数の走査線４２と複数の信号線４３と複数の制御線４４とを介して各画素回路４１に駆動信号を供給する。

駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３と制御線駆動回路５４とを含む。駆動回路５１は、非表示領域Ｄ（図４参照）に設けられている。本実施形態では、駆動回路５１と画素回路４１とは、図４に示す素子基板１１（本実施形態では、単結晶シリコン基板）上に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター等の素子で構成されている。

走査線駆動回路５２には、走査線４２が電気的に接続されている。走査線駆動回路５２は、画素回路４１を行方向に選択又は非選択とする走査信号（Ｓｃａｎ）を各走査線４２に出力し、走査線４２はこの走査信号を画素回路４１に伝える。換言すると、走査信号は選択状態（選択信号）と非選択状態（非選択信号）とを有しており、走査線４２は、走査線駆動回路５２からの走査信号を受けて、適宜、選択され得る。

さらに、非表示領域Ｄ及び表示領域Ｅには、第１電位線としての低電位線４６と、第２電位線としての高電位線４７と、が配置されている。各画素回路４１に対して、低電位線４６は第１電位（Ｖ１）を供給し、高電位線４７は第１電位と異なる第２電位（Ｖ２）を供給する。本実施形態では、第１電位（Ｖ１）が低電位ＶＳＳ（一例として、Ｖ１＝ＶＳＳ＝２．０Ｖ）であり、第２電位（Ｖ２）が高電位ＶＤＤ（一例として、Ｖ２＝ＶＤＤ＝７．０Ｖ）である。

なお、本実施形態では一例として、低電位線４６と高電位線４７とが表示領域Ｅ内で行方向に延在しているが、これらは列方向に延在してもよいし、これらの一部が行方向に延在し他が列方向に延在してもよいし、これらが行列方向に格子状に配置されていてもよい。

なお、Ｍ本の走査線４２のうちｉ行目の走査線４２に供給される走査信号を特定する際には、ｉ行目の走査信号Ｓｃａｎ ｉと表記する。走査線駆動回路５２は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、１行目の走査信号Ｓｃａｎ １〜Ｍ行目の走査信号Ｓｃａｎ Ｍが形成される。

信号線駆動回路５３には、信号線４３が電気的に接続されている。信号線駆動回路５３は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサー回路等、を備えている。信号線駆動回路５３は、走査線４２の選択に同期して、Ｎ本の信号線４３の各々に画像信号（Ｄａｔａ）を供給する。画像信号は、第１電位（本実施形態ではＶＳＳ）と第２電位（本実施形態ではＶＤＤ）とのいずれかの電位を取るデジタル信号である。なお、Ｎ本の信号線４３のうちｊ列目の信号線４３に供給される画像信号を特定する際には、ｊ列目の画像信号Ｄａｔａ ｊと表記する。

制御線駆動回路５４には、制御線４４が電気的に接続されている。制御線駆動回路５４は、行毎に分けられた各制御線４４に、行固有の制御信号を出力する。制御線４４は、この制御信号を対応する行の画素回路４１に供給する。制御信号は、活性状態（活性信号）と非活性状態（非活性信号）とを有しており、制御線４４は、制御線駆動回路５４からの制御信号を受けて、適宜活性状態とされ得る。

なお、Ｍ本の制御線４４のうちｉ行目の制御線４４に供給される制御信号を特定する際には、ｉ行目の制御信号Ｅｎｂ ｉと表記する。制御線駆動回路５４は、制御信号として、行毎に活性信号（又は非活性信号）を供給してもよいし、複数行同時に活性信号（又は非活性信号）を供給してもよい。本実施形態では、制御線駆動回路５４は、制御線４４を介して、表示領域Ｅに位置する全ての画素回路４１に同時に活性信号（又は非活性信号）を供給する。

制御装置５５は、表示用信号供給回路５６と、ＶＲＡＭ（Video Random Access Memory）回路５７とを含む。ＶＲＡＭ回路５７は、フレーム画像等を一時的に記憶する。表示用信号供給回路５６は、ＶＲＡＭ回路５７に一時的に記憶されたフレーム画像から表示用信号（画像信号やクロック信号等）を作成し、これを駆動回路５１に供給する。

本実施形態では、駆動回路５１や画素回路４１は素子基板１１（本実施形態では、単結晶シリコン基板）に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター素子で構成されている。

制御装置５５は、素子基板１１とは別の単結晶半導体基板等からなる基板（図示しない）に形成される半導体集積回路で構成されている。制御装置５５が形成された基板は、フレキシブルプリント基板（Flexible Printed Circuits：ＦＰＣ）により、素子基板１１に設けられた外部接続用端子１３に接続されている。このフレキシブルプリント基板を介して、制御装置５５から駆動回路５１に表示用信号が供給される。

「画素の構成」
次に、図６を参照して、本実施形態に係る画素の構成を説明する。図６は、本実施形態に係る画素の構成を説明する図である。

上述したように、電気光学装置１０では、サブ画素５８（サブ画素５８Ｂ，５８Ｇ，５８Ｒ）を含む画素５９を表示単位として画像が表示される。本実施形態では、サブ画素５８の行方向（Ｘ方向）の長さａは４マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）の長さｂは１２マイクロメーター（μｍ）である。換言すると、サブ画素５８の行方向（Ｘ方向）における配置ピッチは４マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）における配置ピッチは１２マイクロメーター（μｍ）である。

各サブ画素５８には、発光素子（Light Emitting Device：ＬＥＤ）２０を含む画素回路４１が設けられている。発光素子２０は、白色光を射出する。電気光学装置１０は、発光素子２０から射出された光が透過する不図示のカラーフィルターを備えている。カラーフィルターは、表示の基本色ｐに対応する色のカラーフィルターを含む。本実施形態では、基本色ｐ＝３であり、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれに対応してＢ、Ｇ、Ｒの各色のカラーフィルターが配置される。

本実施形態では、発光素子２０の一例として、有機ＥＬ（Electro Luminescence）素子が用いられている。有機ＥＬ素子は、特定波長の光の強度を増幅する光共振構造を有していてもよい。即ち、サブ画素５８Ｂでは発光素子２０が発する白色光から青色の光成分を取り出し、サブ画素５８Ｇでは発光素子２０が発する白色光から緑色の光成分を取り出し、サブ画素５８Ｒでは発光素子２０が発する白色光から赤色の光成分を取り出す構成であってもよい。

また、上述の例の他にも、基本色ｐ＝４として、カラーフィルターにＢ、Ｇ、Ｒ以外の色、例えば、白色光用のカラーフィルター（実質的にカラーフィルターがないサブ画素５８）を準備してもよいし、黄色やシアン等他の色光用のカラーフィルターを準備してもよい。さらに、発光素子２０として、窒化ガリウム（ＧａＮ）等の発光ダイオード素子や、半導体レーザー素子などを用いることとしてもよい。

「電気光学装置のデジタル駆動」
次に、図７を参照して、本実施形態に係る電気光学装置１０におけるデジタル駆動による画像表示方法を説明する。図７は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。

電気光学装置１０は、デジタル駆動により、表示領域Ｅ（図４参照）に所定の画像を表示する。即ち、各サブ画素５８に配置された発光素子２０（図６参照）は、発光（明表示）又は非発光（暗表示）の２値のいずれかの状態をとり、表示される画像の階調は各発光素子２０の発光期間の割合により決まる。これを時分割駆動と称する。

図７に示すように、時分割駆動では、一枚の画像を表示する１フィールド（Ｆ）を、複数のサブフィールド（ＳＦ）に分割し、サブフィールド（ＳＦ）毎に発光素子２０の発光と非発光とを制御することで階調表示を表現する。ここでは一例として、６ビットの時分割階調方式により、２⁶＝６４階調の表示を行う場合を例として説明する。６ビットの時分割階調方式では、１個のフィールドＦを６個のサブフィールドＳＦ１〜ＳＦ６に分割する。

図７には、１個のフィールドＦにおいて、ｉ番目のサブフィールドをＳＦｉで表し、１番目のサブフィールドＳＦ１から６番目のサブフィールドＳＦ６までの６個のサブフィールドが示されている。各サブフィールドＳＦには、第２期間としての表示期間Ｐ２（Ｐ２−１〜Ｐ２−６）と、必要に応じて第１期間としての非表示期間（信号書き込み期間）Ｐ１（Ｐ１−１〜Ｐ１−６）とが含まれる。

なお、本明細書では、サブフィールドＳＦ１〜ＳＦ６を区別せず総称してサブフィールドＳＦと称し、非表示期間Ｐ１−１〜Ｐ１−６を区別せず総称して非表示期間Ｐ１と称し、表示期間Ｐ２−１〜Ｐ２−６を区別せず総称して表示期間Ｐ２と称する場合がある。

発光素子２０は、表示期間Ｐ２において発光又は非発光となり、非表示期間（信号書き込み期間）Ｐ１において非発光となる。非表示期間Ｐ１は、記憶回路６０（図８参照）への画像信号の書き込みや表示時間の調整等に使用され、最も短いサブフィールド（例えばＳＦ１）が比較的長い場合などは、非表示期間Ｐ１（Ｐ１−１）を省くこともできる。

６ビットの時分割階調方式では、各サブフィールドＳＦの表示期間Ｐ２（Ｐ２−１〜Ｐ２−６）を、（ＳＦ１のＰ２−１）：（ＳＦ２のＰ２−２）：（ＳＦ３のＰ２−３）：（ＳＦ４のＰ２−４）：（ＳＦ５のＰ２−５）：（ＳＦ６のＰ２−６）＝１：２：４：８：１６：３２と設定する。例えば、フレーム周波数が３０Ｈｚのプログレッシブ方式で画像を表示する場合、１フレーム＝１フィールド（Ｆ）＝３３．３ミリ秒（ｍｓｅｃ）である。

上述の例の場合、各サブフィールドＳＦでの非表示期間Ｐ１（Ｐ１−１〜Ｐ１−６）を１ミリ秒とすると、（ＳＦ１のＰ２−１）＝０．４３４ミリ秒、（ＳＦ２のＰ２−２）＝０．８６８ミリ秒、（ＳＦ３のＰ２−３）＝１．７３５ミリ秒、（ＳＦ４のＰ２−４）＝３．４７１ミリ秒、（ＳＦ５のＰ２−５）＝６．９４２ミリ秒、（ＳＦ６のＰ２−６）＝１３．８８４ミリ秒、と設定される。

ここで、非表示期間Ｐ１の時間をｘ（ｓｅｃ）で表し、最も短い表示期間Ｐ２（上述の例の場合、１番目のサブフィールドＳＦ１における表示期間Ｐ２−１）の時間をｙ（ｓｅｃ）で表し、階調のビット数（＝サブフィールドＳＦの数）をｇで表し、フィールド周波数をｆ（Ｈｚ）で表すと、これらの関係は以下の数式１で示される。

電気光学装置１０のデジタル駆動では、１個のフィールドＦ内の総表示期間Ｐ２に対する発光期間の比に基づいて階調表示を実現する。例えば、階調「０」の黒表示では、６個のサブフィールドＳＦ１〜ＳＦ６の全ての表示期間Ｐ２−１〜Ｐ２−６で発光素子２０を非発光とする。一方、階調「６３」の白表示では、６個のサブフィールドＳＦ１〜ＳＦ６の全ての表示期間Ｐ２−１〜Ｐ２−６で発光素子２０を発光とする。

又、６４階調のうち、例えば階調「７」の中間輝度の表示を得る場合には、１番目のサブフィールドＳＦ１の表示期間Ｐ２−１と、２番目のサブフィールドＳＦ２の表示期間Ｐ２−２と、３番目のサブフィールドＳＦ３の表示期間Ｐ２−３とで発光素子２０を発光させ、その他のサブフィールドＳＦ４〜ＳＦ６の表示期間Ｐ２−４〜Ｐ２−６では発光素子２０を非発光とする。このように１個のフィールドＦを構成するサブフィールドＳＦ毎に、その表示期間Ｐ２に発光素子２０を発光させるか非発光とするかを適宜選択することで中間の階調の表示を行うことができる。

ところで、従来のアナログ駆動の電気光学装置（有機ＥＬ装置）では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流をアナログ制御することにより階調表示が行われていたため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下していた。これに対して、特許文献１に記載のように駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を設けると、補償回路にも電流が流れるため消費電力の増大を招いていた。

また、従来の有機ＥＬ装置では、表示を多階調化するためには、アナログ信号である画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機ＥＬ装置では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

本実施形態に係る電気光学装置１０では、オン／オフの２値で動作するデジタル駆動であるため、発光素子２０は発光又は非発光の２値のいずれかの状態を取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、画素５９（サブ画素５８）で明るさのばらつきや階調のずれが少なく高品位な表示画像が得られる。さらに、デジタル駆動では、アナログ駆動の場合に求められる大きな容量の容量素子を保有する必要がないので、画素５９（サブ画素５８）の微細化が可能となり、高解像度化を容易に進めることができるとともに、大きな容量素子の充放電に伴う電力消費を低減できる。

又、電気光学装置１０のデジタル駆動では、１個のフィールドＦを構成するサブフィールドＳＦの数ｇを増やすことにより、容易に階調数を上げることができる。この場合、上述のように非表示期間Ｐ１を有すると、単純に最も短い表示期間Ｐ２を短くすることで階調数を上げることができる。例えば、フレーム周波数ｆ＝３０Ｈｚのプログレッシブ方式でｇ＝８として２５６階調の表示を行う場合、非表示期間Ｐ１の時間ｘ＝１ミリ秒とすると、数式１により、最も短い表示期間（ＳＦ１のＰ２−１）の時間ｙ＝０．１００ミリ秒とするだけでよい。

後で詳述するが、電気光学装置１０のデジタル駆動では、第１期間としての非表示期間Ｐ１を記憶回路６０に画像信号を書き込む信号書き込み期間（又は画像信号を書き換える信号書き換え期間）とすることができる。そのため、信号書き込み期間を変えることなく（即ち、駆動回路５１のクロック周波数を変えることなく）、６ビットの階調表示から８ビットの階調表示に簡単に変えることができる。

さらに、電気光学装置１０のデジタル駆動では、サブフィールドＳＦ間、又は、フィールドＦ間、で、表示を変えるサブ画素５８の記憶回路６０（図８参照）の画像信号が書き換えられる。一方、表示を変えないサブ画素５８の記憶回路６０の画像信号は書き換えられない（保持される）ので、低消費電力が実現する。即ち、本構成とすると、エネルギー消費を低減しつつ、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれが少なく多階調で高解像度な画像を表示する電気光学装置１０を実現することができる。

（実施例１）
「画素回路の構成」
次に、実施例１に係る画素回路の構成を説明する。まず、図８を参照して、実施例１に係る画素回路の構成を説明する。図８は、実施例１に係る画素回路の構成を説明する図である。

図８に示すように、走査線４２と信号線４３との交差に対応して配置されたサブ画素５８毎に、画素回路４１が設けられている。走査線４２に沿って制御線４４が配置されている。各画素回路４１に対して、走査線４２と信号線４３と制御線４４とが対応する。また、各画素回路４１に対して、低電位線４６から第１電位（Ｖ１）が供給され、高電位線４７から第２電位（Ｖ２）が供給される。上述したように、本実施形態（実施例１）では、一例として、第１電位はＶ１＝ＶＳＳ＝２．０Ｖであり、第２電位はＶ２＝ＶＤＤ＝７．０Ｖである。

実施例１に係る画素回路４１は、発光素子２０と、記憶回路６０と、Ｎ型の第１トランジスター３１と、Ｐ型の第４トランジスター３４とを含む。画素回路４１が記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となり、アナログ駆動の場合と比べて、サブ画素５８間での発光素子２０の発光輝度のばらつきが抑えられるので、画素５９間での表示のばらつきを低減できる。

発光素子２０は、実施例１では有機ＥＬ素子であり、陽極（画素電極）２１と、発光部（発光機能層）２２と、陰極（対向電極）２３とを含む。発光部２２は、陽極２１側から注入された正孔と陰極２３側から注入された電子とにより励起子が形成され、励起子が消滅する際（正孔と電子とが再結合する際）にエネルギーの一部が蛍光や燐光となって放出されることにより発光が得られるように構成されている。

実施例１に係る画素回路４１では、発光素子２０は、記憶回路６０の第２インバーター６２の出力端子２７と第２電位線（高電位線４７）との間に配置されている。発光素子２０の陽極２１は第４トランジスター３４のドレインに電気的に接続され、発光素子２０の陰極２３は第２インバーター６２の出力端子２７（第３トランジスター３３及び第５トランジスター３５のドレイン）に電気的に接続されている。実施例１に係る画素回路４１では、陰極２３が発光素子２０の第１極に相当する。

記憶回路６０は、第１電位線（低電位線４６）と第２電位線（高電位線４７）との間に配置されている。記憶回路６０は、第１インバーター６１と、第２インバーター６２と、Ｐ型の第２トランジスター３２とを含む。記憶回路６０は、これら２つのインバーター６１，６２を環状に接続して構成され、所謂、スタティックメモリーを成して発光素子２０に対するデジタル信号である画像信号を記憶する。

第１インバーター６１の出力端子２６と、第２インバーター６２の入力端子２８とが電気的に接続されている。第２トランジスター３２は、第２インバーター６２の出力端子２７と、第１インバーター６１の入力端子２５との間に配置されている。即ち、第２トランジスター３２のソースドレインの一方が第１インバーター６１の入力端子２５に電気的に接続され、他方が第２インバーター６２の出力端子２７に電気的に接続されている。

なお、本明細書で端子（出力端子又は入力端子）Ａと端子（出力端子又は入力端子）Ｂとが電気的に接続されている状態とは、端子Ａの論理と端子Ｂの論理とが同じになり得る状態を言い、例えば、端子Ａと端子Ｂとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、電気的に接続されている状態と言える。また、「トランジスターや素子がＡとＢとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。

記憶回路６０が記憶する画像信号（デジタル信号）は、Ｈｉｇｈ又はＬｏｗの２値である。実施例１では、第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）の電位がＨｉｇｈの場合、即ち第２インバーター６２の出力端子２７の電位がＬｏｗの場合に発光素子２０は発光し得る状態となる。また、第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）の電位がＬｏｗの場合、即ち第２インバーター６２の出力端子２７の電位がＨｉｇｈの場合に発光素子２０は非発光となる。

実施例１では、記憶回路６０を構成する２つのインバーター６１，６２が第１電位線（低電位線４６）と第２電位線（高電位線４７）との間に配置され、２つのインバーター６１，６２に第１電位（Ｖ１）としてのＶＳＳと第２電位（Ｖ２）としてのＶＤＤとが供給される。したがって、画像信号のＨｉｇｈは第２電位（ＶＤＤ）に相当し、Ｌｏｗは第１電位（ＶＳＳ）に相当する。

第１インバーター６１は、Ｎ型の第６トランジスター３６とＰ型の第７トランジスター３７とを含み、ＣＭＯＳ構成である。第６トランジスター３６と第７トランジスター３７とは、第１電位線（低電位線４６）と第２電位線（高電位線４７）との間に直列に配置されている。第６トランジスター３６のソースは、第１電位線（低電位線４６）に電気的に接続されている。第７トランジスター３７のソースは、第２電位線（高電位線４７）に電気的に接続されている。

なお、Ｎ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の低い方がソースである。又、Ｐ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の高い方がソースである。

第２インバーター６２は、Ｎ型の第３トランジスター３３とＰ型の第５トランジスター３５とを含み、ＣＭＯＳ構成である。第３トランジスター３３と第５トランジスター３５とは、第１電位線（低電位線４６）と第２電位線（高電位線４７）との間に直列に配置されている。第３トランジスター３３のソースは、第１電位線（低電位線４６）に電気的に接続されている。第５トランジスター３５のソースは、第２電位線（高電位線４７）に電気的に接続されている。後述するが、第３トランジスター３３は、発光素子２０の駆動トランジスターを兼ねている。

第１インバーター６１の入力端子２５は、第６トランジスター３６及び第７トランジスター３７のゲートであり、第２トランジスター３２のソースドレインの一方に電気的に接続されている。第１インバーター６１の出力端子２６は、第６トランジスター３６及び第７トランジスター３７のドレインであり、第２インバーター６２の入力端子２８に電気的に接続されている。

第２インバーター６２の入力端子２８は、第３トランジスター３３及び第５トランジスター３５のゲートであり、第１インバーター６１の出力端子２６に電気的に接続されている。第２インバーター６２の出力端子２７は、第３トランジスター３３及び第５トランジスター３５のドレインであり、第２トランジスター３２のソースドレインの他方に電気的に接続されている。また、第２インバーター６２の出力端子２７（第３トランジスター３３及び第５トランジスター３５のドレイン）は、発光素子２０の陰極（第１極）２３に電気的に接続されている。

第２トランジスター３２のゲートは、走査線４２に電気的に接続されている。第２トランジスター３２がオン状態になると、第１インバーター６１の入力端子２５（即ち、第６トランジスター３６及び第７トランジスター３７のゲート）と、第２インバーター６２の出力端子２７（即ち、第３トランジスター３３及び第５トランジスター３５のドレイン）とが電気的に接続される。

なお、実施例１では、第１インバーター６１と第２インバーター６２とが共にＣＭＯＳ構成であることとしたが、これらのインバーター６１，６２がトランジスターと抵抗素子とから構成されていてもよい。より詳細には、第１インバーター６１と第２インバーター６２とのそれぞれで、駆動トランジスターを兼用していないトランジスターの一つを抵抗素子で置き換えてもよい。例えば、第１インバーター６１において第６トランジスター３６及び第７トランジスター３７の一方を抵抗素子で置き換えてもよいし、第２インバーター６２において第５トランジスター３５を抵抗素子で置き換えてもよい。

第１トランジスター３１は、画素回路４１に対する選択トランジスターである。第１トランジスター３１は、記憶回路６０の第１インバーター６１の入力端子２５と信号線４３との間に配置されている。即ち、第１トランジスター３１のソースドレインの一方は信号線４３に電気的に接続され、他方は第１インバーター６１の入力端子２５（即ち、第６トランジスター３６及び第７トランジスター３７のゲート）に電気的に接続されている。第１トランジスター３１のゲートは、走査線４２に電気的に接続されている。

第１トランジスター３１は第１導電型としてのＮ型であり、第２トランジスター３２は第１導電型とは異なる第２導電型としてのＰ型である。第１トランジスター３１のゲートと第２トランジスター３２のゲートとは、走査線４２に電気的に接続されている。第１トランジスター３１と第２トランジスター３２とは、走査線４２に供給される走査信号（選択信号又は非選択信号）に応じて、互いに相補的な動作をする。

実施例１では、選択トランジスターである第１トランジスター３１がＮ型であるので、選択状態における走査信号（選択信号）はＨｉｇｈ（高電位）であり、非選択状態における走査信号（非選択信号）はＬｏｗ（低電位）である。走査線４２に選択信号が供給されると、第１トランジスター３１はオン状態となり、第２トランジスター３２はオフ状態となる。走査線４２に非選択信号が供給されると、第１トランジスター３１はオフ状態となり、第２トランジスター３２はオン状態となる。

走査線４２に選択信号が供給されて第１トランジスター３１がオン状態になると、信号線４３と第１インバーター６１の入力端子２５とが導通状態となり、信号線４３から第１トランジスター３１を介して画像信号が書き込まれる。画像信号が書き込まれて、第１インバーター６１の入力端子２５の電位がＬｏｗになると、第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）の電位がＨｉｇｈになるので、第２インバーター６２の出力端子２７の電位はＬｏｗになる。このとき、第２トランジスター３２はオフ状態であるので、第１インバーター６１の入力端子２５と第２インバーター６２の出力端子２７との電気的な接続は遮断されている。

走査線４２に非選択信号が供給されて第２トランジスター３２がオン状態になると、第１インバーター６１の入力端子２５と第２インバーター６２の出力端子２７とが導通状態になり得る。第２インバーター６２の出力端子２７の電位がＬｏｗであると、第１インバーター６１の入力端子２５はＬｏｗ又はＬｏｗに近い値になるので、第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）の電位がＨｉｇｈになり、第２インバーター６２の出力端子２７の電位はＬｏｗとなって安定する。このとき、第１トランジスター３１はオフ状態であるので、第１インバーター６１の入力端子２５と信号線４３との電気的な接続は遮断されており、記憶回路６０への画像信号の書き込みは行われない。したがって、記憶回路６０に記憶された画像信号は、次に書き換えが行われるまで安定した状態で保持される。

なお、後述するように、本実施形態では、非選択信号の電位が第１電位や第２電位よりも低いので、走査線４２に非選択信号が供給されている期間、第２インバーター６２の出力端子２７の電位がＬｏｗであっても、第２トランジスター３２はオン状態となり、第１インバーター６１の入力端子２５はＬｏｗとなる。このように、記憶回路６０が維持する画像信号がＨｉｇｈであろうとＬｏｗであろうと、第２トランジスター３２がオン状態となるように、駆動条件（第１電位や第２電位、走査信号の非選択信号の電位）等を定めることが好ましい。このようにすることで、記憶回路６０に記憶された信号を確実に維持することができる。

第４トランジスター３４は、第２インバーター６２の出力端子２７と第２電位線（高電位線４７）との間に、発光素子２０と直列に配置されている。第４トランジスター３４は、発光素子２０の発光を制御する制御トランジスターである。第４トランジスター３４は、制御線４４に供給される制御信号（活性信号又は非活性信号）に応じて、オン状態とオフ状態とを切り換える。第４トランジスター３４がオン状態となった際に、発光素子２０は発光し得る。

第４トランジスター３４のゲートは、制御線４４に電気的に接続されている。第４トランジスター３４のソースは、第２電位線（高電位線４７）に電気的に接続されている。第４トランジスター３４のドレインは、発光素子２０の陽極２１に電気的に接続されている。即ち、Ｐ型の第４トランジスター３４は、発光素子２０に対して高電位側に配置されている。

実施例１では、第４トランジスター３４がＰ型であるので、活性状態における制御信号（活性信号）はＬｏｗ（低電位）であり、非活性状態における制御信号（非活性信号）はＨｉｇｈ（高電位）である。制御線４４に活性信号が供給されると、第４トランジスター３４はオン状態となる。このとき、発光素子２０は発光し得る。制御線４４に非活性信号が供給されると、第４トランジスター３４はオフ状態となる。このとき、発光素子２０は非発光となる。

第４トランジスター３４と第１電位線（低電位線４６）との間には、発光素子２０と第２インバーター６２の第３トランジスター３３とが直列に配置されている。Ｎ型の第３トランジスター３３は、発光素子２０に対して低電位側に配置されている。上述したように、第３トランジスター３３は発光素子２０に対する駆動トランジスターを兼ねる。即ち、第３トランジスター３３がオン状態となった際に、発光素子２０は発光し得る。

制御線４４に制御信号として活性信号が供給されると、第４トランジスター３４がオン状態となる。この状態において、第２インバーター６２の入力端子２８の電位がＨｉｇｈとなって第３トランジスター３３がオン状態になると、第２電位線（高電位線４７）から第４トランジスター３４と発光素子２０と第３トランジスター３３とを介して第１電位線（低電位線４６）に至る経路が導通状態になる。これにより、発光素子２０に電流が流れて、発光素子２０が発光する。

発光素子２０に対して、Ｐ型の第４トランジスター３４が高電位側に配置され、Ｎ型の第３トランジスター３３が低電位側に配置されるので、発光素子２０が発光する際に、第３トランジスター３３と第４トランジスター３４とを、ほぼ線形に動作させる（以下では、単に線形動作させるという）ことが可能となる。これにより、第３トランジスター３３や第４トランジスター３４の閾値電圧のばらつきが表示特性（発光素子２０の発光輝度）に影響しないようにすることができる。

実施例１に係る画素回路４１において、第１トランジスター３１及び第２トランジスター３２と第４トランジスター３４とを制御して、記憶回路６０に対する画像信号の書き込み（又は書き換え）と発光素子２０の発光及び非発光とを行う方法を以下に説明する。

実施例１では、各画素回路４１に対して、走査線４２と制御線４４とが互いに独立しているので、第１トランジスター３１及び第２トランジスター３２と、第４トランジスター３４と、は互いに独立した状態で動作する。そして、第１トランジスター３１と第２トランジスター３２とが、同じ走査信号に対して互いに相補的な動作をする。その結果、第１トランジスター３１をオン状態とし第２トランジスター３２をオフ状態とする際に、必ず第４トランジスター３４をオフ状態としていることができる。

即ち、記憶回路６０に画像信号を書き込む（又は書き換える）際は、第４トランジスター３４をオフ状態とする。選択信号により第１トランジスター３１がオン状態になると、記憶回路６０（第１インバーター６１及び第２インバーター６２）に画像信号が供給される。画像信号は、信号線４３から第１インバーター６１へ、そして第１インバーター６１から第２インバーター６２へと書き込まれる。第１トランジスター３１がオン状態であるときには、第２トランジスター３２がオフ状態であるため、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間の電気的な接続が遮断される。

ここで、仮に第２トランジスター３２が存在せず、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが常に電気的に接続されている場合を想定する。第１インバーター６１の入力端子２５をＬｏｗ（ＶＳＳ）からＨｉｇｈ（ＶＤＤ）に書き換える際には、Ｈｉｇｈの信号が供給される前は、第１インバーター６１の入力端子２５の電位がＬｏｗ、即ち第２インバーター６２の入力端子２８の電位がＨｉｇｈで、第３トランジスター３３はオン状態となっている。

そのため、第１トランジスター３１がオン状態となり、信号線４３からＨｉｇｈ（ＶＤＤ）の信号が供給されると、信号線４３（ＶＤＤ）から第１トランジスター３１と第３トランジスター３３とを経て低電位線４６（ＶＳＳ）に至る経路が導通状態になるので、入力端子２５の電位のＬｏｗからＨｉｇｈへの書き換えに時間がかかったり、書き換えができなかったりする不具合が生じることとなる。

また、第２トランジスター３２が存在しない場合、第１インバーター６１の入力端子２５をＨｉｇｈ（ＶＤＤ）からＬｏｗ（ＶＳＳ）に書き換える際には、Ｌｏｗの信号が供給される前は第２インバーター６２の入力端子２８の電位がＬｏｗで第５トランジスター３５がオン状態となっている。そのため、第１トランジスター３１がオン状態となり、信号線４３からＬｏｗ（ＶＳＳ）の信号が供給されると、高電位線４７（ＶＤＤ）から第５トランジスター３５と第１トランジスター３１とを経て信号線４３（ＶＳＳ）に至る経路が導通状態になるので、入力端子２５の電位のＨｉｇｈからＬｏｗへの書き換えに時間がかかったり、書き換えができなかったりする不具合が生じることとなる。

実施例１では、第１トランジスター３１をオン状態として記憶回路６０に画像信号を書き込む（又は書き換える）際には、第１インバーター６１の入力端子２５と第２インバーター６２の出力端子２７との間に配置された第２トランジスター３２がオフ状態となり、入力端子２５と出力端子２７との電気的な接続が遮断されるので、上記のような不具合を抑止できる。また、第１トランジスター３１がオン状態であるときには、第４トランジスター３４はオフ状態であるため、記憶回路６０に画像信号を書き込んでいる間は、発光素子２０は発光しない。要するに、第２電位線（高電位線４７）から発光素子２０と第１トランジスター３１とを介して第１電位線（低電位線４６）に至る経路が第４トランジスター３４によって遮断されている。これにより、記憶回路６０への画像信号の書き込み（又は書き換え）を高速かつ確実に行うことができる。

なお、記憶回路６０に画像信号を書き込む（又は書き換える）際は、信号線４３から第１インバーター６１へ画像信号を書き込み、その画像信号の反転信号（相補信号）を第１インバーター６１から第２インバーター６２へ書き込む。そのため、信号線４３から第１インバーター６１へ画像信号を書き込むのと並行して、信号線４３に供給される信号の相補的な画像信号（相補信号）を相補信号線から第２インバーター６２へ書き込む場合と比べて、相補信号を供給する相補信号線や第１トランジスター３１に対する相補トランジスターを必要としない。そのため、相補信号線や相補トランジスターを有する構成と比べて、画素５９を微細化して高解像度化することが容易となり、かつ、配線数を増やす必要がないので製造歩留まりを向上できる。

非選択信号により第１トランジスター３１がオン状態からオフ状態になると、第２トランジスター３２がオン状態となる。これにより、記憶回路６０に書き込まれた画像信号が、第１インバーター６１と第２インバーター６２との間で保持される。第１トランジスター３１はオフ状態であるため、記憶回路６０に記憶された画像信号を、誤って書き換えられてしまうことなく安定した状態で保持できる。第４トランジスター３４は、活性信号が供給されるまではオフ状態のままであり、発光素子２０は発光しない。

然る後に、発光素子２０を発光させる際は、第１トランジスター３１をオフ状態（第２トランジスター３２をオン状態）としたまま、活性信号により第４トランジスター３４をオン状態にする。この際に、記憶回路６０に記憶された画像信号により、第３トランジスター３３がオン状態であると、第２電位線（高電位線４７）から第４トランジスター３４と発光素子２０と第３トランジスター３３とを介して第１電位線（低電位線４６）に至る経路に電流が流れて発光素子２０が発光する。

第４トランジスター３４がオン状態であるときには、第１トランジスター３１がオフ状態であり第２トランジスター３２がオン状態であるため、発光素子２０を発光させている間も、記憶回路６０に記憶された画像信号が保持され書き換えられることはない。これにより、誤表示の無い高品位な画像表示を実現することができる。これらの結果、発光素子２０の発光と非発光との割合を制御して時分割による階調を正確に表現することができるので、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置１０を低コストで実現することができる。

「各信号の電位」
次に、実施例１に係る画素回路４１における各信号の電位について説明する。実施例１では、駆動回路５１や記憶回路６０は、第１電位（一例として、Ｖ１＝ＶＳＳ＝２．０Ｖ）と第２電位（一例として、Ｖ２＝ＶＤＤ＝７．０Ｖ）とが供給される電源で動作する。信号線４３から記憶回路６０に供給される画像信号は、第１電位（Ｖ１）と第２電位（Ｖ２）とのいずれかの電位である。本実施例では、Ｈｉｇｈに相当する電位が第２電位（Ｖ２）であり、Ｌｏｗに相当する電位が第１電位（Ｖ１）である。

走査信号（選択信号、非選択信号）としては、第１トランジスター３１がＮ型であり第２トランジスター３２がＰ型であるので、第１トランジスター３１をオン状態とし第２トランジスター３２をオフ状態とする選択信号は高電位である。また、第１トランジスター３１をオフ状態とし第２トランジスター３２をオン状態とする非選択信号は低電位である。選択信号の電位を第４電位（Ｖ４）とし、非選択信号の電位を第３電位（Ｖ３）とする。

選択信号の第４電位（Ｖ４）は、画像信号のＨｉｇｈが第２電位（Ｖ２）であるので、この第２電位（Ｖ２）以上で設定される。電源数を増やさないとの観点より、選択信号の第４電位（Ｖ４）は、第２電位（Ｖ２）であること（即ち、Ｖ４＝Ｖ２＝７．０Ｖ）が好ましい。これにより、電源数を増やさず、且つ、選択信号で確実に、第１トランジスター３１をオン状態とし、第２トランジスター３２をオフ状態とすることができる。

又、非選択信号の第３電位（Ｖ３）は、画像信号のＬｏｗが第１電位（Ｖ１）であるので、この第１電位（Ｖ１）以下で設定される。更に、第２トランジスター３２の閾値電圧をＶ_th2（一例として、Ｖ_th2＝−０．３６Ｖ）とすると、非選択信号である第３電位（Ｖ３）を、第１電位（Ｖ１）と第２トランジスター３２の閾値電圧Ｖ_th2との和よりも小さく設定する（Ｖ３＜Ｖ１＋Ｖ_th2）ことが好ましい。本実施例では、一例として、第３電位（Ｖ３）をゼロボルト（Ｖ３＝０Ｖ）とする。第２トランジスター３２がＰ型であるので、Ｖ３＜Ｖ１＋Ｖ_th2であれば、たとえ出力端子２７の電位がＬｏｗ（第１電位）であっても、第２トランジスター３２のゲートソース電圧の絶対値が第２トランジスター３２の閾値電圧Ｖ_th2の絶対値よりも大きくなるので（第２トランジスター３２のゲートソース電圧（Ｖ３−Ｖ１）が第２トランジスター３２の閾値電圧Ｖ_th2よりも小さくなるので）、第２トランジスター３２はオン状態となる。

要するに、本実施例のように、第３電位（Ｖ３）が第１電位（Ｖ１＝２Ｖ）と第２トランジスター３２の閾値電圧（Ｖ_th2＝−０．３６Ｖ）との和（Ｖ１＋Ｖ_th2＝１．６４Ｖ）よりも低い値（Ｖ３＝０Ｖ）であれば、第２トランジスター３２のゲートソース電圧の絶対値が第２トランジスター３２の閾値電圧Ｖ_th2の絶対値よりも十分大きくなるので、非選択信号で確実に第２トランジスター３２をオン状態とし、第１トランジスター３１をオフ状態とすることができる。

第２トランジスター３２と第４トランジスター３４とは同一導電型であることが好ましい。即ち、第１トランジスター３１が第１導電型で、第２トランジスター３２が第２導電型の際に、第４トランジスター３４は第２導電型であることが好ましい。本実施例の場合、第２トランジスター３２がＰ型であるので、第４トランジスター３４もＰ型であることが好ましい。次にこの点を説明する。

制御信号（活性信号、非活性信号）としては、第４トランジスター３４がＰ型であるので、第４トランジスター３４をオン状態とする活性信号は低電位であり、第４トランジスター３４をオフ状態とする非活性信号は高電位である。活性信号の電位を第５電位（Ｖ５）とし、非活性信号の電位を第６電位（Ｖ６）とする。

活性信号の第５電位（Ｖ５）は、第４トランジスター３４のソース電位となる第２電位（Ｖ２）よりもできるだけ低く設定され、第３電位（Ｖ３）であること（即ち、Ｖ５＝Ｖ３＝０Ｖ）が好ましい。活性信号の電位がＶ５＝０Ｖであれば、第４トランジスター３４のゲートソース電圧の絶対値を第４トランジスター３４の閾値電圧をＶ_th4（一例として、Ｖ_th4＝−０．３６Ｖ）の絶対値よりも十分大きくできるので、活性信号で第４トランジスター３４を確実にオン状態とするとともに、オン状態におけるオン抵抗を小さくすることができる。このように、第２トランジスター３２と第４トランジスター３４とが同一導電型であると、第２トランジスター３２のオン抵抗を低減する為に導入した第３電位（Ｖ３）を活性信号の第５電位（Ｖ５）に利用して、第４トランジスター３４のオン抵抗を低減することができる。

又、非活性信号の第６電位（Ｖ６）は、第２電位（Ｖ２）以上で設定され、第２電位（Ｖ２）であること（即ち、Ｖ６＝Ｖ２＝７．０Ｖ）が好ましい。これにより、第４トランジスター３４のゲートソース電圧が０Ｖとなるので、非活性信号で確実に第４トランジスター３４をオフ状態にすることができる。

したがって、記憶回路６０を動作させる第１電位（一例として、Ｖ１＝２．０Ｖ）と第２電位（一例として、Ｖ２＝７．０Ｖ）とに加えて、第３電位（一例として、Ｖ３＝０Ｖ）を導入することで、駆動回路５１や記憶回路６０を高速で動作させるとともに、第２トランジスター３２と第４トランジスター３４とを確実にオン状態とし、オン状態において第４トランジスター３４を線形動作させることができる。

「トランジスターの特性」
続いて、実施例１に係る画素回路４１が備えるトランジスターの特性について説明する。実施例１に係る画素回路４１では、発光素子２０と直列に配置された第４トランジスター３４のオン抵抗が、発光素子２０のオン抵抗と比べて十分に低いことが好ましい。十分に低いとは、第４トランジスター３４が線形動作する駆動条件であり、具体的には、第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗の１／１００以下、好ましくは、１／１０００以下であることをいう。このようにすることで、発光素子２０が発光する際に第４トランジスター３４を線形動作させることができる。

また、後に詳述するように、第３トランジスター３３のオン抵抗は、第４トランジスター３４のオン抵抗以下であることが好ましい。第３トランジスター３３のオン抵抗が第４トランジスター３４のオン抵抗以下であると、第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗に比べて十分に低いので、第３トランジスター３３のオン抵抗も発光素子２０のオン抵抗に比べて十分に低くなる。

このように、第４トランジスター３４のオン抵抗と第３トランジスター３３のオン抵抗とが発光素子２０のオン抵抗に比べて十分に低いと、発光素子２０に電流が流れて発光する際に、第４トランジスター３４と第３トランジスター３３とを共に線形動作させることができる。これにより、第２電位線（高電位線４７）から第１電位線（低電位線４６）に至る経路において、直列に配置された第４トランジスター３４と発光素子２０と第３トランジスター３３とで生ずる電位降下（要するに、電源電圧である第１電位と第２電位との電位差）の大半が発光素子２０にかかることになる。

この結果、発光素子２０が発光する際に第４トランジスター３４や第３トランジスター３３の閾値電圧のばらつきの影響を受け難くなる。即ち、このような構成とすると、第４トランジスター３４や第３トランジスター３３の閾値電圧のばらつきの影響を小さくすることができるので、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれが抑えられ均一性に優れた画像表示を実現することができる。

例えば、第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗の１／１００であれば、第３トランジスター３３のオン抵抗も発光素子２０のオン抵抗の１／１００以下となる。この場合、電源電圧の９８％以上（実質的には９９％程度以上）が発光素子２０にかかるため、第４トランジスター３４と第３トランジスター３３とによる電位降下は２％未満（実質的には１％程度以下）となるので、両トランジスター３３，３４の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響は非常に小さくなる。これにより、共に選択状態となったサブ画素５８を含む画素５９間での明るさのばらつきや階調のずれが少ない画像表示を実現することができる。

さらに、第３トランジスター３３のオン抵抗は、第４トランジスター３４のオン抵抗の半分以下であることがより好ましい。この場合、第３トランジスター３３のオン抵抗は発光素子２０のオン抵抗の１／２００以下となる。

また、第４トランジスター３４のオン抵抗が発光素子２０のオン抵抗の１／１０００以下であれば、第３トランジスター３３のオン抵抗も発光素子２０のオン抵抗の１／１０００以下となる。第３トランジスター３３のオン抵抗が第４トランジスター３４のオン抵抗の半分以下であれば、第３トランジスター３３のオン抵抗は発光素子２０のオン抵抗の１／２０００以下となる。この結果、これら両トランジスター３３，３４の直列抵抗は発光素子２０のオン抵抗の１／１０００程度以下となる。

この場合、電源電圧の９９．９％程度以上が発光素子２０にかかるため、両トランジスター３３，３４による電位降下は０．１％程度以下となるので、両トランジスター３３，３４の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響をほとんど無視できることになる。これにより、より一層画素５９間での明るさのばらつきや階調のずれが少なく高品位な画像表示を実現することができる。

トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲートソース電圧、ゲート絶縁膜厚等に依存する。実施例１では、上述した条件を満たすように、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲートソース電圧、ゲート絶縁膜厚等を定めることとする。以下にこの点を説明する。

実施例１では、発光素子２０に有機ＥＬ素子を用いており、第３トランジスター３３、第４トランジスター３４等のトランジスターは、単結晶シリコン基板からなる素子基板１１に形成されている。発光素子２０の電圧電流特性は概ね以下の数式２で表される。

数式２において、Ｉ_ELは発光素子２０を通る電流であり、Ｖ_ELは発光素子２０にかかる電圧であり、Ｌ_ELは発光素子２０の長さであり、Ｗ_ELは発光素子２０の幅であり、Ｊ₀は発光素子２０の電流密度係数であり、Ｖ_tmは発光素子２０が有する温度依存のある係数電圧（一定温度では一定の電圧）であり、Ｖ₀は発光素子２０の発光に対する閾値電圧である。

なお、電源電圧をＶ_Pにて表し、第４トランジスター３４と第３トランジスター３３とで生じる電位降下をＶ_dsで表した時に、Ｖ_EL＋Ｖ_ds＝Ｖ_Pである。又、実施例１では、Ｌ_EL＝１１マイクロメーター（μｍ）、Ｗ_EL＝３マイクロメーター（μｍ）、Ｊ₀＝１．４４９ミリアンペア・パー・スクエアセンチメーター（ｍＡ／ｃｍ²）、Ｖ₀＝２．０ボルト（Ｖ）、Ｖ_tm＝０．５４１ボルト（Ｖ）であった。

電源電圧Ｖ_PをＶ_P＝Ｖ２−Ｖ１とし、第４トランジスター３４と第３トランジスター３３とを線形動作させた場合、発光素子２０の電圧電流特性は、Ｖ_dsを用いて、Ｖ_ds＝０Ｖ近傍で、以下の数式３に近似される。

実施例１の場合、数式３によって定義される係数ｋは、ｋ＝２．２７×１０^-7（Ω^-1）である。Ｉ₀は、電源電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であり、Ｉ₀＝１．２２２×１０^-7（Ａ）である。

一方、第４トランジスター３４や第３トランジスター３３など第ｉトランジスター（ｉは３又は４）のドレイン電流Ｉ_dsiは、以下の数式４で表される。

数式４では、Ｗ_iは第ｉトランジスターのゲート幅、Ｌ_iは第ｉトランジスターのゲート長、ε₀は真空の誘電率、ε_oxはゲート絶縁膜の誘電率、ｔ_oxiは第ｉトランジスターのゲート絶縁膜の厚み、μ_iは第ｉトランジスターの移動度、Ｖ_gsiは第ｉトランジスターのゲート電圧、Ｖ_dsiは、第ｉトランジスターのドレイン電圧（第ｉトランジスターによる電位降下）で、Ｖ_thiは第ｉトランジスターの閾値電圧である。

実施例１では、Ｗ₄＝０．７５マイクロメーター（μｍ）、Ｗ₃＝１．０マイクロメーター（μｍ）、Ｌ₄＝０．７５マイクロメーター（μｍ）、Ｌ₃＝０．５マイクロメーター（μｍ）、ｔ_ox4＝ｔ_ox3＝２０ナノメーター（ｎｍ）、μ₄＝１５０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ²／Ｖｓ）、μ₃＝２４０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ²／Ｖｓ）、Ｖ_th4＝−０．３６Ｖ、Ｖ_th3＝０．３６Ｖ、Ｖ_gs4＝Ｖ３−Ｖ２＝０Ｖ−７．０Ｖ＝−７．０Ｖ、Ｖ_gs3＝Ｖ２−Ｖ１＝７．０Ｖ−２．０Ｖ＝５．０Ｖ、である。

このように、第３トランジスター３３のゲート長Ｌ₃を第４トランジスター３４のゲート長Ｌ₄よりも短くすると、第３トランジスター３３のオン抵抗を第４トランジスター３４のオン抵抗以下としやすいので、好ましい。又、第３トランジスター３３をＮ型とし、第４トランジスター３４をＰ型とすると、第３トランジスター３３のオン抵抗を第４トランジスター３４のオン抵抗以下としやすいので、好ましい。

このような条件下において、発光素子２０が発光する電圧は、数式２と数式４とで、Ｉ_EL＝Ｉ_dsiとなる電圧である。実施例１では、Ｖ_P＝Ｖ２−Ｖ１＝５．０Ｖ、Ｖ_ds4＝−０．０００７Ｖ、Ｖ_ds3＝０．０００３Ｖ、Ｖ_EL＝４．９９９０Ｖ、Ｉ_EL＝Ｉ_ds4＝Ｉ_ds3＝１．２１９×１０^-7Ａであった。又、この際、第４トランジスター３４のオン抵抗は５．８１８×１０³Ωであり、第３トランジスター３３のオン抵抗は２．６０２×１０³Ωであり、発光素子２０のオン抵抗は４．１００×１０⁷Ωであった。

従って、第３トランジスター３３のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／１６０００程度であり、第４トランジスター３４のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／７０００程度であり、電源電圧の大半が発光素子２０に係るようにすることができた。この条件下では、トランジスターの閾値電圧がたとえ８０％以上ばらついたとしても（上記の例の場合、Ｖ_th3やＶ_th4が０．２７Ｖから０．８６Ｖまでの間でばらついたとしても）、Ｖ_EL＝４．９９９Ｖ、Ｉ_EL＝Ｉ_ds1＝Ｉ_ds3＝１．２２×１０^-7Ａは不変である。

通常は、トランジスターの閾値電圧がこのように大きくばらつくことはない。従って、第４トランジスター３４のオン抵抗を発光素子２０のオン抵抗の１／１０００程度以下とすることで、第３トランジスター３３の閾値電圧のばらつきと第４トランジスター３４の閾値電圧のばらつきとが実質的に発光素子２０の発光量に影響を及ぼさないことになる。

近似的には、数式３と数式４とを連立させてＩ_EL＝Ｉ_dsiとする事で、電流Ｉ_EL＝Ｉ_dsiに対する第３トランジスター３３の閾値電圧のばらつきと第４トランジスター３４の閾値電圧のばらつきとの影響を、以下の数式５のように表現できる。

Ｉ₀は電源電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であるから、数式５から判るように、発光素子２０を電源電圧近傍で発光させるには、Ｖ_gsiやＺ_iを大きくすればよい。換言すると、Ｚ_iを大きくする程、発光強度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。

実施例１の場合、ｋ／Ｚ₃＝２．７４×１０^-3Ｖ、ｋ／Ｚ₄＝８．７６×１０^-3Ｖと小さいので、数式５の左辺第２項が、第３トランジスター３３に対しては、ｋ／（Ｚ₃（Ｖ_gs3−Ｖ_th3））＝０．０００５、第４トランジスター３４に対しては、ｋ／（Ｚ₄（Ｖ_gs4−Ｖ_th4））＝０．００１と、０．０１（１％）程度未満となる。これにより、発光素子２０が発光する際の電流（発光輝度）はトランジスターの閾値電圧に殆ど影響を受けなくなった。

要するに、ｋ／（Ｚ_i（Ｖ_gsi−Ｖ_thi））の値を０．０１（１％）程度未満とすることで、発光素子２０の発光輝度に対するトランジスターの閾値電圧のばらつきを排除することができる。尚、ｋとＺ_iとの定義は数式３と数式４とに依る。又、Ｖ_gsiは大きい方が好ましいので、実施例１では、活性状態における制御信号（活性信号）には、第２電位（Ｖ２）よりも低い第５電位（Ｖ５＝０Ｖ）としている。

実施例１では、第３トランジスター３３のオン抵抗は第４トランジスター３４のオン抵抗以下である。上述したように、第３トランジスター３３のオン抵抗は第４トランジスター３４のオン抵抗の半分以下であることが好ましい。したがって、第３トランジスター３３のオン抵抗が第４トランジスター３４のオン抵抗の半分以下となるように、第３トランジスター３３や第４トランジスター３４の極性やサイズ（ゲート長やゲート幅）、駆動条件（制御信号の電位）等を定める。

第３トランジスター３３のオン抵抗を第４トランジスター３４のオン抵抗以下とすれば、第３トランジスター３３の電流駆動能力が第４トランジスター３４の電流駆動能力よりも高くなる。そして、第３トランジスター３３のオン抵抗を第４トランジスター３４のオン抵抗の半分以下とすれば、第３トランジスター３３の電流駆動能力は第４トランジスター３４の電流駆動能力の倍以上に高くできる。この結果、発光素子２０が発光する際に、記憶回路６０に記憶された画像信号が書き換わるおそれを低減することができる。この点について、以下に説明する。

記憶回路６０（第２インバーター６２）の出力端子２７の電位がＬｏｗの状態で、第４トランジスター３４がオフ状態からオン状態に切り替わり、発光素子２０が発光を開始した状態を想定する。この際に、もしも第３トランジスター３３のオン抵抗が第４トランジスター３４のオン抵抗よりも大きく、しかも発光素子２０のオン抵抗が比較的小さい場合には、出力端子２７の電位（第３トランジスター３３のドレイン電位）が上がり、第２インバーター６２の論理反転電位を超えてしまうおそれがある。

これに対して、実施例１では、第３トランジスター３３のオン抵抗は第４トランジスター３４のオン抵抗以下であるから、たとえ発光素子２０のオン抵抗がゼロであると仮定しても、出力端子２７の電位は電源電位の半分（通常インバーターの論理反転電位は電源電位の半分にほぼ等しい）迄しか上昇しない（実際には、発光素子２０が存在するので電源電位の半分に達することは略避けられる）。更に、第３トランジスター３３のオン抵抗が第４トランジスター３４のオン抵抗の半分以下であれば、たとえ発光素子２０のオン抵抗がゼロであると仮定しても、出力端子２７の電位は電源電位の半分迄上昇することはない。こうした結果、発光素子２０の発光により、出力端子２７の電位が第１インバーター６１の論理反転電位を超えること（発光によって記憶情報が書き換かわること）を抑制することができる。したがって、実施例１のように第３トランジスター３３のオン抵抗を第４トランジスター３４のオン抵抗以下とすることで、発光素子２０が発光する際に記憶回路６０に記憶された画像信号が書き換わるおそれをほぼ排除することができる。

なお、第１トランジスター３１のゲート長Ｌ₁は、記憶回路６０のトランジスター（例えば第３トランジスター３３）のゲート長と同程度とすることが好ましい。これは、第１トランジスター３１のソースドレイン電圧の最大値が、画像信号の振幅（Ｖ２−Ｖ１）であり、記憶回路６０のトランジスターのソースドレイン電圧と同じだからである。又、第１トランジスター３１のゲート幅Ｗ₁は、記憶回路６０のトランジスター（例えば第３トランジスター３３）のゲート幅よりも広くすることが好ましい。これは、画像信号が高速で第１トランジスター３１を通過するようにさせる為である。実施例１では、Ｗ₁＝１．２５マイクロメーター（μｍ）、Ｌ₁＝０．５マイクロメーター（μｍ）である。

また、第２トランジスター３２のゲート長Ｌ₂は、記憶回路６０のトランジスター（例えば第３トランジスター３３）のゲート長と同程度とすることが好ましい。これは、第２トランジスター３２のソースドレイン電圧の最大値が、画像信号の振幅（Ｖ２−Ｖ１）程度だからである。又、第２トランジスター３２のゲート幅Ｗ₂は、記憶回路６０のトランジスター（例えば第３トランジスター３３）のゲート幅よりも狭くすることが好ましい。これは、第２トランジスター３２入力端子２５と出力端子２７との電位を等しくする役割で、多量の電流を通わす必要が無い為である。実施例１では、Ｗ₂＝０．５マイクロメーター（μｍ）、Ｌ₂＝０．５マイクロメーター（μｍ）である。

「画素回路の駆動方法」
次に、図９を参照して、本実施形態に係る電気光学装置１０における画素回路の駆動方法を説明する。図９は、本実施形態に係る画素回路の駆動方法を説明する図である。図９において、横軸は時間軸であり、第１期間（非表示期間）と第２期間（表示期間）とを有する。第１期間は、図７に示すＰ１（Ｐ１−１〜Ｐ１−６）に相当する。第２期間は、図７に示すＰ２（Ｐ２−１〜Ｐ２−６）に相当する。

図９の縦軸において、Ｓｃａｎ １〜Ｓｃａｎ Ｍは、Ｍ本の走査線４２（図５参照）のうち１行目からＭ行目までの各走査線４２に供給される走査信号を示している。走査信号は、選択状態における走査信号（選択信号）と、非選択状態における走査信号（非選択信号）とを有する。また、Ｅｎｂは、制御線４４（図５参照）に供給される制御信号を示している。制御信号は、活性状態における制御信号（活性信号）と、非活性状態における制御信号（非活性信号）とを含む。

図７を参照して説明したように、一枚の画像を表示する１フィールド（Ｆ）が複数のサブフィールド（ＳＦ）に分割され、各サブフィールド（ＳＦ）には、第１期間（非表示期間）と、第１期間が終了した後に始まる第２期間（表示期間）とが含まれる。第１期間（非表示期間）は信号書き込み期間であり、この期間に表示領域Ｅに位置する各画素回路４１（図５参照）において記憶回路６０（図８参照）に画像信号が書き込まれる。第２期間（表示期間）は、表示領域Ｅに位置する各画素回路４１において発光素子２０（図８参照）が発光し得る期間である。

図９に示すように、本実施形態に係る電気光学装置１０では、第１期間（非表示期間）において、全ての制御線４４に制御信号として非活性信号が供給される。制御線４４に非活性信号が供給されると、第４トランジスター３４（図８参照）がオフ状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光しない状態となる。

そして、第１期間には、各サブフィールド（ＳＦ）で走査線４２のいずれかに走査信号として選択信号が供給される。走査線４２に選択信号が供給されると、選択された画素回路４１において、第１トランジスター３１（図８参照）がオン状態となり、第２トランジスター３２（図８参照）がオフ状態となる。これにより、選択された画素回路４１において、信号線４３（図８参照）から記憶回路６０に画像信号が書き込まれる。

記憶回路６０に画像信号が書き込まれた後、走査線４２に非選択信号が供給されると、選択から非選択となった画素回路４１において、第１トランジスター３１がオフ状態となり、第２トランジスター３２がオン状態となる。これにより、記憶回路６０に書き込まれた画像信号が保持される。

第２期間（表示期間）においては、全ての制御線４４に制御信号として活性信号が供給される。制御線４４に活性信号が供給されると、第４トランジスター３４がオン状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光し得る状態となる。第２期間には、全ての走査線４２に第１トランジスター３１をオフ状態とし第２トランジスター３２をオン状態とする非選択信号が走査信号として供給されている。これにより各画素回路４１の記憶回路６０では、そのサブフィールド（ＳＦ）で書き込まれた画像信号が保持される。

このように、本実施形態では、第１期間（非表示期間）と第２期間（表示期間）とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。また、この結果、第２期間を第１期間よりも短くすることが可能となるので、より高階調の表示を実現することができる。

さらに、制御線４４に供給される制御信号を複数の画素回路４１で共有することができるので、電気光学装置１０の駆動が容易になる。具体的には、第１期間を有せぬデジタル駆動の場合、全ての走査線４２を選択し終える一垂直期間よりも発光期間を短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、制御線４４に供給される制御信号を複数の画素回路４１で共有することにより、全ての走査線４２を選択し終える一垂直期間よりも発光期間が短くなるサブフィールド（ＳＦ）があっても、単純に第２期間を短くするだけで、容易に電気光学装置１０を駆動することができる。

以上述べたように、実施例１に係る画素回路４１の構成によれば、高解像度で多階調の高品位な画像を低消費電力で表示できるとともに、より高速で動作しより明るい表示が得られる電気光学装置１０を実現することができる。

以下に、実施例１に対する画素回路の変形例（変形例１〜変形例６）を、図８を参照して説明する。以下の変形例の説明では、実施例１又は前出の変形例との相違点を説明する。

（変形例１）
実施例１では、発光素子２０の陰極２３が第２インバーター６２の出力端子２７に電気的に接続された構成であったが、発光素子２０の陰極２３が第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。このような構成の場合、第６トランジスター３６が発光素子２０に対する駆動トランジスターを兼ねる。即ち、第４トランジスター３４がオン状態であるときに、第６トランジスター３６がオン状態になると、第２電位線（高電位線４７）から、第４トランジスター３４と発光素子２０と第６トランジスター３６とを介して、第１電位線（低電位線４６）に至る経路が導通状態となり、発光素子２０が発光する。

（変形例２）
実施例１では、第１トランジスター３１がＮ型であり第２トランジスター３２がＰ型であったが、第１トランジスター３１がＰ型（即ち、後述する実施例２の第１トランジスター３１Ａ）であり第２トランジスター３２がＮ型（即ち、後述する実施例２の第２トランジスター３２Ａ）であってもよい。この場合、第１電位（Ｖ１）が高電位（一例として、Ｖ１＝ＶＤＤ＝５．０Ｖ）であり、第２電位（Ｖ２）が低電位（一例として、Ｖ２＝ＶＳＳ＝０Ｖ）である。

第１トランジスター３１ＡがＰ型であるので、選択信号の電位である第４電位（Ｖ４）は低電位であり、第２電位（Ｖ２）以下で設定され、第２電位（Ｖ２）であること（即ち、Ｖ４＝Ｖ２＝０Ｖ）が好ましい。これにより、第１トランジスター３１Ａのゲートソース電圧の絶対値が第１トランジスター３１Ａの閾値電圧Ｖ_th1（一例として、Ｖ_th1＝−０．３６Ｖ）の絶対値よりも大きくなる状態が必ず存在するので、選択信号で第１トランジスター３１Ａを介して記憶回路６０に記憶された画像信号を新しい画像信号で書き換えることができる。

一方、第２トランジスター３２ＡがＮ型であるので、非選択信号の電位である第３電位（Ｖ３）は、第２トランジスター３２Ａの閾値電圧をＶ_th2（一例として、Ｖ_th2＝０．３６Ｖ）とすると、Ｖ３＞Ｖ１＋Ｖ_th2で設定され、Ｖ３＝７．０Ｖであることが好ましい。Ｖ３＞Ｖ１＋Ｖ_th2であれば、第２トランジスター３２Ａのゲートソース電圧が第２トランジスター３２Ａの閾値電圧Ｖ_th2よりも大きくなり、第２トランジスター３２Ａがオン状態となる。そして、Ｖ３＝７．０Ｖであれば、第２トランジスター３２Ａのゲートソース電圧が第２トランジスター３２Ａの閾値電圧Ｖ_th2よりも十分大きくなるので、非選択信号で確実に第２トランジスター３２Ａをオン状態にすることができる。これにより、記憶回路６０に書き込まれた画像信号を安定した状態で保持できる。

また、第４トランジスター３４がＰ型であるので、活性信号の第５電位（Ｖ５）は、第４トランジスター３４のソース電位となる第１電位（Ｖ１）よりもできるだけ低く設定され、第２電位（Ｖ２）であること（即ち、Ｖ５＝Ｖ２＝０Ｖ）が好ましい。非活性信号の第６電位（Ｖ６）は、第１電位（Ｖ１）以上で設定され、第１電位（Ｖ１）とすることができる。

ここで、非活性信号の第６電位（Ｖ６）を第３電位（Ｖ３）としてもよいが、第４トランジスター３４をオフ状態とする非活性信号の電位を第１電位（Ｖ１）より高く設定しても、特に効果は得られない。換言すると、Ｎ型の第２トランジスター３２Ａをオン状態とする非選択信号の信号として第３電位（Ｖ３）を導入しても、Ｐ型の第４トランジスター３４をオン状態とする活性信号の電位として第３電位（Ｖ３）を用いて、オン状態における第４トランジスター３４のオン抵抗を小さくすることに寄与できない。

実施例１に係る画素回路４１のように、第２トランジスター３２と第４トランジスター３４とが共にＰ型であると、非選択信号の信号として導入した第３電位（Ｖ３）を活性信号の電位として用いて、オン状態における第４トランジスター３４のオン抵抗を小さくすることができる。即ち、第２トランジスター３２と第４トランジスター３４とは、同一導電型（共にＮ型、又はＰ型）であることが好ましい。

（変形例３）
変形例１の構成と変形例２の構成とを組み合わせた構成であってもよい。即ち、Ｐ型の第１トランジスター３１ＡとＮ型の第２トランジスター３２Ａとを備え、発光素子２０の陰極２３が第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。

（変形例４）
実施例１の構成において、走査線４２を第１走査線とし、走査線４２とは別に第２走査線を設けて、第２トランジスター３２のゲートを第２走査線に電気的に接続する構成としてもよい。このような構成の場合、第１トランジスター３１と第２トランジスター３２とに個別に走査信号（選択信号、非選択信号）が供給されるので、第１トランジスター３１と第２トランジスター３２とは同一導電型（共にＮ型、又はＰ型）であってもよい。

（変形例５）
実施例１の構成において、高電位となる選択信号の第４電位（Ｖ４）をＶ４＞Ｖ２＋Ｖ_th1とし、低電位となる非選択信号の第３電位（Ｖ３）をＶ３＜Ｖ１＋Ｖ_th2としてもよい。一例として、低電位の第１電位（Ｖ１）をＶ１＝１．０Ｖとし、高電位の第２電位（Ｖ２）をＶ２＝６．０Ｖとしたとき、第３電位（Ｖ３）をＶ３＝０Ｖとし、第４電位（Ｖ４）をＶ４＝７．０Ｖとしてもよい。

このように、記憶回路６０を動作させる第１電位（Ｖ１）と第２電位（Ｖ２）とは別に、走査信号（選択信号、非選択信号）の電位として第３電位（Ｖ３）と第４電位（Ｖ４）とを導入することで、選択状態における第１トランジスター３１のゲートソース電圧と、非選択状態における第２トランジスター３２のゲートソース電圧の絶対値とをより大きくできる。これにより、選択信号で確実に第１トランジスター３１をオン状態とし、非選択信号で第２トランジスター３２を確実にオン状態とすることができる。また、この場合、低電位となる活性信号の第５電位（Ｖ５）を第３電位（Ｖ３）とし、高電位となる非活性信号の第６電位（Ｖ６）を第４電位（Ｖ４）としてもよい。

（変形例６）
変形例２の構成において、低電位となる選択信号の第４電位（Ｖ４）をＶ４＜Ｖ２＋Ｖ_th1とし、高電位となる非選択信号の第３電位（Ｖ３）をＶ３＞Ｖ１＋Ｖ_th2としてもよい。一例として、高電位の第１電位（Ｖ１）をＶ１＝６．０Ｖとし、低電位の第２電位（Ｖ２）をＶ２＝１．０Ｖとしたとき、第３電位（Ｖ３）をＶ３＝７．０Ｖとし、第４電位（Ｖ４）をＶ４＝０Ｖとしてもよい。このような設定としても、選択信号で確実に第１トランジスター３１Ａをオン状態とし、非選択信号で第２トランジスター３２Ａを確実にオン状態とすることができる。

（実施例２）
「画素回路の構成」
次に、実施例２に係る画素回路の構成を説明する。図１０は、実施例２に係る画素回路の構成を説明する図である。なお、以下の実施例２の説明では、実施例１との相違点を説明し、実施例１と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

図１０に示すように、実施例２に係る画素回路４１Ａは、発光素子２０と、記憶回路６０と、Ｐ型の第１トランジスター３１Ａと、Ｎ型の第４トランジスター３４Ａとを含む。また、記憶回路６０において、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間に、Ｎ型の第２トランジスター３２Ａが配置されている。即ち、実施例２に係る画素回路４１Ａは、実施例１に係る画素回路４１に対して、第１トランジスター３１ＡがＮ型でなくＰ型であり、第２トランジスター３２ＡがＰ型でなくＮ型であり、第４トランジスター３４ＡがＰ型でなくＮ型である点が異なる。

実施例２に係る画素回路４１Ａでは、実施例１に係る画素回路４１に対して、高電位と低電位とが入れ替わっている。具体的には、第１電位（Ｖ１）が高電位ＶＤＤ（一例として、Ｖ１＝ＶＤＤ＝５．０Ｖ）であり、第２電位（Ｖ２）が低電位ＶＳＳ（一例として、Ｖ２＝ＶＳＳ＝０Ｖ）である。第１電位（Ｖ１）は、第１電位線としての高電位線４７から供給される。第２電位（Ｖ２）は、第２電位線としての低電位線４６から供給される。

記憶回路６０を構成する第１インバーター６１において、第６トランジスター３６のソースは第２電位線（低電位線４６）に電気的に接続され、第７トランジスター３７のソースは第１電位線（高電位線４７）に電気的に接続されている。また、第２インバーター６２において、第３トランジスター３３のソースは第２電位線（低電位線４６）に電気的に接続され、第５トランジスター３５のソースは第１電位線（高電位線４７）に電気的に接続されている。

第１トランジスター３１Ａは、記憶回路６０の第１インバーター６１の入力端子２５と信号線４３との間に配置されている。記憶回路６０において、第２トランジスター３２Ａは、第２インバーター６２の出力端子２７と、第１インバーター６１の入力端子２５との間に配置されている。Ｐ型の第１トランジスター３１ＡとＮ型の第２トランジスター３２Ａとは、互いに異なる導電型であり、互いに相補的な動作をする。

第４トランジスター３４Ａは、第２インバーター６２の出力端子２７（第３トランジスター３３及び第５トランジスター３５のドレイン）と第１電位線（高電位線４７）との間に、発光素子２０と直列に配置されている。発光素子２０の陽極２１は第１電位線（高電位線４７）に電気的に接続され、発光素子２０の陰極２３は第４トランジスター３４Ａのドレインに電気的に接続されている。第４トランジスター３４Ａのソースは、第２インバーター６２の出力端子２７に電気的に接続されている。即ち、Ｎ型の第４トランジスター３４Ａが発光素子２０に対して低電位側に配置され、Ｎ型の第３トランジスター３３が第４トランジスター３４Ａよりも低電位側に配置されている。

第４トランジスター３４Ａがオン状態であるときに、第３トランジスター３３がオン状態になると、第１電位線（高電位線４７）から、発光素子２０と第４トランジスター３４Ａと第３トランジスター３３とを介して、第２電位線（低電位線４６）に至る経路が導通状態となり、発光素子２０が発光する。

実施例２に係る画素回路４１Ａでは、第４トランジスター３４Ａと第２電位線（低電位線４６）との間に、第２インバーター６２の第３トランジスター３３が配置されている。そのため、第４トランジスター３４Ａと第３トランジスター３３とがオン状態となった際に、第４トランジスター３４Ａのソース電位は第２電位（Ｖ２）よりも僅かに高くなる。しかしながら、第３トランジスター３３のソース電位が第２電位（Ｖ２）に固定され、第３トランジスター３３を線形動作させることができるので、第４トランジスター３４Ａのソース電位を第２電位（Ｖ２）と略等しくできる。

「各信号の電位」
次に、実施例２に係る画素回路４１Ａにおける各信号の電位について説明する。実施例２では、駆動回路５１や記憶回路６０は、第１電位（一例として、Ｖ１＝ＶＤＤ＝５．０Ｖ）と第２電位（一例として、Ｖ２＝ＶＳＳ＝０Ｖ）とが供給される電源で動作する。信号線４３から記憶回路６０に供給される画像信号は、第１電位（Ｖ１）と第２電位（Ｖ２）とのいずれかの電位である。

走査信号（選択信号、非選択信号）としては、第１トランジスター３１ＡがＰ型であり第２トランジスター３２ＡがＮ型であるので、第１トランジスター３１Ａをオン状態とし第２トランジスター３２Ａをオフ状態とする選択信号は低電位である。また、第１トランジスター３１Ａをオフ状態とし第２トランジスター３２Ａをオン状態とする非選択信号は高電位である。選択信号の電位を第４電位（Ｖ４）とし、非選択信号の電位を第３電位（Ｖ３）とする。

選択信号の第４電位（Ｖ４）は、第２電位（Ｖ２）以下で設定され、第２電位（Ｖ２）であること（即ち、Ｖ４＝Ｖ２＝０Ｖ）が好ましい。これにより、選択信号で確実に第１トランジスター３１Ａをオン状態とし、第２トランジスター３２Ａをオフ状態とすることができるので、記憶回路６０への画像信号の書き込み（又は書き換え）を高速かつ確実に行うことができる。

又、非選択信号の第３電位（Ｖ３）は、第２トランジスター３２Ａの閾値電圧をＶ_th2（一例として、Ｖ_th2＝０．３６Ｖ）とすると、Ｖ３＞Ｖ１＋Ｖ_th2で設定され、Ｖ３＝７．０Ｖであることが好ましい。第２トランジスター３２ＡがＮ型であるので、Ｖ３＞Ｖ１＋Ｖ_th2であれば、第２トランジスター３２Ａのゲートソース電圧が第２トランジスター３２の閾値電圧Ｖ_th2よりも大きくなるので、第２トランジスター３２がオン状態となる。

そして、第３電位（Ｖ３）が第１電位（Ｖ１）よりもさらに高いＶ３＝７．０Ｖであれば、第２トランジスター３２Ａのゲートソース電圧が第２トランジスター３２Ａの閾値電圧Ｖ_th2よりも十分大きくなるので、非選択信号で確実に第２トランジスター３２Ａをオン状態とし、第１トランジスター３１Ａをオフ状態とすることができる。これにより、記憶回路６０に記憶された画像信号を安定した状態で保持できる。

制御信号（活性信号、非活性信号）としては、第４トランジスター３４ＡがＮ型であるので、第４トランジスター３４Ａをオン状態とする活性信号は高電位であり、第４トランジスター３４Ａをオフ状態とする非活性信号は低電位である。活性信号の電位を第５電位（Ｖ５）とし、非活性信号の電位を第６電位（Ｖ６）とする。

活性信号の第５電位（Ｖ５）は、第４トランジスター３４Ａのソース電位となる第２電位（Ｖ２）よりもできるだけ高く設定され、第３電位（Ｖ３）であること（即ち、Ｖ５＝Ｖ３＝７．０Ｖ）が好ましい。これにより、活性信号で第４トランジスター３４Ａを確実にオン状態とするとともに、オン状態におけるオン抵抗を小さくすることができる。又、非活性信号の第６電位（Ｖ６）は、第２電位（Ｖ２）以下で設定され、第２電位（Ｖ２）であること（即ち、Ｖ６＝Ｖ２＝０Ｖ）が好ましい。これにより、非活性信号で確実に第４トランジスター３４Ａをオフ状態にすることができる。

「トランジスターの特性」
実施例２に係る画素回路４１Ａにおいても、発光素子２０と直列に配置された第４トランジスター３４Ａのオン抵抗が、発光素子２０のオン抵抗と比べて十分に低いことが好ましい。このようにすることで、発光素子２０が発光する際に第４トランジスター３４Ａを線形動作させることができる。

また、第３トランジスター３３のオン抵抗が、第４トランジスター３４Ａのオン抵抗以下であることが好ましい。もしも、第３トランジスター３３のオン抵抗が第４トランジスター３４Ａのオン抵抗よりも大きいとすると、第３トランジスター３３がオン状態となった際に、第２インバーター６２の出力端子２７の電位は、第２電位線（低電位線４６）から供給されるＶＳＳに近いＬｏｗから上昇する。第４トランジスター３４Ａのソースは出力端子２７に電気的に接続されており、出力端子２７の電位が第４トランジスター３４Ａのソースの電位である。そのため、出力端子２７の電位がＬｏｗから上昇すると、第４トランジスター３４Ａのゲートソース電圧が低下することとなり、第４トランジスター３４Ａのオン抵抗が上昇して、第４トランジスター３４Ａが線形動作しなくなる可能性が生じる。即ち、第４トランジスター３４Ａの閾値電圧のばらつきにより、発光素子２０の発光輝度がばらつくおそれがある。

これに対して、実施例２に係る画素回路４１Ａのように、第３トランジスター３３のオン抵抗が第４トランジスター３４Ａのオン抵抗よりも小さいと、第３トランジスター３３のソースドレイン電圧（Ｖ_ds3）は、第４トランジスター３４Ａのソースドレイン電圧よりも小さくなる。要するに、第４トランジスター３４Ａのソース電位（Ｖ２＋Ｖ_ds3）をＶ２近傍の小さい値とすることができるので、第４トランジスター３４Ａが容易に線形動作するようになる。この結果、第３トランジスター３３や第４トランジスター３４Ａの閾値電圧のばらつきが、発光素子２０の発光輝度に対して影響を及ぼさなくなる。したがって、実施例２に係る画素回路４１Ａの構成によっても、誤表示の無い高品位な画像表示が得られる電気光学装置１０を実現することができる。

以下に、実施例２に対する画素回路の変形例（変形例７〜変形例１２）を、図１０を参照して説明する。以下の変形例の説明では、実施例２又は前出の変形例との相違点を説明する。

（変形例７）
実施例２では、第４トランジスター３４Ａのソースが第２インバーター６２の出力端子２７に電気的に接続された構成であったが、第４トランジスター３４Ａのソースが第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。このような構成の場合、第６トランジスター３６が発光素子２０に対する駆動トランジスターを兼ねる。

（変形例８）
実施例２では、第１トランジスター３１ＡがＰ型であり第２トランジスター３２ＡがＮ型であったが、第１トランジスター３１ＡがＮ型（即ち、実施例１の第１トランジスター３１）であり、第２トランジスター３２ＡがＰ型（即ち、実施例１の第２トランジスター３２）であってもよい。この場合、第１電位（Ｖ１）が低電位（一例として、Ｖ１＝ＶＳＳ＝２．０Ｖ）であり、第２電位（Ｖ２）が高電位（一例として、Ｖ２＝ＶＤＤ＝７．０Ｖ）である。

第１トランジスター３１がＮ型であるので、選択信号の電位である第４電位（Ｖ４）は高電位であり、第２電位（Ｖ２）以上で設定され、第２電位（Ｖ２）であること（即ち、Ｖ４＝Ｖ２＝７．０Ｖ）が好ましい。これにより、選択信号で確実に第１トランジスター３１をオン状態にすることができる。

一方、第２トランジスター３２がＰ型であるので、非選択信号の電位である第３電位（Ｖ３）は、第２トランジスター３２の閾値電圧をＶ_th2（一例として、Ｖ_th2＝−０．３６Ｖ）とすると、Ｖ３＜Ｖ１＋Ｖ_th2で設定され、Ｖ３＝０Ｖであることが好ましい。Ｖ３＜Ｖ１＋Ｖ_th2であれば、第２トランジスター３２のゲートソース電圧の絶対値が第２トランジスター３２の閾値電圧Ｖ_th2の絶対値よりも大きくなり、第２トランジスター３２がオン状態となる。そして、Ｖ３＝０Ｖであれば、第２トランジスター３２のゲートソース電圧の絶対値が第２トランジスター３２の閾値電圧Ｖ_th2の絶対値よりも十分大きくなるので、非選択信号により確実に第２トランジスター３２をオン状態にすることができる。

また、第４トランジスター３４ＡがＮ型であるので、活性信号の第５電位（Ｖ５）は、第４トランジスター３４Ａのソース電位となる第１電位（Ｖ１）よりもできるだけ高く設定され、第２電位（Ｖ２）であること（即ち、Ｖ５＝Ｖ２＝７．０Ｖ）が好ましい。非活性信号の第６電位（Ｖ６）は、第１電位（Ｖ１）以下で設定され、第１電位（Ｖ１）とすることができる。第６電位（Ｖ６）を第３電位（Ｖ３）としてもよい。

（変形例９）
変形例７の構成と変形例８の構成とを組み合わせた構成であってもよい。即ち、Ｎ型の第１トランジスター３１とＰ型の第２トランジスター３２とを備え、発光素子２０の陰極２３が第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。

（変形例１０）
実施例２の構成において、走査線４２を第１走査線とし、走査線４２とは別に第２走査線を設けて、第２トランジスター３２Ａのゲートを第２走査線に電気的に接続する構成としてもよい。このような構成の場合、第１トランジスター３１Ａと第２トランジスター３２Ａとに個別に走査信号（選択信号、非選択信号）が供給されるので、第１トランジスター３１Ａと第２トランジスター３２Ａとは同一導電型（共にＮ型、又はＰ型）であってもよい。

（変形例１１）
実施例２の構成において、低電位となる選択信号の第４電位（Ｖ４）をＶ４＜Ｖ２＋Ｖ_th1とし、高電位となる非選択信号の第３電位（Ｖ３）をＶ３＞Ｖ１＋Ｖ_th2としてもよい。一例として、高電位の第１電位（Ｖ１）をＶ１＝６．０Ｖとし、低電位の第２電位（Ｖ２）をＶ２＝１．０Ｖとしたとき、第４電位（Ｖ４）をＶ４＝０Ｖとし、第３電位（Ｖ３）をＶ３＝７．０Ｖとしてもよい。このように、記憶回路６０を動作させる第１電位（Ｖ１）と第２電位（Ｖ２）とは別に、走査信号（選択信号、非選択信号）の電位として第３電位（Ｖ３）と第４電位（Ｖ４）とを導入することで、選択信号で確実に第１トランジスター３１Ａをオン状態とし、非選択信号で第２トランジスター３２Ａを確実にオン状態とすることができる。

（変形例１２）
変形例８の構成において、高電位となる選択信号の第４電位（Ｖ４）をＶ４＞Ｖ２＋Ｖ_th1とし、低電位となる非選択信号の第３電位（Ｖ３）をＶ３＜Ｖ１＋Ｖ_th2としてもよい。一例として、低電位の第１電位（Ｖ１）をＶ１＝１．０Ｖとし、高電位の第２電位（Ｖ２）をＶ２＝６．０Ｖとしたとき、第４電位（Ｖ４）をＶ４＝７．０Ｖとし、第３電位（Ｖ３）をＶ３＝０Ｖとしてもよい。このような設定としても、選択信号で確実に第１トランジスター３１をオン状態とし、非選択信号で第２トランジスター３２を確実にオン状態とすることができる。

（実施例３）
「画素回路の構成」
次に、実施例３に係る画素回路の構成を説明する。図１１は、実施例３に係る画素回路の構成を説明する図である。なお、以下の実施例３の説明では、実施例１，２との相違点を説明し、実施例１，２と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

図１１に示すように、実施例３に係る画素回路４１Ｂは、発光素子２０と、記憶回路６０と、Ｐ型の第１トランジスター３１Ａと、Ｎ型の第４トランジスター３４Ａとを含む。また、記憶回路６０において、第２インバーター６２の出力端子２７と、第１インバーター６１の入力端子２５との間に、Ｎ型の第２トランジスター３２Ａが配置されている。

実施例３に係る画素回路４１Ｂは、実施例２に係る画素回路４１Ａに対して、第１インバーター６１がＰ型の第６トランジスター３６ＡとＮ型の第７トランジスター３７Ａとを含み、第２インバーター６２がＰ型の第３トランジスター３３ＡとＮ型の第５トランジスター３５Ａとを含む点が異なる。

第１インバーター６１において、第６トランジスター３６Ａのソースは第１電位線（高電位線４７）に電気的に接続され、第７トランジスター３７Ａのソースは第２電位線（低電位線４６）に電気的に接続されている。第２インバーター６２において、第３トランジスター３３Ａのソースは第１電位線（高電位線４７）に電気的に接続され、第５トランジスター３５Ａのソースは第２電位線（低電位線４６）に電気的に接続されている。第３トランジスター３３Ａが、発光素子２０に対する駆動トランジスターを兼ねる。

実施例３に係る画素回路４１Ｂでは、第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）の電位がＬｏｗの場合、即ち第２インバーター６２の出力端子２７の電位がＨｉｇｈの場合に発光素子２０は発光し得る状態となる。また、第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）の電位がＨｉｇｈの場合、即ち第２インバーター６２の出力端子２７の電位がＬｏｗの場合に発光素子２０は非発光となる。

また、実施例３に係る画素回路４１Ｂは、実施例２に係る画素回路４１Ａに対して、発光素子２０と第４トランジスター３４Ａとが、第２インバーター６２の出力端子２７と第２電位線（低電位線４６）との間に直列に配置されている点が異なる。具体的には、発光素子２０の陽極２１が、第２インバーター６２の出力端子２７（第３トランジスター３３Ａ及び第５トランジスター３５Ａのドレイン）に電気的に接続されている。実施例３に係る画素回路４１Ｂでは、陽極２１が発光素子２０の第１極に相当する。

発光素子２０の陰極２３は、第４トランジスター３４Ａのドレインに接続されている。第４トランジスター３４Ａのソースは、第２電位線（低電位線４６）に電気的に接続されている。したがって、Ｐ型の第３トランジスター３３Ａは、発光素子２０に対して高電位側に配置されており、Ｎ型の第４トランジスター３４Ａは、発光素子２０に対して低電位側に配置されている。

実施例３に係る画素回路４１Ｂでは、第４トランジスター３４Ａがオン状態であるときに、第３トランジスター３３Ａがオン状態になると、第１電位線（高電位線４７）から、第３トランジスター３３Ａと発光素子２０と第４トランジスター３４Ａとを介して、第２電位線（低電位線４６）に至る経路が導通状態となり、発光素子２０が発光する。

発光素子２０に対して、Ｐ型の第３トランジスター３３Ａが高電位側に配置され、Ｎ型の第４トランジスター３４Ａが低電位側に配置されるので、発光素子２０が発光する際に、第３トランジスター３３Ａと第４トランジスター３４Ａとを、線形動作させることが可能となる。これにより、実施例３に係る画素回路４１Ｂの構成においても、第３トランジスター３３Ａや第４トランジスター３４Ａの閾値電圧のばらつきが表示特性に影響しないようにすることができる。

実施例３に係る画素回路４１Ｂにおける各信号の電位は、実施例２に係る画素回路４１Ａにおける各信号の電位とそれぞれ同じ設定とすることができる。

以下に、実施例３に対する画素回路の変形例（変形例１３〜変形例１９）を、図１１を参照して説明する。以下の変形例の説明では、実施例３又は前出の変形例との相違点を説明する。

（変形例１３）
実施例３では、発光素子２０の陽極２１が第２インバーター６２の出力端子２７に電気的に接続された構成であったが、発光素子２０の陽極２１が第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。このような構成の場合、第６トランジスター３６Ａが発光素子２０に対する駆動トランジスターを兼ねる。

（変形例１４）
実施例３では、第１トランジスター３１ＡがＰ型であり第２トランジスター３２ＡがＮ型であったが、第１トランジスター３１ＡがＮ型（即ち、実施例１の第１トランジスター３１）であり、第２トランジスター３２ＡがＰ型（即ち、実施例１の第２トランジスター３２）であってもよい。

（変形例１５）
変形例１３の構成と変形例１４の構成とを組み合わせた構成であってもよい。即ち、Ｎ型の第１トランジスター３１とＰ型の第２トランジスター３２とを備え、発光素子２０の陽極２１が第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。

（変形例１６）
実施例３の構成において、走査線４２を第１走査線とし、走査線４２とは別に第２走査線を設けて、第２トランジスター３２，３２Ａのゲートを第２走査線に電気的に接続する構成としてもよい。このような構成の場合、第１トランジスター３１Ａと第２トランジスター３２Ａとに個別に走査信号（選択信号、非選択信号）が供給されるので、第１トランジスター３１Ａと第２トランジスター３２Ａとは同一導電型（共にＮ型、又はＰ型）であってもよい。

（変形例１７）
実施例３の構成において、低電位となる選択信号の第４電位（Ｖ４）をＶ４＜Ｖ２＋Ｖ_th1とし、高電位となる非選択信号の第３電位（Ｖ３）をＶ３＞Ｖ１＋Ｖ_th2としてもよい。一例として、高電位の第１電位（Ｖ１）をＶ１＝６．０Ｖとし、低電位の第２電位（Ｖ２）をＶ２＝１．０Ｖとしたとき、第４電位（Ｖ４）をＶ４＝０Ｖとし、第３電位（Ｖ３）をＶ３＝７．０Ｖとしてもよい。このように、記憶回路６０を動作させる第１電位（Ｖ１）と第２電位（Ｖ２）とは別に、走査信号（選択信号、非選択信号）の電位として第３電位（Ｖ３）と第４電位（Ｖ４）とを導入することで、選択信号で確実に第１トランジスター３１Ａをオン状態とし、非選択信号で第２トランジスター３２Ａを確実にオン状態とすることができる。

（変形例１８）
変形例１４の構成において、高電位となる選択信号の第４電位（Ｖ４）をＶ４＞Ｖ２＋Ｖ_th1とし、低電位となる非選択信号の第３電位（Ｖ３）をＶ３＜Ｖ１＋Ｖ_th2としてもよい。一例として、低電位の第１電位（Ｖ１）をＶ１＝１．０Ｖとし、高電位の第２電位（Ｖ２）をＶ２＝６．０Ｖとしたとき、第４電位（Ｖ４）をＶ４＝７．０Ｖとし、第３電位（Ｖ３）をＶ３＝０Ｖとしてもよい。このような設定としても、選択信号で確実に第１トランジスター３１をオン状態とし、非選択信号で第２トランジスター３２を確実にオン状態とすることができる。

（実施例４）
「画素回路の構成」
次に、実施例４に係る画素回路の構成を説明する。図１２は、実施例４に係る画素回路の構成を説明する図である。なお、以下の実施例４の説明では、実施例１、２、３との相違点を説明し、実施例１、２、３と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

図１２に示すように、実施例４に係る画素回路４１Ｃは、発光素子２０と、記憶回路６０と、Ｎ型の第１トランジスター３１と、Ｐ型の第４トランジスター３４とを含む。また、記憶回路６０において、第２インバーター６２の出力端子２７と、第１インバーター６１の入力端子２５との間に、Ｐ型の第２トランジスター３２が配置されている。実施例４に係る画素回路４１Ｃは、実施例３に係る画素回路４１Ｂに対して、Ｎ型の第１トランジスター３１とＰ型の第２トランジスター３２とＰ型の第４トランジスター３４とを備える点が異なる。

実施例４に係る画素回路４１Ｃでは、第４トランジスター３４のソースが第２インバーター６２の出力端子２７に電気的に接続されており、第４トランジスター３４のドレインが発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、第２電位線（低電位線４６）に電気的に接続されている。即ち、Ｐ型の第４トランジスター３４が発光素子２０に対して高電位側に配置され、Ｐ型の第３トランジスター３３Ａが第４トランジスター３４よりも高電位側に配置されている。

第４トランジスター３４がオン状態であるときに、第３トランジスター３３Ａがオン状態になると、第２電位線（高電位線４７）から、第３トランジスター３３Ａと第４トランジスター３４と発光素子２０とを介して、第１電位線（低電位線４６）に至る経路が導通状態となり、発光素子２０が発光する。

実施例４に係る画素回路４１Ｃでは、第４トランジスター３４と第２電位線（高電位線４７）との間に、第２インバーター６２の第３トランジスター３３Ａが配置されている。そのため、第４トランジスター３４と第３トランジスター３３Ａとがオン状態となった際に、第４トランジスター３４のソース電位は第２電位（Ｖ２）よりも僅かに低くなる。しかしながら、第３トランジスター３３Ａのソース電位が第２電位（Ｖ２）に固定され、第３トランジスター３３Ａを線形動作させることができるので、第４トランジスター３４のソース電位を第２電位（Ｖ２）と略等しくできる。

実施例４に係る画素回路４１Ｃの構成においても、実施例３に係る画素回路４１Ｂと同様の効果が得られる。

以下に、実施例４に対する画素回路の変形例（変形例１９〜変形例２４）を、図１２を参照して説明する。以下の変形例の説明では、実施例４又は前出の変形例との相違点を説明する。

（変形例１９）
実施例４では、第４トランジスター３４のソースが第２インバーター６２の出力端子２７に電気的に接続された構成であったが、第４トランジスター３４のソースが第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。このような構成の場合、第６トランジスター３６Ａが発光素子２０に対する駆動トランジスターを兼ねる。

（変形例２０）
実施例４では、第１トランジスター３１がＮ型であり第２トランジスター３２がＰ型であったが、第１トランジスター３１がＰ型（即ち、実施例２の第１トランジスター３１Ａ）であり、第２トランジスター３２がＮ型（即ち、実施例２の第２トランジスター３２Ａ）であってもよい。

（変形例２１）
変形例１９の構成と変形例２０の構成とを組み合わせた構成であってもよい。即ち、Ｐ型の第１トランジスター３１ＡとＮ型の第２トランジスター３２Ａとを備え、第４トランジスター３４のソースが第１インバーター６１の出力端子２６（＝第２インバーター６２の入力端子２８）に電気的に接続された構成であってもよい。

（変形例２２）
実施例４の構成において、走査線４２を第１走査線とし、走査線４２とは別に第２走査線を設けて、第２トランジスター３２のゲートを第２走査線に電気的に接続する構成としてもよい。このような構成の場合、第１トランジスター３１と第２トランジスター３２とに個別に走査信号（選択信号、非選択信号）が供給されるので、第１トランジスター３１と第２トランジスター３２とは同一導電型（共にＮ型、又はＰ型）であってもよい。

（変形例２３）
実施例４の構成において、高電位となる選択信号の第４電位（Ｖ４）をＶ４＞Ｖ２＋Ｖ_th1とし、低電位となる非選択信号の第３電位（Ｖ３）をＶ３＜Ｖ１＋Ｖ_th2としてもよい。一例として、低電位の第１電位（Ｖ１）をＶ１＝１．０Ｖとし、高電位の第２電位（Ｖ２）をＶ２＝６．０Ｖとしたとき、第４電位（Ｖ４）をＶ４＝７．０Ｖとし、第３電位（Ｖ３）をＶ３＝０Ｖとしてもよい。このように、記憶回路６０を動作させる第１電位（Ｖ１）と第２電位（Ｖ２）とは別に、走査信号（選択信号、非選択信号）の電位として第３電位（Ｖ３）と第４電位（Ｖ４）とを導入することで、選択信号で確実に第１トランジスター３１をオン状態とし、非選択信号で第２トランジスター３２を確実にオン状態とすることができる。

（変形例２４）
変形例２０の構成において、低電位となる選択信号の第４電位（Ｖ４）をＶ４＜Ｖ２＋Ｖ_th1とし、高電位となる非選択信号の第３電位（Ｖ３）をＶ３＞Ｖ１＋Ｖ_th2としてもよい。一例として、高電位の第１電位（Ｖ１）をＶ１＝６．０Ｖとし、低電位の第２電位（Ｖ２）をＶ２＝１．０Ｖとしたとき、第４電位（Ｖ４）をＶ４＝０Ｖとし、第３電位（Ｖ３）をＶ３＝７．０Ｖとしてもよい。このような設定としても、選択信号で確実に第１トランジスター３１Ａをオン状態とし、非選択信号で第２トランジスター３２Ａを確実にオン状態とすることができる。

上述した実施形態（実施例及び変形例）は、あくまでも本発明の一態様を示すものであり、本発明の範囲内でさらに変形および応用が可能である。以下に、上記変形例以外の変形例を説明する。

（変形例２５）
上記実施例１、２、３、４及び各変形例の構成において、第３電位（Ｖ３）及び第５電位（Ｖ５）を第１電位（Ｖ１）と同じとし、第４電位（Ｖ４）及び第６電位（Ｖ６）を第２電位（Ｖ２）と同じとしてもよい。すなわち、Ｖ３＝Ｖ５＝Ｖ１とし、Ｖ４＝Ｖ６＝Ｖ２としてもよい。このようにすれば、走査信号の電位と制御信号の電位として、記憶回路６０を動作させる第１電位（Ｖ１）と第２電位（Ｖ２）とを用いることができるので、電源を増やす必要がない。また、このような設定でも、各トランジスターを各信号によりオン状態、又はオフ状態とすることができる。

（変形例２６）
上記実施例１、２、３、４及び各変形例の構成において、第４トランジスター３４（又は３４Ａ）を含まない構成としてもよい。ただし、発光素子２０の陰極２３が第２インバーターの出力端子２７に電気的に接続されていることが前提となる。第４トランジスター３４（又は３４Ａ）を含まない構成の場合は、第３トランジスター３３がオン状態となった際に、高電位線４７から発光素子２０と第３トランジスター３３とを介して低電位線４６に至る経路が導通状態になり、発光素子２０が発光する。また、この構成の場合、第４トランジスター３４（又は３４Ａ）と制御線４４とが不要となる。

（変形例２７）
上記実施例１、２、３、４及び各変形例の構成では、記憶回路６０が２つのインバーター６１，６２を含んでいたが、記憶回路６０が２つ以上の偶数個のインバーターを含む構成であってもよい。

（変形例２８）
上述した実施形態では、電気光学装置として、単結晶半導体基板（単結晶シリコン基板）からなる素子基板１１に有機ＥＬ素子からなる発光素子２０が７２０行×３８４０（１２８０×３）列配列された有機ＥＬ装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる素子基板１１に各トランジスターとして薄膜トランジスター（Thin Film Transistor：ＴＦＴ）が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子として微細なＬＥＤ素子を高密度に配列したマイクロＬＥＤディスプレイや、発光素子にナノサイズの半導体結晶物質を用いる量子ドット（Quantum Dots）ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。

（変形例２９）
上述した実施形態では、電子機器として、電気光学装置１０を組み込んだシースルー型のヘッドマウントディスプレイ１００を例に取り説明したが、本発明の電気光学装置１０はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。

１０…電気光学装置、２０…発光素子、２１…陽極、２３…陰極（第１極）、２５…入力端子（第１インバーターの入力）、２６…出力端子（第１インバーターの出力）、２７…出力端子（第２インバーターの出力）、２８…入力端子（第２インバーターの入力）、３１，３１Ａ…第１トランジスター、３２，３２Ａ…第２トランジスター、３３，３３Ａ…第３トランジスター、３４，３４Ａ…第４トランジスター、４１，４１Ａ，４１Ｂ，４１Ｃ…画素回路、４２…走査線、４３…信号線、４６…低電位線（第１電位線）、４７…高電位線（第２電位線）、６０…記憶回路、６１…第１インバーター、６２…第２インバーター、１００…ヘッドマウントディスプレイ（電子機器）。

Claims (5)

1. 走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位が供給される第１電位線と、前記第１電位と異なる第２電位が供給される第２電位線と、を備え、
   前記画素回路は、発光素子と、Ｎ型の第１トランジスターと、第１インバーターと第２インバーターとＰ型の第２トランジスターとを含む記憶回路と、を含み、
   前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、
   前記第１トランジスターは、前記第１インバーターの入力と前記信号線との間に配置され、
   前記第２トランジスターは、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、
   前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、
   前記第１トランジスターのゲートと前記第２トランジスターのゲートとは、前記走査線に電気的に接続され、
   前記第１トランジスターがオン状態であるときには、前記第２トランジスターはオフ状態であり、
   前記発光素子は、前記第２インバーターの出力と前記第２電位線との間に電気的に接続され、
   前記第２インバーターの第３トランジスターは、前記第２インバーターの出力と前記第１電位線との間に電気的に接続され、
   前記走査線に供給される非選択信号の電位は、前記第１電位および前記第２電位よりも低く、
   前記第３トランジスターは、前記第２トランジスターよりもゲート幅が広いことを特徴とする電気光学装置。
2. 走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位が供給される第１電位線と、前記第１電位と異なる第２電位が供給される第２電位線と、を備え、
   前記画素回路は、発光素子と、Ｐ型の第１トランジスターと、第１インバーターと第２インバーターとＮ型の第２トランジスターとを含む記憶回路と、を含み、
   前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、
   前記第１トランジスターは、前記第１インバーターの入力と前記信号線との間に配置され、
   前記第２トランジスターは、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、
   前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、 前記第１トランジスターのゲートと前記第２トランジスターのゲートとは、前記走査線に電気的に接続され、
   前記第１トランジスターがオン状態であるときには、前記第２トランジスターはオフ状態であり、
   前記発光素子は、前記第２インバーターの出力と前記第２電位線との間に電気的に接続され、
   前記第２インバーターの第３トランジスターは、前記第２インバーターの出力と前記第１電位線との間に電気的に接続され、
   前記走査線に供給される非選択信号の電位は、前記第１電位および前記第２電位よりも高く、
   前記第３トランジスターは、前記第２トランジスターよりもゲート幅が広いことを特徴とする電気光学装置。
3. 走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位が供給される第１電位線と、前記第１電位と異なる第２電位が供給される第２電位線と、を備え、
   前記画素回路は、発光素子と、第１トランジスターと、第１インバーターと第２インバーターと第２トランジスターとを含む記憶回路と、第４トランジスターとを含み、
   前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、
   前記第１トランジスターは、前記第１インバーターの入力と前記信号線との間に配置され、
   前記第２トランジスターは、前記第２インバーターの出力と前記第１インバーターの入力との間に配置され、
   前記第１インバーターの出力と前記第２インバーターの入力とが電気的に接続され、
   前記第１トランジスターがオン状態であるときには、前記第２トランジスターはオフ状態であり、
   前記第４トランジスターは、前記第２インバーターの出力と前記第２電位線との間に、前記発光素子と直列に配置され、
   前記第２インバーターの第３トランジスターは、前記第２インバーターの出力と前記第１電位線との間に配置され、
   前記第１トランジスターがオン状態であるときには、前記第４トランジスターはオフ状態であり、
   前記第３トランジスターは、前記第２トランジスターよりもゲート幅が広いことを特徴とする電気光学装置。
4. 前記第２トランジスターと前記第４トランジスターは同一の導電型であることを特徴とする請求項３に記載の電気光学装置。
5. 請求項１乃至４のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。

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