[go: up one dir, main page]

KR102765728B1 - 화소 및 이를 포함하는 표시 장치 - Google Patents

화소 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
KR102765728B1
KR102765728B1 KR1020190094307A KR20190094307A KR102765728B1 KR 102765728 B1 KR102765728 B1 KR 102765728B1 KR 1020190094307 A KR1020190094307 A KR 1020190094307A KR 20190094307 A KR20190094307 A KR 20190094307A KR 102765728 B1 KR102765728 B1 KR 102765728B1
Authority
KR
South Korea
Prior art keywords
pixel
selection
electrode
light
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020190094307A
Other languages
English (en)
Other versions
KR20210016211A (ko
Inventor
이기창
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190094307A priority Critical patent/KR102765728B1/ko
Priority to CN202010759564.9A priority patent/CN112309305B/xx
Priority to EP20188890.6A priority patent/EP3772054B1/en
Priority to US16/944,940 priority patent/US11417266B2/en
Publication of KR20210016211A publication Critical patent/KR20210016211A/ko
Application granted granted Critical
Publication of KR102765728B1 publication Critical patent/KR102765728B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2074—Display of intermediate tones using sub-pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0443—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
    • G09G2310/0256—Control of polarity reversal in general, other than for liquid crystal displays with the purpose of reversing the voltage across a light emitting or modulating element within a pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0693—Calibration of display systems
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/13—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H10H20/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

화소는, 서로 이격하여 배치되는 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 제1 전원에 연결되고, 스캔 신호 및 데이터 신호에 기초하여 구동 전류를 생성하는 제1 화소 회로; 및 제1 선택 신호에 기초하여, 상기 제1 화소 회로와 상기 제1 전극 사이의 전기적 연결 및 상기 제1 전원과 다른 제2 전원과 상기 제2 전극 사이의 전기적 연결을 제어하는 제1 선택 회로를 포함한다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 복수의 발광 소자들을 포함하는 화소 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소를 구성하는 기술이 개발되고 있다.
본 발명의 일 목적은 발광 소자들의 정렬 비율에 따라 제2 전원이 연결되는 전극을 결정하는 화소를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 화소는, 서로 이격하여 배치되는 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 제1 전원에 연결되고, 스캔 신호 및 데이터 신호에 기초하여 구동 전류를 생성하는 제1 화소 회로; 및 제1 선택 신호에 기초하여, 상기 제1 화소 회로와 상기 제1 전극 사이의 전기적 연결 및 상기 제1 전원과 다른 제2 전원과 상기 제2 전극 사이의 전기적 연결을 제어하는 제1 선택 회로를 포함할 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 제1 전원에 연결되고, 상기 스캔 신호 및 상기 데이터 신호에 기초하여 구동 전류를 생성하는 제2 화소 회로; 및 제2 선택 신호에 기초하여, 상기 제2 화소 회로와 상기 제2 전극 사이의 전기적 연결 및 상기 제2 전원과 상기 제1 전극 사이의 전기적 연결을 제어하는 제2 선택 회로를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 선택 회로는, 상기 제1 화소 회로와 상기 제1 전극 사이에 연결되고, 게이트 전극이 제1 노드에 연결되는, 제1 선택 트랜지스터; 상기 제2 전원과 상기 제2 전극 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는, 제2 선택 트랜지스터; 상기 제1 노드에 연결되는 기억 소자; 및 상기 제1 선택 신호를 공급하는 제1 선택 라인과 상기 기억 소자 사이에 연결되고, 게이트 전극이 제어 신호를 공급하는 제어 라인에 연결되는, 제3 선택 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 기억 소자는, 상기 제1 노드와 상기 제3 선택 트랜지스터 사이에서 상호 피드백 연결되는 제1 인버터 및 제2 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 인버터는, 상기 제1 노드와 로우 전원(low power source) 사이에 연결되고, 게이트 전극이 제2 노드에 연결되는 제1 인버팅 트랜지스터; 및 상기 제1 노드와 하이 전원(high power source) 사이에 연결되고, 게이트 전극이 상기 제2 노드에 연결되는 제2 인버팅 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 인버터는, 상기 제2 노드와 상기 로우 전원 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제3 인버팅 트랜지스터; 및 상기 제2 노드와 상기 하이 전원 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제4 인버팅 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 기억 소자는, 상기 제1 노드와 제3 전원 사이에 연결되는 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 제어 신호는 상기 스캔 신호와 동일할 수 있다.
일 실시예에 의하면, 상기 제2 선택 회로는, 상기 제2 화소 회로와 상기 제2 전극 사이에 연결되고, 게이트 전극이 제1 노드에 연결되는, 제1 선택 트랜지스터; 상기 제2 전원과 상기 제1 전극 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는, 제2 선택 트랜지스터; 상기 제1 노드에 연결되는 기억 소자; 및 상기 제2 선택 신호를 공급하는 제2 선택 라인과 상기 기억 소자 사이에 연결되고, 게이트 전극이 제어 신호를 공급하는 제어 라인에 연결되는, 제3 선택 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은 극성 방향이 서로 반대인 제1 극성 방향 발광 소자 및 제2 극성 방향 발광 소자 중 하나일 수 있다.
일 실시예에 의하면, 상기 제1 극성 방향 발광 소자의 개수가 상기 제2 극성 방향 발광 소자의 개수 이상인 경우, 상기 제1 선택 신호에 응답하여 상기 제1 화소 회로가 상기 발광 소자에 전기적으로 연결되고, 상기 제2 화소 회로가 상기 발광 소자들에 전기적으로 연결되지 않을 수 있다.
일 실시예에 의하면, 상기 제1 극성 방향 발광 소자의 개수가 상기 제2 극성 방향 발광 소자의 개수보다 적은 경우, 상기 제2 선택 신호에 응답하여 상기 제2 화소 회로가 상기 발광 소자에 전기적으로 연결되고, 상기 제1 화소 회로가 상기 발광 소자들에 전기적으로 연결되지 않을 수 있다.
일 실시예에 의하면, 상기 제1 극성 방향 발광 소자의 개수와 상기 제2 극성 방향 발광 소자의 개수의 비율이 기준 비율 이상인 경우, 상기 제1 화소 회로가 상기 발광 소자들에 전기적으로 연결될 수 있다. 상기 제1 극성 방향 발광 소자의 개수와 상기 제2 극성 방향 발광 소자의 개수의 비율이 상기 기준 비율보다 낮은 경우, 상기 제2 화소 회로가 상기 발광 소자들에 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 제1 화소 회로가 상기 발광 소자들에 전기적으로 연결되는 경우, 상기 제2 전극으로 상기 제2 전원의 전압이 공급될 수 있다. 상기 제2 화소 회로가 상기 발광 소자들에 전기적으로 연결되는 경우, 상기 제1 전극으로 상기 제2 전원의 전압이 공급될 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 화소 회로들 각각은, 게이트 전극으로 인가되는 전압에 기초하여 상기 발광 소자들로 공급되는 상기 구동 전류를 제어하는 제1 트랜지스터; 및 상기 데이터 신호를 공급하는 데이터 라인과 상기 제1 트랜지스터 사이에 연결되고, 게이트 전극이 상기 스캔 신호를 공급하는 스캔 라인에 연결되는, 제2 트랜지스터를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 서로 이격하여 배치되는 제1 전극 및 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들을 각각 포함하는 화소들; 스캔 라인들을 통해 상기 화소들에 스캔 신호를 공급하고, 제어 라인들을 통해 상기 화소들에 제어 신호를 공급하는 스캔 구동부; 데이터 라인들을 통해 상기 화소들에 데이터 신호를 공급하는 데이터 구동부; 및 제1 선택 신호 라인들을 통해 제1 선택 신호를 상기 화소들에 공급하고, 제2 선택 신호 라인들을 통해 제2 선택 신호를 상기 화소들에 공급하는 선택 신호 구동부를 포함할 수 있다. 상기 화소들 각각은, 제1 전원에 연결되고, 상기 스캔 신호 및 상기 데이터 신호에 기초하여 구동 전류를 생성하는 제1 구동 트랜지스터를 포함하는 제1 화소 회로; 상기 제1 선택 신호에 응답하여, 상기 제1 화소 회로와 상기 제1 전극을 전기적으로 연결하고, 제2 전원과 상기 제2 전극을 전기적으로 연결하는, 제1 선택 회로; 상기 제1 전원에 연결되고, 상기 스캔 신호 및 상기 데이터 신호에 기초하여 구동 전류를 생성하는 제2 구동 트랜지스터를 포함하는 제2 화소 회로; 및 상기 제2 선택 신호에 응답하여, 상기 제2 화소 회로와 상기 제2 전극을 전기적으로 연결하고, 상기 제2 전원과 상기 제1 전극을 전기적으로 연결하는 제2 선택 회로를 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치의 구동 시, 상기 스캔 구동부는, 상기 제어 라인들로 상기 제어 신호를 순차적으로 1회 공급한 후 상기 제어 신호의 공급을 중단할 수 있다.
일 실시예에 의하면, 상기 선택 신호 구동부는, 상기 제어 신호에 대응하여 상기 제1 선택 신호 및 상기 제1 선택 신호의 반전 신호인 상기 제2 선택 신호를 상기 제1 및 제2 선택 신호 라인들을 통해 화소열들 각각에 공급할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은 극성 방향이 서로 반대인 제1 극성 방향 발광 소자 및 제2 극성 방향 발광 소자 중 하나일 수 있다.
일 실시예에 의하면, 상기 화소들 중 제1 화소의 상기 제1 전극은 상기 제1 화소 회로에 연결되고, 상기 제1 화소의 상기 제2 전극은 상기 제2 전원에 연결될 수 있다. 상기 화소들 중 제2 화소의 상기 제1 전극은 상기 제2 전원에 연결되고, 상기 제2 화소의 상기 제2 전극은 상기 제2 화소 회로에 연결될 수 있다.
본 발명의 실시예들에 따른 화소 및 이를 포함하는 표시 장치는 발광 소자들의 배치 방향의 비율에 따라 선택적으로 제1 및 제2 전극들이 연결되는 회로 및 전원들을 서로 반대로 결정할 수 있다. 따라서, 제1 전원과 제2 전원의 전압차가 감소되어 소비 전력이 개선될 수 있으며, 랜덤하게 정렬되는 발광 소자들에 의한 휘도 편차 및 영상 얼룩이 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1의 표시 장치의 화소에 포함되는 발광 소자의 일 예를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 도 1의 표시 장치의 화소에 포함되는 발광 소자의 일 예를 나타내는 사시도 및 단면도이다.
도 4a 및 도 4b는 도 1의 표시 장치의 화소에 포함되는 발광 소자의 일 예를 나타내는 사시도 및 단면도이다.
도 5는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 6은 화소에 포함되는 발광 소자들이 정렬된 일 예를 개략적으로 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 화소를 나타내는 도면이다.
도 8은 도 7의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 9는 도 7의 화소에 포함되는 기억 소자의 일 예를 나타내는 회로도이다.
도 10a는 도 7의 화소를 포함하는 도 1의 표시 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 10b는 도 10a의 타이밍도에 대응하는 일부 화소들의 연결 관계의 일 예를 나타내는 개념도이다.
도 10c는 도 1의 표시 장치에 포함되는 스캔 구동부의 일 예를 나타내는 블록도이다.
도 11은 도 7의 화소를 포함하는 도 1의 표시 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 12는 도 7의 화소의 일 예를 나타내는 도면이다.
도 13은 도 12의 화소를 포함하는 도 1의 표시 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 14는 도 7의 화소에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
도 15는 도 14의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 16은 도 7의 화소에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시부(100), 스캔 구동부(200), 데이터 구동부(300), 선택 신호 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
표시부(100)는 복수의 스캔 라인들(SL), 복수의 제어 라인들(CL), 복수의 데이터 라인들(DL), 및 복수의 선택 신호 라인들(SEL1, SEL2)을 포함하고, 스캔 라인들(SL), 제어 라인들(CL), 데이터 라인들(DL), 및 선택 신호 라인들(SEL1, SEL2)에 각각 연결되는 복수의 화소(PXL)들을 포함할 수 있다. 표시부(100)는 소정의 표시 패널 내에 형성될 수 있다.
예를 들어, i행 j열(단, i, j는 자연수)에 배치되는 화소(PXL)는 i번째 스캔 라인(SLi), i번째 제어 라인(CLi), j번째 데이터 라인(DLj), j번째 제1 선택 신호 라인(SEL1j), 및 j번째 제2 선택 신호 라인(SEL2j)에 연결될 수 있다.
각각의 화소(PXL)는 도 2a 내지 도 4b의 실시예들 중 어느 하나의 실시예에 의한 발광 소자를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는, 화소 전극들 및/또는 전원선들의 사이에 서로 병렬로 연결되어 해당 화소(PXL)의 광원 또는 광원 유닛을 구성하는 복수의 발광 소자들을 포함할 수 있다.
일 실시예에서, 화소(PXL)는 제1 화소 회로, 제1 선택 회로, 제2 화소 회로, 제2 선택 회로, 및 복수의 발광 소자들을 포함할 수 있다.
타이밍 제어부(500)는 외부로부터 공급되는 동기 신호들에 대응하여 제1 제어 신호(SCS), 제2 제어 신호(CCS), 제3 제어 신호(DCS), 및 제4 제어 신호(SECS)를 생성할 수 있다. 제1 제어 신호(SCS) 및 제2 제어 신호(CCS)는 스캔 구동부(200)로 공급되고, 제3 제어 신호(DCS)는 데이터 구동부(300)로 공급되며, 제4 제어 신호(SECS)는 선택 신호 구동부(400)로 공급될 수 있다. 그리고, 타이밍 제어부(500)는 외부로부터 공급되는 입력 영상 데이터를 영상 데이터(DATA)로 재정렬하여 데이터 구동부(300)에 공급할 수 있다.
제1 제어 신호(SCS)에는 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 스캔 스타트 펄스는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제2 제어 신호(CCS)에는 제어 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제어 스타트 펄스는 제어 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제어 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제3 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
제4 제어 신호(SECS)에는 선택 신호의 스타트 펄스 및 클럭 신호들이 포함될 수 있다.
스캔 구동부(200)는 타이밍 제어부(500)로부터 제1 제어 신호(SCS)를 수신하고, 제1 제어 신호(SCS)에 기초하여 스캔 라인들(SL)로 스캔 신호를 공급할 수 있다. 예를 들어, 스캔 구동부(200)는 스캔 라인들(SL)로 스캔 신호를 순차적으로 공급할 수 있다. 스캔 신호가 순차적으로 공급되면 화소(PXL)들은 수평 라인 단위(또는 화소행 단위)로 선택될 수 있다.
또한, 스캔 구동부(200)는 타이밍 제어부(500)로부터 제2 제어 신호(CCS)를 수신하고, 제2 제어 신호(CCS)에 기초하여 제어 라인들(CL)로 제어 신호를 공급할 수 있다. 예를 들어, 스캔 구동부(200)는 제어 라인들(CL)로 스캔 신호를 순차적으로 공급할 수 있다. 여기서, 제어 신호는 화소(PXL)에 포함되는 선택 회로들의 동작을 제어하는 신호이다.
일 실시예에서, 스캔 구동부(200)는 스캔 신호 및 제어 신호를 각각 출력하기 위한 별개의 회로 구성을 가질 수 있다.
데이터 구동부(300)는 타이밍 제어부(500)로부터 제3 제어 신호(DCS) 및 영상 데이터(DATA)를 수신할 수 있다. 데이터 구동부(300)는 제3 제어 신호(DCS)에 대응하여 데이터 라인들(DL)로 데이터 신호를 공급할 수 있다. 데이터 라인들(DL)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소(PXL)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(300)는 스캔 신호와 동기되도록 데이터 라인들(DL)로 데이터 신호를 공급할 수 있다.
선택 신호 구동부(400)는 제1 선택 신호 라인들(SEL1)을 통해 제1 선택 신호를 화소(PXL)들에 공급하고, 제2 선택 신호 라인들(SEL2)을 통해 제2 선택 신호를 화소(PXL)들에 공급할 수 있다. 제1 선택 신호는 화소(PXL)에 포함되는 제1 화소 회로와 발광 소자들을 전기적으로 연결하기 위한 신호이고, 제2 선택 신호는 제2 화소 회로와 발광 소자들은 전기적으로 연결하기 위한 신호이다. 제1 및 제2 선택 신호들은 제어 신호에 의하여 선택된 화소(PXL)들로 공급될 수 있다.
예를 들어, 스캔 라인들(SL) 및 제어 라인들(CL)은 화소행 단위로 각각 화소(PXL)들에 연결되고, 데이터 라인들(DL), 제1 선택 신호 라인들(SEL1), 및 제2 선택 신호 라인들(SEL2)은 화소열 단위로 각각 화소(PXL)들에 연결될 수 있다.
한편, 일 실시예에서, 제2 선택 신호는 제1 선택 신호의 반전 신호일 수 있다. 따라서, 하나의 화소(PXL)에서는 제1 및 제2 선택 신호들에 의해 제1 및 제2 화소 회로들 중 하나가 발광 소자들에 전기적으로 연결될 수 있다.
일 실시예에서, 표시 장치(1000)는 화소(PXL)에 발광 제어 신호를 공급하는 발광 구동부 및/또는 화소(PXL)에 소정의 전원(VDD, VSS)을 공급하는 전원 공급부를 더 포함할 수 있다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b는 도 1의 표시 장치의 화소에 포함되는 발광 소자의 일 예를 나타내는 사시도들 및 단면도들이다.
도 2a 내지 도 4b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L1) 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L1) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L1) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L1) 방향으로 긴(즉, 종횡비(aspect ratio)가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L1)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L1)를 가질 수 있다. 일례로, 발광 소자(LD)의 길이(L1)는 약 100 nm 내지 10㎛ 일 수 있고, 발광 소자(LD)의 종횡비는 약 1.2 내지 약 100 사이의 범위일 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L1) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1 a 및 도 1b에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(14, 15) 각각은 쇼트키(schottky) 컨택 전극일 수도 있다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 5는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 5에서는 도 2a 내지 도 4b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소(PXL)들은 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 5에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 스캔 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 베이스 층(BSL) 상에 배치된 다수의 화소(PXL)들을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소(PXL)들이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)들에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소(PXL)들은 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소(PXL)들은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)들은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
도 6은 화소에 포함되는 발광 소자들이 정렬된 일 예를 개략적으로 나타내는 도면이다.
도 1 내지 도 6을 참조하면, 화소(PXL)는 제1 전극(ET1), 제2 전극(ET2) 및 복수의 발광 소자들(LD1, LD2)을 포함할 수 있다.
도 2a 내지 도 4b를 참조하여 설명한 바와 같이, 일 실시예에서, 발광 소자들(LD1, LD2)은 각각 다이오드 소자일 수 있다. 예를 들어, 발광 소자들(LD1, LD2)의 일 단의 전극층은 애노드 전극(AE)이고, 타 단의 전극층은 캐소드 전극(CE)일 수 있다.
제1 전극(ET1) 및 제2 전극(ET2)은 소정의 절연층(INS) 상에 배치될 수 있다. 절연층(INS) 하부에는 화소 회로들, 선택 회로들, 및 화소(PXL) 구동을 위한 배선들이 형성 및 배치될 수 있다. 화소 회로들 및 선택 회로들은 절연층(INS)을 관통하는 컨택을 통해 제1 전극(ET1) 또는 제2 전극(ET2)에 전기적으로 연결될 수 있다.
제1 전극(ET1)과 제2 전극(ET2)은 서로 이격하여 배치될 수 있다. 일반적으로, 제1 전극(ET1)에는 고전위인 제1 전원(도 1의 VDD)의 전압이 공급되고, 제2 전극(ET2)에는 저전위인 제2 전원(도 2의 VSS)의 전압이 공급될 수 있다.
일 실시예에서, 화소 공정에 의해, 제1 및 제2 전극들(ET1, ET2)이 배치된 표시부(100)에 발광 소자들(LD1, LD2) 공급될 수 있다. 예를 들어, 발광 소자들(LD1, LD2)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 제1 및 제2 전극들(ET1, ET2) 상에 공급될 수 있다. 이때, 제1 및 제2 전극들(ET1, ET2)에 소정의 정렬 전압(또는, 정렬 신호)이 인가되면, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD1, LD2)이 정렬하게 된다. 발광 소자들(LD1, LD2)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD1, LD2)을 안정적으로 배열할 수 있다.
다만, 이 경우, 확률 분포(예를 들어, 가우시안 확률 분포)에 따라 발광 소자들(LD1, LD2)의 극성 방향은 랜덤하게 결정될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 발광 소자들(LD1, LD2)은 제1 극성 방향 발광 소자(LD1) 및 제2 극성 방향 발광 소자(LD2)를 포함할 수 있다.
제1 극성 방향 발광 소자(LD1)는 순방향으로 연결된 발광 소자이다. 즉, 제1 극성 방향 발광 소자(LD1)의 애노드 전극(AE)이 제1 전극(ET1)과 전기적으로 연결되고 캐소드 전극(CE)은 제2 전극(ET2)과 전기적으로 연결된다. 도 6에는 발광 소자들(LD1, LD2)의 애노드/캐소드 전극들(AE, CE)이 각각 제1/제2 전극들(ET1, ET2)에 직접 접촉하는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 애노드/캐소드 전극들(AE, CE)과 제1/제2 전극들(ET1, ET2)은 소정의 다른 도전층 또는 도전 물질을 통해 연결될 수도 있다.
한편, 제2 극성 방향 발광 소자(LD2)는 역방향으로 연결된 발광 소자이다. 즉, 제2 극성 방향 발광 소자(LD2)의 애노드 전극(AE)이 제2 전극(ET2)과 전기적으로 연결되고 캐소드 전극(CE)은 제1 전극(ET1)과 전기적으로 연결된다. 따라서, 제2 극성 방향 발광 소자(LD2)는 발광할 수 없다.
발광 소자들(LD1, LD2)은 랜덤하게 정렬하며, 화소(PXL)마다 제1 극성 발광 소자(LD1)와 제2 극성 발광 소자(LD2)의 비율이 다를 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 화소(PXL)에는 6개의 제1 극성 방향 발광 소자(LD1)들과 3개의 제2 극성 방향 발광 소자(LD2)들이 배치될 수 있다. 다른 화소에는 이와 다른 비율 또는 개수로 발광 소자들(LD1, LD2)이 배치될 수 있다. 이러한 정렬 편차는 표시 장치(1000)의 휘도 편차를 야기한다. 예를 들어, 하나의 화소(PXL)에 제2 극성 방향 발광 소자(LD2)들만이 포함되는 경우, 해당 화소(PXL)는 발광할 수 없으며, 암점으로 시인될 수 있다.
또한, 화소(PXL) 내의 제2 극성 발광 소자(LD2)의 비율이 증가할수록 화소(PXL)의 구동 트랜지스터의 드레인 전압이 증가하게 되며, 이에 따라, 구동 트랜지스터가 선형 영역(linear region)에서 구동하게 되고, 휘도가 저하될 수 있다.
이러한 구동 트랜지스터의 선형 영역 구동의 문제점을 개선하기 위해 제1 전원(VDD)의 전압과 제2 전원(VSS)의 전압의 전압차를 매우 크게 적용할 수 있다. 예를 들어, 상기 전압차는 약 80V 이상으로 설정될 수 있다. 이 경우, 제2 극성 발광 소자(LD2)의 개수 또는 비율에 관계 없이 구동 트랜지스터가 포화 영역(saturation region)에서 구동될 확률이 증가할 수 있다. 그러나, 제1 전원(VDD)의 전압과 제2 전원(VSS)의 전압의 매우 큰 전압차에 의해 소비 전력 및 발열 증가의 문제점이 발생된다.
이러한 문제점을 해결하기 위해 본 발명의 실시예들에 따른 화소는 발광 소자들(LD1, LD2)의 극성 비율에 따라 제1 및 제2 전극들(ET1, ET2)에 연결되는 회로 구성을 다르게 결정할 수 있다.
도 7은 본 발명의 실시예들에 따른 화소를 나타내는 도면이다.
도 1 및 도 7을 참조하면, 화소(PXL)는 제1 전극(ET1), 제2 전극(ET2), 발광 소자들(LD1, LD2), 제1 화소 회로(PXC1), 제1 선택 회로(SC1), 제2 화소 회로(PXC2), 및 제2 선택 회로(SC2)를 포함할 수 있다.
발광 소자들(LD1, LD2)은 하나의 광원 유닛(LSU)으로 정의될 수 있다. 즉, 화소(PXL)에 포함되는 광원 유닛(LSU)은 복수의 발광 소자들(LD1, LD2)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD1, LD2)은 서로 병렬로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전극(ET1)과 제2 전극(ET2)의 사이에, 복수의 발광 소자들(LD1, LD2)이 직/병렬 혼합 구조로 연결될 수도 있다.
또한, 광원 유닛(LSU)에 포함되는 제1 극성 방향 발광 소자(LD1)들 및 제2 극성 방향 발광 소자(LD2)들의 개수 및 비율은 랜덤하게 결정될 수 있다.
일 실시예에서, 제1 화소 회로(PXC1)와 제2 화소 회로(PXC2)는 하나의 광원 유닛(LSU)에 연결되도록 형성되며, 실질적으로 동일한 구조를 가질 수 있다. 또한, 광원 유닛(LSU)에는 제1 화소 회로(PXC1) 및 제2 화소 회로(PXC2) 중 하나가 전기적으로 연결될 수 있다.
제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
제1 및 제2 화소 회로들(PXC1, PXC2)는 해당 화소(PXL)의 스캔 라인(SLi) 및 데이터 라인(DLj)에 접속될 수 있다. 일 예로, 화소(PXL)가 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소(PXL)의 제1 화소 회로(PXC1) 및 제2 화소 회로(PXC2)는 i번째 스캔 라인(SLi) 및 j번째 데이터 라인(DLj)에 접속될 수 있다.
실시예에 따라, 제1 화소 회로(PXC1)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터("구동 트랜지스터"라고도 함, T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 화소 노드(PN1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 화소 노드(PN1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
일 실시예에서, 제1 트랜지스터(T1)의 일 전극(예를 들어, 소스 전극)은 제1 선택 회로(SC1)에 연결될 수 있다.
제2 트랜지스터("스위칭 트랜지스터"라고도 함, T2)는 데이터 라인(DLj)과 제1 화소 노드(PN1)의 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SLi)에 연결될 수 있다. 제2 트랜지스터(T2)는, 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DLj)과 제1 화소 노드(PN1)를 전기적으로 연결한다.
스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다. 스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 화소 노드(PN1)에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 화소 노드(PN1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
일 실시예에서, 제2 화소 회로(PXC2)는 제1 및 제2 트랜지스터들(T1', T2')과 스토리지 커패시터(Cst')를 포함할 수 있다. 제2 화소 회로(PXC2)의 구성은 제1 화소 회로(PXC1)와 실질적으로 동일할 수 있다. 이에, 중복되는 설명은 생략한다.
제1 선택 회로(SC1)는 해당 화소(PXL)의 제어 라인(CLi) 및 제1 선택 신호 라인(SEL1j)에 접속될 수 있다. 일 예로, 화소(PXL)의 제1 선택 회로(SC1)는 i번째 제어 라인(CLi) 및 j번째 제1 선택 신호 라인(SEL1j)에 접속될 수 있다.
제2 선택 회로(SC2)는 해당 화소(PXL)의 제어 라인(CLi) 및 제2 선택 신호 라인(SEL2j)에 접속될 수 있다. 일 예로, 화소(PXL)의 제2 선택 회로(SC2)는 i번째 제어 라인(CLi) 및 j번째 제2 선택 신호 라인(SEL2j)에 접속될 수 있다.
제1 선택 회로(SC1)는 제1 선택 신호에 기초하여 제1 화소 회로(PXC1)와 제1 전극(ET1) 사이의 전기적 연결 및 제2 전원(VSS)과 제2 전극(ET2) 사이의 전기적 연결을 제어할 수 있다.
일 실시예에서, 제1 선택 회로(SC1)는 제1 선택 트랜지스터(ST1), 제2 선택 트랜지스터(ST2), 제3 선택 트랜지스터(ST3), 및 기억 소자(ME1)를 포함할 수 있다. 제1 선택 회로(SC1)는 제1 화소 회로(PXC1)와 함께 표시 영역의 광원 유닛(LSU)의 하부에 형성될 수 있다.
제1 선택 트랜지스터(ST1)는 제1 화소 회로(PXC1)와 제1 전극(ET1) 사이에 연결될 수 있다. 제1 선택 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 선택 트랜지스터(ST1)는 게이트 전극으로 인가되는 전압에 응답하여 제1 트랜지스터(T1)와 제1 전극(ET1)을 전기적으로 연결할 수 있다.
제2 선택 트랜지스터(ST2)는 제2 전극(ET2)과 제2 전원(VSS) 사이에 연결될 수 있다. 제2 선택 트랜지스터(ST2)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제2 선택 트랜지스터(ST2)는 게이트 전극으로 인가되는 전압에 응답하여 제2 전극(ET2)과 제2 전원(VSS)을 전기적으로 연결할 수 있다.
제3 선택 트랜지스터(ST3)는 제1 선택 라인(SEL1j)과 제2 노드(N2) 사이에 연결될 수 있다. 제3 선택 트랜지스터(ST3)의 게이트 전극은 제어 신호를 공급하는 제어 라인(CLi)에 연결될 수 있다. 제3 선택 트랜지스터(ST3)는 제어 라인(CLi)으로 게이트-온 전압을 갖는 제어 신호가 공급될 때 턴-온되어, 제2 노드(N2)(즉, 기억 소자(ME1))에 제1 선택 라인(SEL1j)의 제1 선택 신호를 전달할 수 있다.
기억 소자(ME1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 일 실시예에서, 기억 소자(ME1)는 제1 노드(N1)와 제2 노드(N2) 사이에서 상호 피드백 연결되는 제1 인버터(IV1) 및 제2 인버터(IV2)를 포함할 수 있다.
제1 인버터(IV1)는 하이 전원(VGH) 및 로우 전원(VGL)에 연결되어 구동되고, 제2 노드(N2)의 신호를 반전시켜 제1 노드(N1)에 제공할 수 있다. 제2 인버터(IV2)는 하이 전원(VGH) 및 로우 전원(VGL)에 연결되어 구동되고, 제1 노드(N1)의 신호를 반전시켜 제2 노드(N2)에 제공할 수 있다. 따라서, 제3 선택 트랜지스터(ST3)가 턴-온되어 제2 노드(N2)에 논리 로우 레벨의 전압이 공급되는 경우, 제1 노드(N1)에 논리 하이 레벨의 전압이 공급된다. 또한, 제3 선택 트랜지스터(ST3)가 턴-온되어 제2 노드(N2)에 논리 하이 레벨의 전압이 공급되는 경우, 제1 노드(N1)에 논리 하이 레벨의 전압이 공급된다.
일 실시예에서, 제1 및 제2 인버터들(IV1, IV2)의 구성은 소정의 메모리 기능을 수행할 수 있다. 따라서, 제1 및 제2 인버터들(IV1, IV2)의 상호 피드백에 의해, 제2 노드(N2)로 제공된 제1 선택 신호의 반전 신호가 제1 노드(N1)로 지속적으로 공급될 수 있다. 하이 전원(VGH) 및 로우 전원(VGL)의 전압 공급이 중단될 때까지 제1 노드(N1)에 제1 선택 신호의 반전 신호의 전압 레벨이 유지될 수 있다.
예를 들어, 논리 하이 레벨의 제1 선택 신호가 제2 노드(N2)로 공급되면, 제1 및 제2 선택 트랜지스터들(ST1, ST2)의 게이트 전극들로 논리 로우 레벨의 전압이 공급될 수 있다. 따라서, 제1 화소 회로(PXC1)가 제1 전극(ET1)에 연결되고, 제2 전원(VSS)은 제2 전극(ET2)에 연결될 수 있다. 이에 따라, 제1 극성 방향 발광 소자(LD1)들이 정상적으로 발광할 수 있다.
즉, 제1 선택 회로(SC1)에 의해 제1 화소 회로(PXC1)가 선택되는 경우, 제1 화소 회로(PXC1)에서 생성되는 의한 구동 전류에 의해 광원 유닛(LSU)이 발광할 수 있다.
제2 선택 회로(SC2)는 제2 선택 신호에 기초하여 제2 화소 회로(PXC1)와 제2 전극(ET2) 사이의 전기적 연결 및 제2 전원(VSS)과 제1 전극(ET1) 사이의 전기적 연결을 제어할 수 있다.
제1 선택 회로(SC1)와 마찬가지로, 제2 선택 회로(SC2)는 제1 선택 트랜지스터(ST1'), 제2 선택 트랜지스터(ST2'), 제3 선택 트랜지스터(ST3'), 및 기억 소자(ME2)를 포함할 수 있다.
제1 선택 트랜지스터(ST1')는 제2 화소 회로(PXC2)와 제2 전극(ET2) 사이에 연결될 수 있다. 제2 선택 트랜지스터(ST2')의 게이트 전극은 제3 노드(N3)에 연결될 수 있다. 제1 선택 트랜지스터(ST1')는 게이트 전극으로 인가되는 전압에 응답하여 제1 트랜지스터(T1')와 제2 전극(ET2)을 전기적으로 연결할 수 있다.
제2 선택 트랜지스터(ST2')는 제1 전극(ET1)과 제2 전원(VSS) 사이에 연결될 수 있다. 제2 선택 트랜지스터(ST2')의 게이트 전극은 제3 노드(N3)에 연결될 수 있다. 제2 선택 트랜지스터(ST2')는 게이트 전극으로 인가되는 전압에 응답하여 제1 전극(ET1)과 제2 전원(VSS)을 전기적으로 연결할 수 있다.
제3 선택 트랜지스터(ST3')는 제2 선택 라인(SEL2j)과 제4 노드(N4) 사이에 연결될 수 있다. 제3 선택 트랜지스터(ST3')의 게이트 전극은 제어 신호를 공급하는 제어 라인(CLi)에 연결될 수 있다. 제3 선택 트랜지스터(ST3')는 제어 라인(CLi)으로 게이트-온 전압을 갖는 제어 신호가 공급될 때 턴-온되어, 제4 노드(N4)(즉, 기억 소자(ME2))에 제2 선택 라인(SEL2j)의 제2 선택 신호를 전달할 수 있다.
기억 소자(ME2)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결될 수 있다. 일 실시예에서, 기억 소자(ME2)는 제3 노드(N3)와 제4 노드(N4) 사이에서 상호 피드백 연결되는 제1 인버터(IV1') 및 제2 인버터(IV2')를 포함할 수 있다.
제2 선택 회로(PC2)와 제1 선택 회로(PC1)의 구성 및 동작 방식은 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
실시예에 따라, 논리 하이 레벨의 제2 선택 신호가 제4 노드(N4)로 공급되면, 제1 및 제2 선택 트랜지스터들(ST1', ST2')의 게이트 전극들로 논리 로우 레벨의 전압이 공급될 수 있다. 따라서, 제2 화소 회로(PXC2)가 제2 전극(ET2)에 연결되고, 제2 전원(VSS)은 제1 전극(ET1)에 연결될 수 있다.
즉, 제1 및 제2 전극들(ET1, ET2) 각각에 인가되는 전압이 서로 바뀔 수 있다. 이에 따라, 제2 극성 방향 발광 소자들(LD2)이 정상적으로 발광할 수 있다.
즉, 제2 선택 회로(SC2)에 의해 제2 화소 회로(PXC2)가 선택되는 경우, 제2 화소 회로(PXC2)에서 생성되는 의한 구동 전류에 의해 광원 유닛(LSU)이 발광할 수 있다.
한편, 제1 선택 회로(PC1)와 제2 선택 회로(PC2)는 상보적으로 동작할 수 있다. 즉, 제1 노드(N1)에 논리 로우 레벨의 전압이 공급되면 제3 노드(N3) 논리 하이 레벨의 전압이 공급되고, 제1 노드(N1)에 논리 하이 레벨의 전압이 공급되면 제3 노드(N3) 논리 로우 레벨의 전압이 공급될 수 있다. 따라서, 제1 화소 회로(PXC1)가 광원 유닛(LSU)과 전기적으로 연결된다면, 제2 화소 회로(PXC2)는 이용되지 않는다. 반대로, 제2 화소 회로(PXC2)가 광원 유닛(LSU)과 전기적으로 연결된다면, 제1 화소 회로(PXC1)는 이용되지 않는다.
한편, 도 7에는 모든 트랜지스터들이 PMOS 트랜지스터인 것으로 도시되었으나, 이에 한정되는 것은 아니며, 이들 중 적어도 일부는 NMOS 트랜지스터로 대체될 수도 있다.
도 8은 도 7의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 7 및 도 8을 참조하면, i행 j열에 배치되는 화소(PXL)는 i번째 스캔 라인(SLi), i번째 제어 라인(CLi), j번째 데이터 라인(DLj), 및 j번째 제1 선택 신호 라인(SEL1j), 및 j번째 제2 선택 신호 라인(SEL2j)에 연결될 수 있다.
일 실시예에서, 도 8의 타이밍도는 광원 유닛(LSU)에 포함되는 제1 극성 방향 발광 소자(LD1)들의 개수가 제2 극성 방향 발광 소자들(LD2)의 개수보다 많은 경우에 대응한다. 따라서, 화소(PXL)에 공급되는 제1 선택 신호는 논리 하이 레벨(H)을 가지며, 제2 선택 신호는 논리 로우 레벨(L)을 갖는다.
다만, 이는 예시적인 것으로서, 제1 화소 회로(PXC1)가 선택되어야 하는 경우, 제1 선택 신호는 제1 선택 트랜지스터(ST1)를 턴-오프하는 게이트-오프 레벨을 가질 수 있다. 예를 들어, 제1 선택 트랜지스터(ST1)가 NMOS 트랜지스터인 경우, 제1 선택 신호는 논리 로우 레벨을 가질 수 있다.
일 실시예에서, 스캔 신호와 제어 신호는 실질적으로 동일한 타이밍에 화소(PXL)로 공급될 수 있다. 다만, 이는 예시적인 것으로서, 스캔 신호와 제어 신호의 공급 타이밍이 이에 한정되는 것은 아니다.
한편, 화소(PXL)에 대응하는 데이터 신호(Di)는 스캔 라인(SLi)으로 공급되는 스캔 신호에 동기하여 공급될 수 있다.
스캔 라인(SLi)으로 스캔 신호가 공급되면, 제1 및 제2 화소 회로들(PXC1, PXC2)의 제2 트랜지스터들(T2, T2')이 턴-온되고, 데이터 신호(Di)가 제1 및 제2 화소 회로들(PXC1, PXC2) 각각으로 공급될 수 있다.
제어 라인(CLi)으로 제어 신호가 공급되면, 제1 및 제2 선택 회로들(SC1, SC2)의 제3 선택 트랜지스터들(ST3, ST3')이 턴-온될 수 있다. 이 때, 제2 노드(N2)로 논리 하이 레벨(H)의 제1 선택 신호가 공급되고, 제4 노드(N4)로 논리 로우 레벨(L)의 제2 선택 신호가 공급될 수 있다.
제1 기억 소자(ME1)의 동작에 의해 제1 노드(N1)에는 논리 로우 레벨(L)이 공급되고, 제1 선택 회로(SC1)의 제1 및 제2 선택 트랜지스터들(ST1, ST2)이 턴-온될 수 있다. 따라서, 제1 화소 회로(PXC1)가 제1 전극(ET1)에 연결되고, 제2 전원(VSS)은 제2 전극(ET2)에 연결될 수 있다. 이와 동시에, 제2 기억 소자(ME2)의 동작에 의해 제3 노드(N3)에는 논리 하이 레벨(H)이 공급되고, 제2 선택 회로(SC2)의 제1 및 제2 선택 트랜지스터들(ST1', ST2')이 턴-오프될 수 있다. 따라서, 제2 화소 회로(PXC2)와 발광 유닛(LSU) 사이의 연결이 끊어지며, 제2 전원(VSS)과 제1 전극(ET1) 사이의 연결도 끊어진다.
결과적으로, 도 8의 파형도에 따라, 화소(PXL)는 제1 화소 회로(PXC1)의 구동에 의해 발광할 수 있다.
반대로, 제1 선택 신호 및 제2 선택 신호가 도 8과 반대로 공급되는 경우, 화소(PXL)는 제2 화소 회로(PXC2)의 구동에 의해 발광할 수 있다.
도 9는 도 7의 화소에 포함되는 기억 소자의 일 예를 나타내는 회로도이다.
도 7 및 도 9를 참조하면, 기억 소자(ME1)는 상호 피드백 연결되는 제1 인버터(IV1) 및 제2 인버터(IV2)를 포함할 수 있다.
일 실시예에서, 제1 선택 회로(SC1)에 포함되는 기억 소자(ME1)는 제1 노드(N1)와 제3 선택 트랜지스터(ST3) 사이에 배치될 수 있고, 제1 선택 신호(SE1)에 응답하여 제1 노드(N1)의 전압을 결정할 수 있다.
제1 인버터(IV1)는 서로 다른 타입의 제1 및 제2 인버팅 트랜지스터들(IT1, IT2)을 포함할 수 있다. 제1 인버팅 트랜지스터(IT1)는 NMOS 트랜지스터이고, 제2 인버팅 트랜지스터(IT2)는 PMOS 트랜지스터일 수 있다.
제1 인버팅 트랜지스터(IT1)는 제1 노드(N1)와 로우 전원(VGL) 사이에 연결될 수 있다. 제1 인버팅 트랜지스터(IT1)의 게이트 전극은 제2 노드(N2)에 연결될 수 있다. 제1 인버팅 트랜지스터(IT1)가 턴-온되면 로우 전원(VGL)의 전압이 제1 노드(N1)로 공급될 수 있다.
제2 인버팅 트랜지스터(IT2)는 제1 노드(N1)와 하이 전원(VGH) 사이에 연결될 수 있다. 제2 인버팅 트랜지스터(IT2)의 게이트 전극은 제2 노드(N2)에 연결될 수 있다. 제2 인버팅 트랜지스터(IT2)가 턴-온되면 하이 전원(VGL)의 전압이 제1 노드(N1)로 공급될 수 있다.
제2 인버터(IV2)는 서로 다른 타입의 제3 및 제4 인버팅 트랜지스터들(IT3, IT4)을 포함할 수 있다. 제3 인버팅 트랜지스터(IT3)는 NMOS 트랜지스터이고, 제4 인버팅 트랜지스터(IT4)는 PMOS 트랜지스터일 수 있다.
제3 인버팅 트랜지스터(IT3)는 제2 노드(N1)와 로우 전원(VGL) 사이에 연결될 수 있다. 제3 인버팅 트랜지스터(IT3)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제3 인버팅 트랜지스터(IT3)가 턴-온되면 로우 전원(VGL)의 전압이 제2 노드(N2)로 공급될 수 있다.
제4 인버팅 트랜지스터(IT4)는 제1 노드(N2)와 하이 전원(VGH) 사이에 연결될 수 있다. 제4 인버팅 트랜지스터(IT4)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제4 인버팅 트랜지스터(IT4)가 턴-온되면 하이 전원(VGL)의 전압이 제2 노드(N2)로 공급될 수 있다.
이러한 기억 소자(ME1)는 제어 신호에 응답하여 공급된 제1 선택 신호(SE1)를 저장할 수 있다. 제1 노드(N1)로 제1 선택 신호(SE1)의 반전 신호에 상응하는 전압 레벨을 지속적으로 공급할 수 있다. 기억 소자(ME1)는 하이 전원(VGH)과 로우 전원(VGL)의 전원 공급이 끊길 때까지 동작할 수 있다.
도 10a는 도 7의 화소를 포함하는 도 1의 표시 장치의 동작의 일 예를 나타내는 타이밍도이고, 도 10b는 도 10a의 타이밍도에 대응하는 일부 화소들의 연결 관계의 일 예를 나타내는 개념도이다. 도 1, 도 7, 도 8, 도 10a, 및 도 10b를 참조하면, 소정의 단위 기간(또는 단위 프레임 기간(1F)) 동안 스캔 신호가 스캔 라인들(SL1 내지 SLn, 단, n은 1보다 큰 자연수)로 순차적으로 공급될 수 있다.
일 실시예에서, 하나의 단위 프레임 기간(1F)에 대응하는 소정의 준비 기간((P1) 동안 제어 신호가 제어 라인들(CL1 내지 CLn)로 순차적으로 공급될 수 있다. 실시예에 따라, 제어 신호는 스캔 신호에 동기하여 공급될 수 있다. 이 경우, 제어 신호 및 스캔 신호는 동일한 스캔 구동부(도 1의 200)(예를 들어, 스캔 구동부에 포함되는 동일한 스테이지 회로들)로부터 출력될 수 있다.
일 실시예에서, 준비 기간(P1)은 표시 장치가 턴-온된 후의 웨이크-업(wake-up) 기간 또는 실제 영상을 표시하기 전의 준비 기간에 포함될 수 있다. 예를 들어, 준비 기간(P1)에는 영상이 표시되지 않는다.
제1 제어 신호가 공급되는 제1 기간(P1)에, 화소(PXL)들 각각에 있어서, 제1 화소 회로(PXC1) 및 제2 화소 회로(PXC2) 중 어느 것이 사용될 지 결정될 수 있다.
제1 선택 신호는 j열의 제1 선택 라인(SEL1j)을 통해 공급되고, 제2 선택 신호는 j열의 제2 선택 라인(SEL2j)을 통해 공급될 수 있다. 도 10a에는 하나의 화소열에 대응하는 제1 및 제2 선택 라인들(SEL1j, SEL2j)만이 도시되었으나, 각각 화소열에 상기 2개의 선택 라인들이 배치될 수 있다. 또한, 화소 별 발광 소자들의 배치 방향의 비율에 따라 각각의 선택 라인들에 공급되는 파형은 다르게 결정될 수 있다.
예를 들어, 표시 장치의 제조 공정에서, 각각의 광원 유닛(LSU)에 포함되는 제1 및 제2 극성 방향 발광 소자들(LD1, LD2)의 개수 또는 비율을 파악하는 검사 공정이 수행될 수 있다. 상기 검사 공정은 광학 촬상, 영상 분석 등을 통해 이루어질 수 있다.
하나의 화소(PXL)에 있어서, 제1 극성 방향 발광 소자(LD1)의 개수가 제2 극성 방향 발광 소자(LD2)의 개수 이상인 경우, 이에 대응하는 제1 선택 신호가 논리 하이 레벨을 가질 수 있다. 이 때, 제2 선택 신호는 제1 선택 신호의 반전 신호로서 논리 로우 레벨을 가질 수 있다. 이에 따라, 해당 화소(PXL)는 제1 화소 회로(PXC1)로 구동된다.
반대로, 제1 극성 방향 발광 소자(LD1)의 개수가 제2 극성 방향 발광 소자(LD2)의 개수보다 적은 경우, 이에 대응하는 제1 선택 신호가 논리 로우 레벨을 가질 수 있다. 이 때, 제2 선택 신호는 제1 선택 신호의 반전 신호로서 논리 하이 레벨을 가질 수 있다. 이에 따라, 해당 화소(PXL)는 제2 화소 회로(PXC2)로 구동된다.
일례로, 도 10b에 도시된 바와 같이, 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각은 서로 다른 발광 소자들의 배치 비율을 가질 수 있다. 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각은 제1 내지 제3 스캔 라인들(SL1, SL2, SL3)에 연결된다.
제1 화소(PXL1)에는 제2 극성 방향 발광 소자(LD2)들이 우세하게 포함될 수 있다. 즉, 제1 화소(PXL1)는 2개의 제1 극성 방향 발광 소자(LD1)들과 3개의 제2 극성 방향 발광 소자(LD2)들을 포함할 수 있다. 이 경우, 제1 시간(t1)에 제1 제어 라인(CL1)으로 공급되는 제어 신호에 중첩하여, 논리 로우 레벨의 제1 선택 신호 및 논리 하이 레벨의 제2 선택 신호가 공급될 수 있다. 따라서, 제2 전극(ET2)이 제2 화소 회로(PXC2)에 연결되고, 제1 전극(ET1)이 제2 전원(VSS)에 연결될 수 있다.
제2 화소(PXL2)에는 3개의 제1 극성 방향 발광 소자(LD1)들과 2개의 제2 극성 방향 발광 소자(LD2)들이 포함될 수 있다. 이 경우, 제2 시간(t2)에 제2 제어 라인(CL2)으로 공급되는 제어 신호에 중첩하여, 논리 하이 레벨의 제1 선택 신호 및 논리 로우 레벨의 제2 선택 신호가 공급될 수 있다. 따라서, 제1 전극(ET1)이 제1 화소 회로(PXC1)에 연결되고, 제2 전극(ET2)이 제2 전원(VSS)에 연결될 수 있다.
제3 화소(PXL3)에는 1개의 제1 극성 방향 발광 소자(LD1)와 4개의 제2 극성 방향 발광 소자(LD2)들을 포함할 수 있다. 이 경우, 제3 시간(t3)에 제3 제어 라인(CL3)으로 공급되는 제어 신호에 중첩하여, 논리 로우 레벨의 제1 선택 신호 및 논리 하이 레벨의 제2 선택 신호가 공급될 수 있다. 따라서, 제2 전극(ET2)이 제2 화소 회로(PXC2)에 연결되고, 제1 전극(ET1)이 제2 전원(VSS)에 연결될 수 있다.
이러한 화소 회로 선택 구동은 단위 프레임 기간(1F) 동안 화소행 단위로 순차적으로 진행될 수 있다. 이후, 준비 기간(P1)이 종료되는 제어 신호는 논리 하이 레벨(또는, 게이트 오프 레벨)을 유지할 수 있다. 따라서, 제3 선택 트랜지스터들(ST3, ST3')은 오프 상태를 가지며, 기억 소자들(ME1, ME2)에 의해 해당 화소 회로들의 연결 관계가 유지될 수 있다. 예를 들어, 기억 소자들(ME1, ME2)에 의해 한번 선택된 화소 회로의 구동이 지속적으로 유지될 수 있다.
한편, 도 10a 및 도 10b에서는 제1 및 제2 극성 방향 발광 소자들(LD1, LD2)의 개수에 따라 제1 및 제2 선택 신호들이 결정되는 것으로 설명되었으나, 이에 한정되는 것은 아니다.
일 실시예에서, 제1 화소(PXL1)에 포함되는 제1 극성 방향 발광 소자(LD1)의 개수와 제2 극성 방향 발광 소자(LD2)의 개수의 비율이 기준 비율 이상인 경우, 제1 화소 회로(PXC1)가 제1 화소(PXL1)의 발광 소자들(LD1, LD2)에 전기적으로 연결될 수 있다. 예를 들어, 기준 비율은 2:1, 3:1 등으로 결정될 수 있다. 반대로, 제1 화소(PXL1)에 포함되는 제1 극성 방향 발광 소자(LD1)의 개수와 제2 극성 방향 발광 소자(LD2)의 개수의 비율이 기준 비율보다 낮은 경우, 제2 화소 회로(PXC2)가 제1 화소(PXL1)의 발광 소자들(LD1, LD2)에 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 화소(PXL) 및 이를 포함하는 표시 장치(1000)는 발광 소자(LD)들의 배치 방향의 비율에 따라 선택적으로 제1 및 제2 전극들(ET1, ET2)이 연결되는 회로 및 전원들(VDD, VSS)을 서로 반대로 결정할 수 있다. 따라서, 제1 전원(VDD)과 제2 전원(VSS)의 전압차가 감소되어 소비 전력이 개선될 수 있으며, 랜덤하게 정렬되는 발광 소자(LD)들에 의한 휘도 편차 및 영상 얼룩이 개선될 수 있다.
도 10c는 도 1의 표시 장치에 포함되는 스캔 구동부의 일 예를 나타내는 블록도이다.
도 1, 도 10a, 및 도 10c를 참조하면, 스캔 구동부(200)는 제1 스캔 구동부(220) 및 제2 스캔 구동부(240)를 포함할 수 있다.
일 실시예에서, 하나의 단위 프레임 기간(1F)에 스캔 신호와 제어 신호가 모두 화소들에 공급되는 경우, 스캔 신호 및 제어 신호는 각각 서로 다른 스캔 구동부들로부터 생성 및 출력될 수 있다.
제1 스캔 구동부(220)는 제1 제어 신호(SCS)에 응답하여 스캔 신호를 스캔 라인들(SL)로 순차적으로 공급할 수 있다.
제2 스캔 구동부(240)는 제2 제어 신호(CCS)에 응답하여 제어 신호를 제어 라인들(CL)로 순차적으로 공급할 수 있다.
제2 스캔 구동부(240)가 제1 스캔 구동부(220)와 별개로 동작함으로써, 제어 신호의 공급이 스캔 신호에 구애받지 않는다. 따라서, 제어 신호의 공급 시점, 공급 기간 등이 표시 장치(1000)에 따라 자유롭게 설정될 수 있다.
한편, 제2 스캔 구동부(240)는 표시 장치(1000)의 시동 후 소정의 준비 기간(P1)에 포함되는 단위 프레임 기간(1F)에 제어 신호를 출력할 수 있다. 예를 들어, 표시 장치의 시동 후 턴-오프될 때까지, 제어 신호는 1회 스캐닝 후 공급되지 않을 수 있다. 이에 대응하여 제1 및 제2 선택 신호들 또한 준비 기간(P1)에만 공급될 수 있다.
도 11은 도 7의 화소를 포함하는 도 1의 표시 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 11의 동작은 제어 신호가 공급되는 기간을 제외하면 도 10a에 따른 표시 장치의 동작과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 1, 도 7, 및 도 11을 참조하면, 준비 기간(P1) 동안 제어 신호가 제어 라인들(CL1 내지 CLn, 단, n은 1보다 큰 자연수)로 순차적으로 공급되고, 표시 기간(P2) 동안 스캔 신호가 스캔 라인들(SL1 내지 SLn)로 순차적으로 공급될 수 있다.
준비 기간(P1)에 스캔 신호는 표시부(100)로 공급되지 않는다. 준비 기간(P1)에 제어 신호에 의해 선택 회로들(SC1, SC2)로 공급되는 제1 및 제2 선택 신호들에 응답하여 화소(PXL)마다 제1 화소 회로(PXC1) 또는 제2 화소 회로(PXC2)가 선택될 수 있다. 또한, 화소(PXL)마다 제1 및 제2 전극들(ET1, ET2)에 연결되는 전원 또는 회로가 결정될 수 있다.
이후, 표시 기간(P2)에 제어 신호, 제1 선택 신호, 및 제2 선택 신호는 모두 비활성화되고, 상기 신호들을 생성하는 구성들의 구동 또한 비활성화될 수 있다. 표시 기간(P2)에는 스캔 신호들이 순차적으로 공급되고, 영상이 표시될 수 있다.
도 12는 도 7의 화소의 일 예를 나타내는 도면이고, 도 13은 도 12의 화소를 포함하는 도 1의 표시 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 12의 화소는 기억 소자의 구성을 제외하면 도 7에 따른 화소와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 1, 도 12, 및 도 13을 참조하면, 화소(PXL)는 제1 전극(ET1), 제2 전극(ET2), 발광 소자들(LD1, LD2), 제1 화소 회로(PXC1), 제1 선택 회로(SC1'), 제2 화소 회로(PXC2), 및 제2 선택 회로(PC2')를 포함할 수 있다.
제1 선택 회로(SC1')는 제1 선택 신호에 기초하여 제1 화소 회로(PXC1)와 제1 전극(ET1) 사이의 전기적 연결 및 제2 전원(VSS)과 제2 전극(ET2) 사이의 전기적 연결을 제어할 수 있다.
일 실시예에서, 제1 선택 회로(SC1')는 제1 선택 트랜지스터(ST1), 제2 선택 트랜지스터(ST2), 제3 선택 트랜지스터(ST3), 및 기억 소자에 대응하는 커패시터(C1)를 포함할 수 있다.
커패시터(C1)는 제1 노드(N1)와 제3 전원(VGL) 사이에 연결될 수 있다. 제3 전원(VGL)은 소정의 정전압 전원 또는 그라운드 전원일 수 있다.
일 실시예에서, 제3 선택 트랜지스터(ST3)의 게이트 전극은 스캔 라인(SLi)에 연결될 수 있다. 즉, 제2 트랜지스터(T2)와 제3 선택 트랜지스터(ST3)의 게이트 전극들은 스캔 라인(SLi)에 공통으로 연결되며, 스캔 신호를 동시에 수신할 수 있다.
이에 따라, 매 프레임마다 제3 선택 트랜지스터(ST3)가 턴-온되고, 제1 선택 신호 라인(SEL1j)으로 공급되는 제1 선택 신호의 전압은 커패시터(C1)에 저장될 수 있다.
예를 들어, 제1 화소 회로(PXC1)가 선택되어야 하는 경우, 제1 선택 신호는 논리 로우 레벨을 가질 수 있다. 논리 로우 레벨의 전압이 커패시터(C1)에 저장되고, 제1 및 제2 선택 트랜지스터들(ST1, ST2)은 커패시터에 저장된 전압에 의해 단위 프레임 기간 동안 턴-온 상태를 유지할 수 있다.
이와 반대로, 제2 화소 회로(PXC2)가 선택되어야 하는 경우, 제1 선택 신호는 논리 하이 레벨을 가질 수 있다. 논리 하이 레벨의 전압이 커패시터(C1)에 저장되고, 제1 선택 회로(SC1')의 제1 및 제2 선택 트랜지스터들(ST1, ST2)은 커패시터에 저장된 전압에 의해 단위 프레임 기간 동안 턴-오프 상태를 유지할 수 있다.
제2 선택 회로(SC2') 또한 제1 선택 회로(SC1')와 동일하게 제2 선택 신호 라인(SEL2j)으로 공급되는 제2 선택 신호의 전압을 저장하는 커패시터(C1')를 포함할 수 있다.
이에 따라, 매 프레임 기간마다 스캔 신호의 공급에 대응하여 제1 및 제2 화소 회로들(PXC1, PXC2) 중 하나가 선택되어 영상을 표시할 수 있다. 따라서, 별도의 제어 신호를 생성하기 위한 구성 및 제어 라인들이 제거될 수 있다. 다만, 도 13에 도시된 바와 같이, 화소 회로 선택을 위해 제1 및 제2 선택 신호들은 매 프레임 기간마다 공급된다.
이와 같이, 기억 소자가 커패시터(C1, C1')만으로 구현됨으로써, 화소 구조 및 표시 영역의 배선 등이 더욱 단순화될 수 있다.
도 14는 도 7의 화소에 포함되는 화소 회로의 일 예를 나타내는 회로도이고, 도 15는 도 14의 화소의 동작의 일 예를 나타내는 타이밍도이다.
도 14는 제1 화소 회로의 일 예를 보여준다. 다만, 제2 화소 회로 또한 제1 화소 회로와 실질적으로 동일한 구성을 가질 수 있다.
도 7, 도 14, 및 도 15를 참조하면, 제1 화소 회로(PXC1-1)는 해당 수평 라인의 스캔 라인(SLi) 외에도 적어도 하나의 다른 스캔 라인에 더 접속될 수 있다. 일 예로, i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 스캔 라인(SLi-1) 및/또는 i+1번째 스캔 라인(SLi+1)에 더 접속될 수 있다. 또한, 실시예에 따라 제1 화소 회로(PXC1-1)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수 있다. 일 예로, 제1 화소 회로(PXC1-1)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 제1 화소 회로(PXC-1)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(도 7의 LSU)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5)를 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6) 및 제1 선택 회로(도 7의 SC1, 일 예로, 제1 선택 트랜지스터(ST1))를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 전극)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 화소 노드(PN1)에 연결될 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 스캔 라인(SLi)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SLi)으로부터 주사 신호가 공급될 때 턴-온되어 데이터 라인(DLj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 화소 노드(PN1) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 스캔 라인(SLi)에 연결될 수 있다. 제3 트랜지스터(T3)는 스캔 라인(SLi)으로부터 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 화소 노드(PN1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(SLi-1)에 연결될 수 있다. 제4 트랜지스터(T4)는 i-1번째 스캔 라인(SLi-1)으로 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 화소 노드(PN1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P 타입의 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어 라인, 일 예로 i번째 발광 제어 라인(ELi)에 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 제2 화소 노드(PN2) 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(ELi)에 연결될 수 있다.
제7 트랜지스터(T7)는 제2 화소 노드(PN2)와 초기화 전원(Vint) 사이에 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(SLi+1)에 연결될 수 있다. 제7 트랜지스터(T7)는 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 스캔 라인, 즉 i번째 스캔 라인(SLi)에 연결될 수도 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 화소 노드(PN1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
일 실시예에서, 도 15에 도시된 바와 같이, 제어 라인을 통해 화소(PXL)의 선택 회로들(SC1, SC2)에 공급되는 제어 신호는 i번째 스캔 라인(SLi)으로 공급되는 스캔 신호에 동기하여 공급될 수 있다. 다만, 이는 예시적인 것으로서, 제어 신호가 공급되는 타이밍이 이에 한정되는 것은 아니다.
한편, 도 14에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 일부는 폴리실리콘 기반의 LTPS 액티브층을 포함하는 LTPS 트랜지스터이고, 다른 일부는 산화물 반도체 액티브층을 포함하는 산화물 반도체 트랜지스터일 수 있다.
도 16은 도 7의 화소에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
도 16의 화소 회로는 트랜지스터들의 타입 및 제3 트랜지스터의 구성을 제외하면 도 7에 따른 화소와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 7 및 도 16을 참조하면, 도 16의 화소 회로(PXC1-2)는 제1 내지 제3 트랜지스터들(T1, T2, T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
화소 회로(PXC1-2)는 외부 보상 방식의 화소에 적용될 수 있다.
제3 트랜지스터(T3)는 리드아웃 라인(RLj)과 제1 트랜지스터(T1)의 일 전극(예를 들어, 제2 화소 노드(PN2)) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSLi)에 연결될 수 있다. 제3 트랜지스터(T3)는 센싱 라인(SSLi)을 통해 전달되는 센싱 신호에 응답하여 센싱 전류를 리드아웃 라인(RLm)으로 전달할 수 있다. 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다. 센싱 전류와 센싱을 위한 전압의 관계에 따라 이동도 및 문턱 전압 정보가 산출될 수 있다. 또한, 센싱 전류는 발광 소자들(LD1, LD2)을 포함하는 광원 유닛(LSU)일 실시예에서, 센싱 전류는 전압 형태로 변환되어 데이터 전압의 보상 동작에 이용될 수도 있다.
스토리지 커패시터(Cst)는 제1 화소 노드(PN1)와 제2 화소 노드(PN2) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 화소 노드(PN1)의 전압을 저장할 수 있다.
도 16에는 트랜지스터들(T1, T2, T3)이 NMOS 트랜지스터인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 적어도 일부의 트랜지스터들은 PMOS 트랜지스터로 대체될 수도 있다.
이와 같이, 선택 회로(SC1)를 포함하는 화소에는 다양한 구조의 화소 회로들이 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 화소 및 이를 포함하는 표시 장치는 발광 소자들의 배치 방향의 비율에 따라 선택적으로 제1 및 제2 전극들이 연결되는 회로 및 전원들(VDD, VSS)을 서로 반대로 결정할 수 있다. 따라서, 제1 전원과 제2 전원의 전압차가 감소되어 소비 전력이 개선될 수 있으며, 랜덤하게 정렬되는 발광 소자들에 의한 휘도 편차 및 영상 얼룩이 개선될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
ET1: 제1 전극 ET2: 제2 전극
LD, LD1, LD2: 발광 소자 PXC1: 제1 화소 회로
PXC2: 제2 화소 회로 PXL: 화소
SC1: 제1 선택 회로 SC2: 제2 선택 회로
T1~T7: 트랜지스터 ST1~ST3: 선택 트랜지스터
IT1~IT4: 인버팅 트랜지스터 ME1, ME2: 기억 소자
CL: 제어 라인 IV1: 제1 인버터
IV2: 제2 인버터 C1, C1': 커패시터
100: 표시부 200: 스캔 구동부
300: 데이터 구동부 400: 선택 신호 구동부
500: 타이밍 제어부 1000: 표시 장치

Claims (20)

  1. 서로 이격하여 배치되는 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들;
    제1 전원에 연결되고, 스캔 신호 및 데이터 신호에 기초하여 구동 전류를 생성하는 제1 화소 회로; 및
    제1 선택 신호 및 상기 제1 선택 신호를 활성화하는 제어 신호에 기초하여, 상기 제1 화소 회로와 상기 제1 전극 사이의 전기적 연결 및 상기 제1 전원과 다른 제2 전원과 상기 제2 전극 사이의 전기적 연결을 제어하는 제1 선택 회로를 포함하며,
    상기 제1 선택 회로는,
    상기 제1 화소 회로와 상기 제1 전극 사이에 연결되고, 게이트 전극이 제1 노드에 연결되는 제1 선택 트랜지스터;
    상기 제2 전원과 상기 제2 전극 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제2 선택 트랜지스터; 및
    상기 제1 선택 신호를 공급하는 제1 선택 라인에 연결되는 제3 선택 트랜지스터를 포함하는 것을 특징으로 하는 화소.
  2. 제 1 항에 있어서,
    상기 제1 전원에 연결되고, 상기 스캔 신호 및 상기 데이터 신호에 기초하여 구동 전류를 생성하는 제2 화소 회로; 및
    제2 선택 신호에 기초하여, 상기 제2 화소 회로와 상기 제2 전극 사이의 전기적 연결 및 상기 제2 전원과 상기 제1 전극 사이의 전기적 연결을 제어하는 제2 선택 회로를 더 포함하는 것을 특징으로 하는 화소.
  3. 제 2 항에 있어서, 상기 제1 선택 회로는,
    상기 제1 노드에 연결되는 기억 소자를 더 포함하고,
    상기 제3 선택 트랜지스터는 상기 제1 선택 라인과 상기 기억 소자 사이에 연결되고, 게이트 전극이 상기 제어 신호를 공급하는 제어 라인에 연결되는 것을 특징으로 하는 화소.
  4. 제 3 항에 있어서, 상기 기억 소자는,
    상기 제1 노드와 상기 제3 선택 트랜지스터 사이에서 상호 피드백 연결되는 제1 인버터 및 제2 인버터를 포함하는 것을 특징으로 하는 화소.
  5. 제 4 항에 있어서, 상기 제1 인버터는,
    상기 제1 노드와 로우 전원(low power source) 사이에 연결되고, 게이트 전극이 제2 노드에 연결되는 제1 인버팅 트랜지스터; 및
    상기 제1 노드와 하이 전원(high power source) 사이에 연결되고, 게이트 전극이 상기 제2 노드에 연결되는 제2 인버팅 트랜지스터를 포함하는 것을 특징으로 하는 화소.
  6. 제 5 항에 있어서, 상기 제2 인버터는,
    상기 제2 노드와 상기 로우 전원 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제3 인버팅 트랜지스터; 및
    상기 제2 노드와 상기 하이 전원 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는 제4 인버팅 트랜지스터를 포함하는 것을 특징으로 하는 화소.
  7. 제 3 항에 있어서, 상기 기억 소자는,
    상기 제1 노드와 제3 전원 사이에 연결되는 커패시터를 포함하는 것을 특징으로 하는 화소.
  8. 제 7 항에 있어서, 상기 제어 신호는 상기 스캔 신호와 동일한 것을 특징으로 하는 화소.
  9. 제 2 항에 있어서, 상기 제2 선택 회로는,
    상기 제2 화소 회로와 상기 제2 전극 사이에 연결되고, 게이트 전극이 제1 노드에 연결되는, 제1 선택 트랜지스터;
    상기 제2 전원과 상기 제1 전극 사이에 연결되고, 게이트 전극이 상기 제1 노드에 연결되는, 제2 선택 트랜지스터;
    상기 제1 노드에 연결되는 기억 소자; 및
    상기 제2 선택 신호를 공급하는 제2 선택 라인과 상기 기억 소자 사이에 연결되고, 게이트 전극이 상기 제어 신호를 공급하는 제어 라인에 연결되는, 제3 선택 트랜지스터를 포함하는 것을 특징으로 하는 화소.
  10. 제 2 항에 있어서, 상기 발광 소자들 각각은 극성 방향이 서로 반대인 제1 극성 방향 발광 소자 및 제2 극성 방향 발광 소자 중 하나인 것을 특징으로 하는 화소.
  11. 제 10 항에 있어서, 상기 제1 극성 방향 발광 소자의 개수가 상기 제2 극성 방향 발광 소자의 개수 이상인 경우, 상기 제1 선택 신호에 응답하여 상기 제1 화소 회로가 상기 발광 소자에 전기적으로 연결되고, 상기 제2 화소 회로가 상기 발광 소자들에 전기적으로 연결되지 않는 것을 특징으로 하는 화소.
  12. 제 10 항에 있어서, 상기 제1 극성 방향 발광 소자의 개수가 상기 제2 극성 방향 발광 소자의 개수보다 적은 경우, 상기 제2 선택 신호에 응답하여 상기 제2 화소 회로가 상기 발광 소자에 전기적으로 연결되고, 상기 제1 화소 회로가 상기 발광 소자들에 전기적으로 연결되지 않는 것을 특징으로 하는 화소.
  13. 제 10 항에 있어서, 상기 제1 극성 방향 발광 소자의 개수와 상기 제2 극성 방향 발광 소자의 개수의 비율이 기준 비율 이상인 경우, 상기 제1 화소 회로가 상기 발광 소자들에 전기적으로 연결되고,
    상기 제1 극성 방향 발광 소자의 개수와 상기 제2 극성 방향 발광 소자의 개수의 비율이 상기 기준 비율보다 낮은 경우, 상기 제2 화소 회로가 상기 발광 소자들에 전기적으로 연결되는 것을 특징으로 하는 화소.
  14. 제 10 항에 있어서, 상기 제1 화소 회로가 상기 발광 소자들에 전기적으로 연결되는 경우, 상기 제2 전극으로 상기 제2 전원의 전압이 공급되고,
    상기 제2 화소 회로가 상기 발광 소자들에 전기적으로 연결되는 경우, 상기 제1 전극으로 상기 제2 전원의 전압이 공급되는 것을 특징으로 하는 화소.
  15. 제 2 항에 있어서, 상기 제1 및 제2 화소 회로들 각각은,
    게이트 전극으로 인가되는 전압에 기초하여 상기 발광 소자들로 공급되는 상기 구동 전류를 제어하는 제1 트랜지스터; 및
    상기 데이터 신호를 공급하는 데이터 라인과 상기 제1 트랜지스터 사이에 연결되고, 게이트 전극이 상기 스캔 신호를 공급하는 스캔 라인에 연결되는, 제2 트랜지스터를 포함하는 것을 특징으로 하는 화소.
  16. 서로 이격하여 배치되는 제1 전극 및 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들을 각각 포함하는 화소들;
    스캔 라인들을 통해 상기 화소들에 스캔 신호를 공급하고, 제어 라인들을 통해 상기 화소들에 제어 신호를 공급하는 스캔 구동부;
    데이터 라인들을 통해 상기 화소들에 데이터 신호를 공급하는 데이터 구동부; 및
    제1 선택 신호 라인들을 통해 제1 선택 신호를 상기 화소들에 공급하고, 제2 선택 신호 라인들을 통해 제2 선택 신호를 상기 화소들에 공급하는 선택 신호 구동부를 포함하고,
    상기 화소들 각각은,
    제1 전원에 연결되고, 상기 스캔 신호 및 상기 데이터 신호에 기초하여 구동 전류를 생성하는 제1 구동 트랜지스터를 포함하는 제1 화소 회로;
    상기 제1 선택 신호에 응답하여, 상기 제1 화소 회로와 상기 제1 전극을 전기적으로 연결하고, 제2 전원과 상기 제2 전극을 전기적으로 연결하는, 제1 선택 회로;
    상기 제1 전원에 연결되고, 상기 스캔 신호 및 상기 데이터 신호에 기초하여 구동 전류를 생성하는 제2 구동 트랜지스터를 포함하는 제2 화소 회로; 및
    상기 제2 선택 신호에 응답하여, 상기 제2 화소 회로와 상기 제2 전극을 전기적으로 연결하고, 상기 제2 전원과 상기 제1 전극을 전기적으로 연결하는 제2 선택 회로를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 표시 장치의 구동 시, 상기 스캔 구동부는,
    상기 제어 라인들로 상기 제어 신호를 순차적으로 1회 공급한 후 상기 제어 신호의 공급을 중단하는 것을 특징으로 하는 표시 장치.
  18. 제 16 항에 있어서, 상기 선택 신호 구동부는, 상기 제어 신호에 대응하여 상기 제1 선택 신호 및 상기 제1 선택 신호의 반전 신호인 상기 제2 선택 신호를 상기 제1 및 제2 선택 신호 라인들을 통해 화소열들 각각에 공급하는 것을 특징으로 하는 표시 장치.
  19. 제 16 항에 있어서, 상기 발광 소자들 각각은 극성 방향이 서로 반대인 제1 극성 방향 발광 소자 및 제2 극성 방향 발광 소자 중 하나인 것을 특징으로 하는 표시 장치.
  20. 제 16 항에 있어서, 상기 화소들 중 제1 화소의 상기 제1 전극은 상기 제1 화소 회로에 연결되고, 상기 제1 화소의 상기 제2 전극은 상기 제2 전원에 연결되며,
    상기 화소들 중 제2 화소의 상기 제1 전극은 상기 제2 전원에 연결되고, 상기 제2 화소의 상기 제2 전극은 상기 제2 화소 회로에 연결되는 것을 특징으로 하는 표시 장치.
KR1020190094307A 2019-08-02 2019-08-02 화소 및 이를 포함하는 표시 장치 Active KR102765728B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190094307A KR102765728B1 (ko) 2019-08-02 2019-08-02 화소 및 이를 포함하는 표시 장치
CN202010759564.9A CN112309305B (en) 2019-08-02 2020-07-31 Pixel and display device including the same
EP20188890.6A EP3772054B1 (en) 2019-08-02 2020-07-31 Pixel
US16/944,940 US11417266B2 (en) 2019-08-02 2020-07-31 Pixel comprising micro or nano light-emitting elements, and display device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190094307A KR102765728B1 (ko) 2019-08-02 2019-08-02 화소 및 이를 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20210016211A KR20210016211A (ko) 2021-02-15
KR102765728B1 true KR102765728B1 (ko) 2025-02-13

Family

ID=71899572

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190094307A Active KR102765728B1 (ko) 2019-08-02 2019-08-02 화소 및 이를 포함하는 표시 장치

Country Status (3)

Country Link
US (1) US11417266B2 (ko)
EP (1) EP3772054B1 (ko)
KR (1) KR102765728B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102756200B1 (ko) 2020-04-10 2025-01-20 삼성디스플레이 주식회사 표시 장치
KR102810913B1 (ko) 2020-10-20 2025-05-23 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
CN115312001B (zh) * 2022-10-12 2022-12-09 惠科股份有限公司 像素驱动电路及其驱动方法和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813732B1 (ko) 2003-05-07 2008-03-13 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 Ｅｌ 표시 장치 및 ｅｌ 표시 장치의 구동 방법
KR101278205B1 (ko) 2005-09-16 2013-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치의 구동방법
WO2018000982A1 (zh) * 2016-06-30 2018-01-04 京东方科技集团股份有限公司 像素电路及驱动方法和显示设备
CN108922476A (zh) * 2018-06-21 2018-11-30 武汉华星光电半导体显示技术有限公司 一种oled像素驱动电路及oled显示器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI429327B (zh) 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
CN103413519B (zh) * 2013-07-18 2016-05-11 京东方科技集团股份有限公司 一种像素电路及其驱动方法、阵列基板和显示装置
KR101845907B1 (ko) 2016-02-26 2018-04-06 피에스아이 주식회사 초소형 led 모듈을 포함하는 디스플레이 장치
KR102455784B1 (ko) * 2017-11-17 2022-10-18 삼성디스플레이 주식회사 표시 장치
JP6604374B2 (ja) * 2017-12-26 2019-11-13 セイコーエプソン株式会社 電気光学装置及び電子機器
KR102600928B1 (ko) * 2018-07-05 2023-11-14 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813732B1 (ko) 2003-05-07 2008-03-13 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 Ｅｌ 표시 장치 및 ｅｌ 표시 장치의 구동 방법
KR101278205B1 (ko) 2005-09-16 2013-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치의 구동방법
WO2018000982A1 (zh) * 2016-06-30 2018-01-04 京东方科技集团股份有限公司 像素电路及驱动方法和显示设备
CN108922476A (zh) * 2018-06-21 2018-11-30 武汉华星光电半导体显示技术有限公司 一种oled像素驱动电路及oled显示器

Also Published As

Publication number Publication date
US20210035492A1 (en) 2021-02-04
CN112309305A (zh) 2021-02-02
EP3772054B1 (en) 2024-05-01
EP3772054A1 (en) 2021-02-03
KR20210016211A (ko) 2021-02-15
US11417266B2 (en) 2022-08-16

Similar Documents

Publication Publication Date Title
CN110890383B (zh) 显示装置
CN112740405B (zh) 显示装置及其制造方法
US12165576B2 (en) Pixel, display device having same and driving method thereof
JP5214030B2 (ja) 表示装置
KR102805320B1 (ko) 표시 장치 및 그의 제조 방법
KR20200062458A (ko) 표시 장치
KR102765728B1 (ko) 화소 및 이를 포함하는 표시 장치
CN103988247B (zh) 显示装置及其控制方法
KR102810913B1 (ko) 화소 및 이를 구비한 표시 장치
KR102756200B1 (ko) 표시 장치
KR102765748B1 (ko) 표시 장치
CN106991966A (zh) 阵列基板及驱动方法、显示面板和显示装置
JP2013210407A (ja) 画素回路及び表示装置
US20250008771A1 (en) Display device and display panel
TWI771895B (zh) 畫素電路及其驅動方法
CN112309305B (en) Pixel and display device including the same
KR102747412B1 (ko) 표시 장치 및 그 구동 방법
KR102315419B1 (ko) 유기전계발광 표시장치
KR20250086388A (ko) 화소 및 이를 포함하는 표시 장치
JP2024120871A (ja) 画素及び表示装置
KR20250024620A (ko) 화소 및 이를 구비하는 표시 장치
KR20250110981A (ko) 주사 구동부 및 이를 포함하는 표시 장치
CN119380662A (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20190802

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20220719

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20190802

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240117

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20240813

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

AMND Amendment
PX0901 Re-examination

Patent event code: PX09012R01I

Patent event date: 20241112

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20241120

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

X701 Decision to grant (after re-examination)
PG1601 Publication of registration