JP2008158439A

JP2008158439A - アクティブマトリクス型表示パネル

Info

Publication number: JP2008158439A
Application number: JP2006349915A
Authority: JP
Inventors: Kazuyoshi Kawabe; 和佳川辺
Original assignee: Eastman Kodak Co
Current assignee: Eastman Kodak Co
Priority date: 2006-12-26
Filing date: 2006-12-26
Publication date: 2008-07-10
Also published as: WO2008088532A3; WO2008088532A2

Abstract

【課題】アクティブマトリクス型表示パネルにおいて、消費電流を低減する。
【解決手段】第１駆動トランジスタ２と、第２駆動トランジスタ４とで、スタティックメモリを形成する。データライン７からのデータ電圧がゲートトランジスタ５を介し入力されてスタティックメモリに記憶される。第１および第２駆動トランジスタ２，４には、第２および第２有機ＥＬ素子１，３が接続されており、いずれかを非発光、他方を発光可能にすることで、データ電圧に応じた発光が行われる。
【選択図】図１Ａ

Description

本発明は、画素毎にデータ取り入れを制御するトランジスタを有するアクティブマトリクス型表示パネルに関する。

アクティブマトリクス型表示パネルは、高解像度化が可能であるため、ディスプレイとして広く普及している。ここで、アクティブマトリクス型のディスプレイは画素一つ一つに表示状態を決定するための能動素子が必要となる。特に、有機ＥＬディスプレイ等電流駆動型の場合には有機ＥＬ素子に電流を供給し続けることが可能な駆動トランジスタが備えられている。駆動トランジスタには、アモルファスシリコンやポリシリコンなどの薄膜により形成される薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）が用いられるが、このＴＦＴの特性を均一化することは難しい。

ＴＦＴの特性を回路技術で補正する方法がいくつか提案されており、その１つとしてデジタル駆動が提案されている（特許文献１）。

特開２００５−３３１８９１

しかし、デジタル駆動では、１フレーム期間を複数のサブフレーム期間に分割し、それぞれある一定の発光期間が与えられたサブフレーム期間に点灯するか否かを制御するデータを画素に書き込む必要がある。このため、データを転送するための消費電力が増加する。例えば、１フレーム期間が８つのサブフレームで分割されていると、通常の１回のスキャンでアナログ電圧を書き込む場合と比較し、１フレーム期間に８回画素にアクセスする必要があるため、８倍かそれ以上の電力を消費していた。従って、デジタル駆動の表示パネルにおいては、省電力を減少することがより求められている。

本発明は、アクティブマトリクス型表示パネルであって、各画素が、データラインからのデジタルデータの入力を制御する選択トランジスタと、一対のトランジスタを有するとともに、正電源および負電源間に配置され、選択トランジスタがオンしたときに入力されてくるデジタルデータに応じて一方のトランジスタがオンし、他方のトランジスタがオフして、入力されてくるデジタルデータを記憶するスタティックメモリと、このスタティックメモリの一対のトランジスタの中のいずれか一方のトランジスタに流れる電流によって発光する発光素子と、を有し、前記入力されてくるデータに応じて前記発光素子の発光が制御されることを特徴とする。

また、前記スタティックメモリは、
一端が電源に接続され、前記選択トランジスタの出力側にゲートが接続され、前記デジタルデータによってオンオフされる第１トランジスタと、
一端が電源に接続され、前記第１トランジスタの他端にゲートが接続され、前記第１トランジスタのオンオフ状態に応じてオンオフされる第２トランジスタと、
を有し、
前記第２トランジスタの他端が前記第１トランジスタのゲートおよび前記選択トランジスタの出力側に接続されており、
入力されてくるデジタルデータに応じて前記第１トランジスタおよび第２トランジスタが相補的にオンされることが好適である。

また、前記第１トランジスタおよび第２トランジスタの他端にそれぞれ発光素子が接続され、２つの発光素子の中の一方が光を射出し、他方は遮光されていることが好適である。

また、前記遮光されている発光素子と、この遮光された発光素子に接続される前記第１または第２トランジスタのいずれか一方との間に、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタの他方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、遮光されている発光素子への電流供給を遮断することが好適である。

また、前記第１トランジスタおよび第２トランジスタの一方の他端に発光素子が接続され、前記第１または第２トランジスタのいずれか他方には、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタ一方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、前記第１または第２のトランジスタの他方がオンした際にここに流れる電流を遮断することが好適である。

また、少なくとも１フレーム分のデジタルデータを記憶するフレームメモリを有し、このフレームメモリからデータラインにデジタルデータが供給されることが好適である。

また、画素の行毎にゲートラインが配置されており、このゲートラインをゲートドライバによって駆動して前記選択トランジスタを制御し、前記ゲートドライバは、所定の範囲の行のみを順次選択可能であり、これによって選択された範囲内の画素のみのデータ更新が可能であることが好適である。

また、前記フレームメモリは、各画素に対応して、１ビットのデジタルデータと、複数ビットのデジタルデータの両方を格納可能であり、単色画素メモリ表示モードの場合には１フレームに１ビットのデジタルデータを、多階調モードの場合には複数のサブフレームに複数ビットのデジタルデータを前記データラインに供給することが好適である。

また、前記フレームメモリからの１ビットのデジタルデータまたは複数ビットのデジタルデータは、各列のデータラインに対しいずれかを選択可能であり、表示モードを部分的に変更可能であることが好適である。

また、前記発光素子は、有機ＥＬ素子であることが好適である。

このように、本発明によれば、各画素においてスタティックメモリを有しているため、一旦書き込んだデータについては電源がオフされるまで維持されるため、リフレッシュが不要であり、特に表示を変更しない場合において省電力化を図ることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

（実施形態１）
図１Ａおよび図１Ｂには、本発明の画素回路の構成が示されており、図１Ａは画素等価回路、図１Ｂは発光面の反対側から見た画素回路配置配線図（レイアウト）である。

この画素回路は、発光に寄与する第１有機ＥＬ素子（発光素子）１、それを駆動する第１駆動トランジスタ（第１トランジスタ）２、発光に寄与しない第２有機ＥＬ素子（発光素子）３、それを駆動する第２駆動トランジスタ（第２トランジスタ）４、選択信号が供給されるゲートライン６により、第１駆動トランジスタ２のゲート端子へ、データライン７に供給されたデータ電圧の供給を制御するゲートトランジスタ（選択トランジスタ）５から構成されている。このように、この画素回路では、従来では必要だったデータ電圧を保持するための保持容量が不要である。なお、この例では、第１駆動トランジスタ２、第２駆動トランジスタ４およびゲートトランジスタ５は、全てＰ型ＴＦＴで構成されている。

第１有機ＥＬ素子１のアノードは、第１駆動トランジスタ２のドレイン端子および第２駆動トランジスタ４のゲート端子に接続されている。第１駆動トランジスタ２のゲート端子は、第２有機ＥＬ素子３のアノード、第２駆動トランジスタ４のドレイン端子およびゲートトランジスタ５のソース端子に接続されている。ゲートトランジスタ５のゲート端子はゲートライン６、ドレイン端子はデータライン７へ接続されている。第１駆動トランジスタ２および第２駆動トランジスタ４のソース端子は電源ライン８に接続され、第１有機ＥＬ素子１および第２有機ＥＬ素子３のカソードは、カソード電極９へ接続されている。

ゲートライン６が選択される（Ｌｏｗとされる）と、ゲートトランジスタ５がオンし、データライン７に供給されているデータ電圧が、ゲートトランジスタ５を介して画素回路内部に取り込まれる。

データ電圧がＬｏｗの場合、第１駆動トランジスタ２がオンする。第１駆動トランジスタ２がオンすると、第１有機ＥＬ素子１のアノードは、電源電圧ＶＤＤが供給されている電源ライン８に接続され、第１有機ＥＬ素子１に電流が流れて発光する。それと同時に第２駆動トランジスタ４のゲート端子もＶＤＤとなり、第２駆動トランジスタ４はオフし、それによって第２有機ＥＬ素子３のアノードはカソード電位ＶＳＳまで低下する。このカソード電位ＶＳＳは第１駆動トランジスタ２のゲート端子に供給されるため、ゲートライン６をＨｉｇｈとしてゲートトランジスタ５がオフした後も、書き込まれたデータ電圧Ｌｏｗにより設定された状態がＶＤＤ及びＶＳＳが与えられている間維持される。

データ電圧がＨｉｇｈの場合、第１駆動トランジスタ２はオフして第１有機ＥＬ素子１のアノードはカソード電位ＶＳＳまで低下する。このカソード電位ＶＳＳは、第２駆動トランジスタ２のゲート端子に供給されるため、第２駆動トランジスタ４はオンし、第２有機ＥＬ素子３のアノードは電源電圧ＶＤＤが供給される電源ライン８に接続され、第２有機ＥＬ素子３に電流が流れる。第２有機ＥＬ素子３のアノード電位は、第１駆動トランジスタ２のゲート端子に反映されて電源電圧ＶＤＤとなるため、ゲートライン６をＨｉｇｈとしてゲートトランジスタ５をオフした後も、書き込まれたデータ電圧Ｈｉｇｈにより設定された状態がＶＤＤ及びＶＳＳが与えられている間維持される。

第２有機ＥＬ素子３は発光に寄与しないため、第１有機ＥＬ素子１の発光状態が画素の発光状態を決定する。

発光に寄与しない第２有機ＥＬ素子３の構成方法としては、第１有機ＥＬ素子１と異なる発光しない素子（抵抗性を示す素子であればよい）を形成する方法もあるが、発光する第１有機ＥＬ素子１と発光しない有機ＥＬ素子３の２つの素子を形成する必要があるため、製造工程が複雑になる。そこで、同じ素子で両者を形成し、第２有機ＥＬ素子３を、画素回路を形成する配線などで遮光し、光が発光面から外へ出ないように形成することが好適である。

光が画素回路側と反対側に取り出されるトップエミッション構造の場合には、ブラックマトリクスなどの遮光膜が第２有機ＥＬ素子３を遮光する位置にコーティングされたガラス基板を対向基板として、画素回路が形成されている基板と張り合わせて遮光してもよい。

いずれにしても、第２有機ＥＬ素子３は発光に寄与しないため、図１Ｂに示されるように発光面積を小さくし、発光する第１有機ＥＬ素子１の発光面積が大きく確保できるように配置配線することが好適である。

図２には、図１Ａ、図１Ｂに示される画素１３がマトリクス状に配置された画素メモリアレイ１０、ゲートライン６を駆動するゲートドライバ１１、データライン７を駆動するデータドライバ１２から構成された有機ＥＬディスプレイの全体構成が示されている。電源ライン８、カソード電極９は全画素で共有され、外部よりそれぞれＶＤＤ、ＶＳＳが供給されている。

低温ポリシリコンなどのプロセスで作製される高性能なトランジスタを用いると、ゲートドライバ１１やデータドライバ１２は画素１３と同じガラス基板上に形成できるが、デジタル駆動においてはフレーム映像を複数のサブフレームに分割するためにフレームメモリが必要になる。このため、データドライバ１２をドライバＩＣとして構成し、ゲートドライバ１１を画素１３と同じガラス基板上に形成する方がより現実的であるため、以降この構成を前提として説明する。

図３には、データドライバ１２の内部構成が示されている。外部入力から入力処理部１４へ入力される入力データは、フルカラー表示の場合、赤（Ｒ）、緑（Ｇ）、青（Ｂ）もしくはこれに白（Ｗ）を加えた１ないし数ピクセル単位で転送される映像データ及びそれらを転送するクロック信号やタイミング信号である。この入力データ中の映像データは、入力処理部１４で１ラインの映像データとして蓄積され、フレームメモリ１５へライン単位で転送されて格納される。フレームメモリ１５に格納された１画面分の映像データは、ライン単位で読み出され、出力処理部１６により、有機ＥＬパネル１７にライン単位で出力される。有機ＥＬパネル１７は、供給される映像データを表示に反映させる。ただし、ここではフレームメモリ１５へ格納するタイミング信号や、読み出し、有機ＥＬパネル１７へ出力するためのタイミング信号については説明を省略する。

このように、入力処理部１４と出力処理部１６の間にフレームメモリ１５を導入した構成では、映像データが一旦フレームメモリ１５に格納されると、外部より映像データを入力しなくても有機ＥＬパネル１７にフレームメモリ１５より映像データを供給できる。このため、表示を継続するために、外部より映像データを入力し続ける必要がない。これによって、外部からのデータ転送に要する消費電力を低減できることから、低消費電力化が必要な携帯端末に搭載されているＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）などでよく用いられている。

デジタル駆動の場合、各サブフレーム期間において、それぞれのサブフレームデータを一画面単位で更新していくため、スキャンによる消費電力が増加する。しかし、本実施形態においては、図１Ａ、図１Ｂに示されるように、画素内部にリフレッシュする必要の無いスタティックメモリを導入し、次に説明する方法で駆動する。これによって、デジタル駆動においても消費電力を低減できる。

一般に、携帯型ノートパソコンや、携帯電話、携帯型ミュージックプレーヤーに代表される携帯端末では、映像や動画を表示する機会も多いが、電子メールやメニュー画面などの単純な操作を促す機能的な表示を行う場合も多々ある。従来の画素回路には、スタティックメモリが内蔵されていないため、映像の変化がほとんど無く、ただ機能を提供するための単純な映像の場合であっても、ある周期で常にリフレッシュし続ける必要があった。従って、表示が変わらない場合においても、リフレッシュするための電力は常に消費される。このため、従来のアナログ駆動の画素回路においても余計な電力が消費されていたが、デジタル駆動においてはより消費電力が大きくなることから、リフレッシュ動作は出来る限り回避したい。

画素回路内部にスタティックメモリを導入すると、１ビットとデータの格納容量は少ないが、一度書き込むと電源を切らない限り保持されるため、この機能を積極的に用いることでリフレッシュ動作を回避できる。

大抵の電子メールやメニュー画面などは白地背景に黒字文字という構成が多く用いられ、ユーザーがタイプした文字や、選択した部分のみ更新されるという特徴がある。この特徴を考慮すると、画素回路内部にスタティックメモリを導入した図１の画素回路と部分的に映像を書き換える部分更新処理を組み合わせるとより低消費電力化できる。この点について、図４を用いてより詳細に説明する。

図４には、１画素あたり７ビットのデータを格納できる、データドライバ１２に内蔵されているフレームメモリ１５と、１画素あたり１ビットのデータを格納可能な画素メモリアレイ１０に格納されている映像を部分的に更新する例が示されている。

フレームメモリ１５に記憶されている７ビットデータの内のＥ０ビットは、１ビット画素メモリ表示のために用いられ、残りのＤ０〜Ｄ５は６ビットの多階調表示の際に用いられる。このように、フレームメモリ１５は、２種類のデータを同時に格納できるように構成されている。

領域Ａ及び領域Ｂがいずれも１ビット画素メモリ表示モードで表示され、領域Ａのみ更新する場合を考える。外部より、フレームメモリ１５内部の領域ＡのＥ０ビットを更新し、表示に反映させることを促す信号が入力されると、フレームメモリ１５より、領域Ａの最上ラインＭから７ビットデータが順に最下ラインＮまで読み出される。

７ビットデータのうちＥ０かＤ０〜Ｄ５のいずれを選択するか指定するデータ選択信号をラインＭからＮまでＨｉｇｈとしてＥ０を選択すると、Ｅ０のデータが出力処理部１６から画素メモリアレイ１０に出力され、画素メモリアレイ１０のラインのＭ〜Ｎ領域のデータがフレームメモリ１５内のＥ０のデータによって更新される。なお、実際にデータが更新されるのは領域Ａのみで領域Ｂは同じデータが再書き込みされる。

領域Ａが、多階調表示モード、領域Ｂが１ビットの画素メモリ表示モードの場合、ラインＭからＮまでは多階調表示モードで領域Ａを更新する。この場合、データ選択信号は領域Ａの部分でＬｏｗとなり、その時にはＤ０〜Ｄ５を選択する。領域Ａの部分は各サブフレームでそれぞれのサブフレームデータで更新されるが、領域Ｂの部分は同じデータで再書き込みされる。

領域Ｂが多階調表示モードの場合は全画面で多階調表示モードとなる。この場合データ選択信号は総てのラインでＬｏｗである。

このように、１ビットの単色画素メモリ表示モードで特定の部分を更新する場合や、特定の領域を多階調表示する場合では、更新する領域が限定されるため、リフレッシュ動作を最小限に抑えることができ、より消費電力を低減できる。

このような部分更新処理において、重要な役割を担うのがゲートドライバ１１である。ゲートドライバ１１がデコーダを内蔵した構成であれば任意のラインに直接アクセスできるため、柔軟性が高く、部分更新を行いやすい。例えば２５６ライン以内のラインをアクセスする場合、８ビットの制御線に選択したいラインについての８ビットデータ（選択データ）を入力すれば、１ラインずつ直接選択するラインを指定できる。このように、デコーダはメモリなど、ランダムアドレッシングを多用する場合には有効であるが、通常最上ラインから最下ラインまで順にアクセスするシーケンシャルアドレッシングが用いられるディスプレイにおいては制御が多少複雑でオーバーヘッドが大きい。

シーケンシャルアドレッシングではシフトレジスタを用い、１クロックを入力することでアドレスを更新（＋１する）ことができるが、ランダムアドレッシングではカウントアップしたアドレスを常に指定しなければならない。

また、ライン数が増加するとアドレスが増加するため、デコード回路が大きくなってしまい、動作スピードも遅くなる。そのため、高解像度なディスプレイに適用する場合には、より高性能なトランジスタを用いる方が望ましい。

図２のように、ゲートドライバ１１を画素１３と同じガラス基板上に形成しないで、ドライバＩＣとして構成したり、データドライバ１２内に組み込んだりするとより効果的である。

また、シフトレジスタを用いたシーケンシャルアドレッシングで、図５のようにゲートドライバ１１を分割することでより効果的に部分更新処理を行うことができる。

図５には、画素メモリアレイ１０を上部（ａ）、中部（ｂ）、下部（ｃ）の３つのブロックに分割し、ゲートドライバ１１を、画素メモリアレイ１０の上部ａのゲートラインを駆動する上部ゲートドライバ１１ａ、中部を駆動する中部ゲートドライバ１１ｂ、下部を駆動する下部ゲートドライバ１１ｃに分割した構成が示されている。ただし、図５では、シフトレジスタに入力するクロック、及びシフトレジスタの出力をゲートラインに反映するイネーブル制御線ｅｎｂ１〜３は３つの分割ゲートドライバ１１ａ、１１ｂ、１１ｃで共有しているが、共有せずにそれぞれに導入して、独立に駆動してもよい。

入力ａｉｎからは上部ゲートドライバ１１ａ、入力ｂｉｎからは中部ゲートドライバ１１ｂ、入力ｃｉｎからは下部ゲートドライバ１１ｃに選択パルスが供給され、この選択パルスが、選択ラインを変更するクロック（水平同期信号またはそれに同期する信号）に応じてシフトレジスタにおいて転送され、選択ラインが順次変更される。また、イネーブル信号ｅｎｂ１〜３によって、選択するラインを決定することができる。

有機ＥＬパネル全体にデータを供給し表示するモードでは、入力ａｉｎから選択パルスを入力し、後述する２つの接続信号ｃｏｎ＿ａｂ、ｃｏｎ＿ｂｃをＨｉｇｈにしておく。これによって、ゲートドライバ１１は、全体として１つとして動作して、選択パルスがシフトレジスタに順次転送され、ゲートラインが順次選択される。一方、上部（ａ）のみを更新したい場合には、接続信号ｃｏｎ＿ａｂ、ｃｏｎ＿ｂｃをＬｏｗにし、ａｉｎから選択パルスを供給する。中部（ｂ）のみまたは中部（ｂ）および下部（ｃ）を更新する場合の例を説明する。

２つの接続信号ｃｏｎ＿ａｂ、ｃｏｎ＿ｂｃは、それぞれ分割ゲートドライバ１１ａと１１ｂの接続、１１ｂと１１ｃの接続を制御する信号であり、Ｈｉｇｈのときに両者を接続し、Ｌｏｗのときに分割する。分割された場合の分割ゲートドライバ１１ｂ、１１ｃそれぞれのシフトレジスタに入力する選択パルスは外部からｂｉｎ、ｃｉｎから入力することが出来る。

例として、画素メモリ表示モードで表示されている領域Ａを更新する場合を考える。領域Ａはブロックｂにすべて含まれるため、分割ゲートドライバ１１ｂのみ動作させればよい。その際、それ以外の分割ゲートドライバ１１ａ、１１ｃの入力ａｉｎ、ｃｉｎには非選択パルスが入力され続け、ブロックａ、ｃの画素が更新されないように制御される。

分割ゲートドライバ１１ｂの入力ｂｉｎに選択パルスを入力し、ラインＬのシフトレジスタに選択パルスが格納されるまでクロックを入力することで、ラインＬを選択し、ラインＬのデータを更新する。これをラインＭまで繰り返すと、画素メモリアレイの領域ＡはラインＬからラインＭまで順にシーケンシャルアドレッシングにより１ラインずつ図４に示される方法でデータが更新されていく。

このように、１ビットデータのみの更新では、領域Ａの部分のみを更新の対象とすることもできるし、あるいは単純にブロックｂすべてを更新の対象としてもよい。

この場合、ｅｎｂ１〜３の全てを常にＨｉｇｈとしてシフトレジスタの選択データ（各ラインのゲートラインを選択状態（例えばＬｏｗ）とするデータ）がそのまま出力に反映されるように制御してもよいし、各ラインをイネーブルするｅｎｂ１〜３のいずれかを選択してシフトレジスタの選択データを出力に反映してもよい。イネーブル信号ｅｎｂ１〜３の１つを選択することで、ゲートラインは３つおきに選択され、選択するイネーブル信号ｅｎｂ１〜３を順次変更することによって、３つおきに選択するラインを順次変更することができる。

領域Ａが多階調表示の場合は、ブロックｂはすべて更新の対象となり、分割ゲートドライバ１１ｂによるデジタル駆動で制御される。デジタル駆動時のゲートドライバ１１ｂの制御方法は特許文献１に詳しく説明されているため、説明は省略する。

図における領域Ｂのように２つのブロックにまたがった領域を部分更新処理する場合には、まず接続信号ｃｏｎ＿ｂｃをＨｉｇｈとして、分割ゲートドライバ１１ｂ、１１ｃを接続し、ブロックｂとブロックｃを一つのブロックとして駆動することにより部分更新処理を行う。

この場合、領域Ｂが１ビット画素メモリ表示モードであれば、領域Ｂのみを更新の対象と出来る。しかし、多階調表示モードの場合にはブロックｂ、ｃがすべて更新の対象となる。

上記の例では分割数を３つとしたが、上下２つに分割したり、４以上に分割してもよい。また分割ゲートドライバのうちのいくつかを左側に配置し、残りを右側に配置することも可能である。

このように分割ゲートドライバを用いると、シフトレジスタによるシーケンシャルアドレッシングにおいても部分更新処理は可能であるが、更新領域の自由度がデコーダによるランダムアドレッシングと比較して狭いため、部分更新処理の頻度があまり多い場合には適さない。逆に多階調表示が多い場合にはランダムアドレッシングより、シーケンシャルアドレッシングが適しているため、ディスプレイの使用環境に応じて構成を選定することが望ましい。

いずれにしても、このような部分更新処理を積極的に導入することで、画素メモリ表示モードの場合には、同一表示の場合にリフレッシュが不要となる。このため、リフレッシュ頻度を低減できるため、デジタル駆動で駆動される有機ＥＬディスプレイを低消費電力化することができる。

（実施形態２）
図６Ａおよび図６Ｂには、第２有機ＥＬ素子３と第２駆動トランジスタ４の間にＮ型のスイッチ用トランジスタ１８を導入することでさらに低消費電力化できる画素回路が示されている。

図６Ａに示される画素回路では、Ｎ型スイッチ用トランジスタ１８のソース端子は第２有機ＥＬ素子３のアノードへ、そのゲート端子は第１駆動トランジスタ２のドレイン端子、第１有機ＥＬ素子１のアノードおよび第２駆動トランジスタ４のゲート端子へ、ドレイン端子は第２駆動トランジスタ４のドレイン端子、第１駆動トランジスタ２のゲート端子およびゲートトランジスタ５のソース端子に接続されている。

Ｎ型のスイッチ用トランジスタ１８が第２駆動トランジスタ４と第２有機ＥＬ素子３の間に配置されているため、第１有機ＥＬ素子１がオフ、つまり第２駆動トランジスタ４がオンしている際、スイッチ用トランジスタ１８が第２有機ＥＬ素子３に流れる電流をカットするため、余計な電流が流れなくなる。

図６Ｂでは図６Ａの画素回路から第２有機ＥＬ素子３を省略し、スイッチ用トランジスタ１８のソース端子を直接カソードに接続している。

このようにスイッチ用トランジスタ１８を導入することで第１有機ＥＬ素子１がオフしている際の余計な電流消費を防ぐことができるため、より低消費電力化することができる。

なお、上述の説明においては、第１駆動トランジスタ、第２駆動トランジスタ、ゲートトランジスタは、Ｐ型とした。しかし、これらトランジスタをＮ型とすることもできる。各駆動トランジスタをＮ型とした場合には、有機ＥＬ素子を駆動トランジスタと負電源との間ではなく、正電源との間に配置することが好適である。このとき、有機ＥＬ素子に印加される電圧を所定値に維持するための手段を講じることも好適である。なお、ゲートトランジスタ５をＮ型とした場合には、ゲートライン６の極性を反転すればよい。

実施形態１の画素等価回路図である。実施形態１の画素等価回路図と配置配線図である。有機ＥＬディスプレイの全体構成図である。データドライバの内部構成図である。部分更新処理説明図である。ゲートドライバ内部構成図である。実施形態２の画素等価回路図である。実施形態２の他の例の画素等価回路図である。

符号の説明

１第１有機ＥＬ素子、２第１駆動トランジスタ、３第２有機ＥＬ素子、４第２駆動トランジスタ、５ゲートトランジスタ、６ゲートライン、７データライン、８電源ライン、９カソード電極、１０画素メモリアレイ、１１ゲートドライバ、１２データドライバ、１３画素、１４入力処理部、１５フレームメモリ、１６出力処理部、１７有機ＥＬパネル、１８スイッチ用トランジスタ。

Claims

アクティブマトリクス型表示パネルであって、
各画素が、
データラインからのデジタルデータの入力を制御する選択トランジスタと、
一対のトランジスタを有するとともに、正電源および負電源間に配置され、選択トランジスタがオンしたときに入力されてくるデジタルデータに応じて一方のトランジスタがオンし、他方のトランジスタがオフして、入力されてくるデジタルデータを記憶するスタティックメモリと、
このスタティックメモリの一対のトランジスタの中のいずれか一方のトランジスタに流れる電流によって発光する発光素子と、
を有し、
前記入力されてくるデータに応じて前記発光素子の発光が制御されることを特徴とするアクティブマトリクス型表示パネル。
請求項１に記載のアクティブマトリクス型表示パネルにおいて、
前記スタティックメモリは、
一端が電源に接続され、前記選択トランジスタの出力側にゲートが接続され、前記デジタルデータによってオンオフされる第１トランジスタと、
一端が電源に接続され、前記第１トランジスタの他端にゲートが接続され、前記第１トランジスタのオンオフ状態に応じてオンオフされる第２トランジスタと、
を有し、
前記第２トランジスタの他端が前記第１トランジスタのゲートおよび前記選択トランジスタの出力側に接続されており、
入力されてくるデジタルデータに応じて前記第１トランジスタおよび第２トランジスタが相補的にオンされることを特徴とするアクティブマトリクス型表示パネル。
請求項２に記載のアクティブマトリクス型表示パネルにおいて、
前記第１トランジスタおよび第２トランジスタの他端にそれぞれ発光素子が接続され、２つの発光素子の中の一方が光を射出し、他方は遮光されていることを特徴とするアクティブマトリクス型表示パネル。
請求項３において、
前記遮光されている発光素子と、この遮光された発光素子に接続される前記第１または第２トランジスタのいずれか一方との間に、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタの他方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、遮光されている発光素子への電流供給を遮断することを特徴とするアクティブマトリクス型表示パネル。
請求項２に記載のアクティブマトリクス型表示パネルにおいて、
前記第１トランジスタおよび第２トランジスタの一方の他端に発光素子が接続され、
前記第１または第２トランジスタのいずれか他方には、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタ一方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、前記第１または第２のトランジスタの他方がオンした際にここに流れる電流を遮断することを特徴とするアクティブマトリクス型表示パネル。
請求項１〜５のいずれか１つに記載のアクティブマトリクス型表示パネルにおいて、
少なくとも１フレーム分のデジタルデータを記憶するフレームメモリを有し、このフレームメモリからデータラインにデジタルデータが供給されることを特徴とするアクティブマトリクス型表示パネル。
請求項６に記載のアクティブマトリクス型表示パネルにおいて、
画素の行毎にゲートラインが配置されており、このゲートラインをゲートドライバによって駆動して前記選択トランジスタを制御し、
前記ゲートドライバは、所定の範囲の行のみを順次選択可能であり、これによって選択された範囲内の画素のみのデータ更新が可能であることを特徴とするアクティブマトリクス型表示パネル。
請求項６または７に記載のアクティブマトリクス型表示パネルにおいて、
前記フレームメモリは、各画素に対応して、１ビットのデジタルデータと、複数ビットのデジタルデータの両方を格納可能であり、単色画素メモリ表示モードの場合には１フレームに１ビットのデジタルデータを、多階調モードの場合には複数のサブフレームに複数ビットのデジタルデータを前記データラインに供給することを特徴とするアクティブマトリクス型表示パネル。
請求項８に記載のアクティブマトリクス型表示パネルにおいて、
前記フレームメモリからの１ビットのデジタルデータまたは複数ビットのデジタルデータは、各列のデータラインに対しいずれかを選択可能であり、表示モードを部分的に変更可能であることを特徴とするアクティブマトリクス型表示パネル。
請求項１〜９のいずれか１つに記載のアクティブマトリクス型表示パネルにおいて、
前記発光素子は、有機ＥＬ素子であることを特徴とするアクティブマトリクス型表示パネル。