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KR100700485B1 - 반도체장치 - Google Patents

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KR100700485B1
KR100700485B1 KR1020050053385A KR20050053385A KR100700485B1 KR 100700485 B1 KR100700485 B1 KR 100700485B1 KR 1020050053385 A KR1020050053385 A KR 1020050053385A KR 20050053385 A KR20050053385 A KR 20050053385A KR 100700485 B1 KR100700485 B1 KR 100700485B1
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장홍용
사토시 데라모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 높은 개구율과 필요로 하는 보조 용량을 가진 액티브 매트릭스형 표시장치를 제공한다. 소스 선 및 게이트 선과 화소 전극의 일부가 겹친 상태로 한다. 이 겹친 영역이 블랙 매트릭스가 된다. 또한, 화소 전극과 동일한 재료로 된 전극 패턴이 배치되어, 화소 전극을 이용하여 보조 용량을 형성한다. 이것에 의해, 개구율을 낮추지 않고 요구되는 보조 용량 값이 얻어질 수 있다. 또한, 전극 패턴이 소스 선 및 게이트 선과 화소 전극 사이의 크로스토크를 억제하기 위한 전기적 차폐막으로서 기능할 수 있다.

Description

반도체장치{A semiconductor device}
도 1은 실시예 1에 따른 액티브 매트릭스 회로의 일부를 나타내는 평면도.
도 2는 실시예 1에 따른 액티브 매트릭스 회로의 일부를 나타내는 평면도.
도 3은 실시예 1에 따른 액티브 매트릭스 회로의 일부를 나타내는 평면도.
도 4는 실시예 1에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 평면도.
도 5는 실시예 1에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 평면도.
도 6은 실시예 1에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 평면도.
도 7은 실시예 1에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 평면도.
도 8은 실시예 1에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 평면도.
도 9(A)∼도 9(D)는 실시예 1에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 단면도.
도 10은 실시예 1에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 단면 도.
도 11은 실시예 2에 따른 액티브 매트릭스 회로의 제작공정을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
101: 활성층 102: 드레인 영역 103: 소스 영역
104: 게이트 선 105: 소스 선 106: ITO 전극
107: 화소 전극 110, 111: 콘택트부 901: 유리 기판
902: 산화규소막 903: 게이트 절연막 904: 질화규소막
905∼907: 폴리이미드막 908: 보조 용량 형성부 1101: ITO 전극
1102: 블랙 매트릭스
본 발명은 액정 표시장치의 구성 및 그의 제작방법에 관한 것이다.
액정 표시장치로 대표되는 플랫 패널형 표시장치가 알려져 있다. 액정 패널을 투과한 광을 그 액정 패널에 의해 광학적으로 변조하는 형식을 가지는 투과형 액정 표시장치에서는, 화소의 윤곽을 명확하게 하기 위해 블랙 매트릭스로 불리는 차광수단이 필요하게 된다. 구체적으로는, 화소 전극의 주변부를 차광 프레임에 의해 덮는 것이 필요하다. 그러한 블랙 매트릭스는 특히 미세한 동화상을 표시하는데 있어서 중요한 역할을 한다.
그러나, 블랙 매트릭스는, 화소의 유효 면적(이 비율을 개구율이라 부른다)을 감소시키고 화면을 어둡게 하는 단점을 가진다.
최근, 휴대형 비디오 카메라나 휴대형 정보단말장치와 같은 저소비전력형 휴대 장치에 플랫 패널형 표시장치를 이용하는 것이 시도되고 있다.
여기서 문제로 되는 것은 그러한 휴대 장치에 요구되는 저소비전력 특성이다. 즉, 화면 표시에 사용되는 전력소비를 감소시키는 것이 필요하다.
투과형 액정 표시장치의 경우, 액정 패널의 뒤쪽으로부터 광을 조사(照射)하는 백라이트에 의해 소비되는 전력을 어떻게 감소시키는지가 문제로 된다. 백라이트의 전력소비는 화소의 개구율을 증가시켜 백라이트의 밝기를 작게 함으로써 감소될 수 있다.
한편, 액정 표시장치의 경우, 각 화소에서 액정이 가지는 용량을 보충하기 위해 보조 용량으로 불리는 커패시터를 배치하는 것이 필요하다. 이러한 보조 용량은, 화소 전극에 기입되고 소정의 시간 간격으로 재기입되는 정보(전하량에 대응함)를 다음 번 재기입될 때까지 보유하는 기능을 가진다. 보조 용량의 값이 작으면 표시의 플릭커 또는 컬러의 불균일(특히 컬러를 표시할 때 실현된다)이 일어난다.
그러나, 각 화소에 보조 용량을 배치하는 것은 또한, 블랙 매트릭스를 배치하는 경우와 마찬가지로 화소의 개구율을 감소시키는 원인이 된다.
상기한 바와 같이, 화질을 높이기 위해 블랙 매트릭스나 보조 용량을 배치하 는 것은 화소의 개구율을 저하시키는 원인이 된다. 개구율의 저하는 다른 의미에서는 화질의 저하를 초래한다.
즉, 명확한 화상 표시를 구하는 것(블랙 매트릭스의 작용에 의해)과 밝은 화상을 얻는 것(개구율을 증가시키는 것에 의해)은 모순되는 요구사항이 된다.
또한, 표시의 플릭커와 컬러의 불균일을 억제하는 것(보조 용량의 작용에 의해)과 밝은 화상을 얻는 것(개구율을 증가시키는 것에 의해)도 모순되는 요구사항이 된다.
따라서, 본 발명의 목적은 상기한 모순되는 요구사항을 해결하는 기술을 제공하는데 있다.
본 발명의 일 양태에 따르면, 소스 선 및 게이트 선과 화소 전극 사이에 배치된 도전성 막으로 된 전극 패턴과; 그 전극 패턴과 화소 전극 사이에 형성된 보조 용량을 포함하는 것을 특징으로 하는 액티브 매트릭스형 표시장치가 제공된다.
본 발명의 다른 양태에 따르면, 소스 선 및 게이트 선과 화소 전극 사이에 배치된 도전성 막으로 된 전극 패턴과; 그 전극 패턴과 화소 전극 사이에 형성된 보조 용량을 포함하고; 상기 화소 전극의 가장자리는 상기 소스 선 및 게이트 선과 겹치도록 배치되는 것을 특징으로 하는 액티브 매트릭스형 표시장치가 제공된다.
상기한 양 구성에서, 도전성 막으로 된 전극 패턴이 화소 전극으로부터 소스 선 및 게이트 선을 전기적으로 차폐하는 차폐막으로 기능한다.
본 발명의 또 다른 양태에 따르면, 도전성 막으로 된 전극 패턴이 소스 선 및 게이트 선을 덮도록 배치되는 것을 특징으로 하는 액티브 매트릭스형 표시장치가 제공된다.
상기한 구성에서, 도전성 막으로 된 전극 패턴이 화소 전극과 부분적으로 겹쳐 보조 용량을 형성한다. 또한, 도전성 막으로 된 전극 패턴은 화소 전극으로부터 소스 선 및 게이트 선을 전기적으로 차폐하는 차폐막으로 기능한다.
본 발명의 한가지 구체적인 예는, 도 1에 도시된 화소 구조에서와 같이, 화소 전극(107)과 동일한 재료로 된 전극 패턴(106)이 소스 선(105) 및 게이트 선(104)과 화소 전극(107) 사이에 배치되어, 전극 패턴(106)과 화소 전극(107) 사이에 보조 용량을 형성하는 것을 특징으로 한다.
[실시예 1]
도 1∼도 3에 본 실시예의 구성이 나타내어져 있다. 도 1∼도 3은 액티브 매트릭스형 액정 표시장치의 하나의 화소의 일부를 나타내는 확대 평면도이다.
도 1∼도 3은 동일한 부분을 나타낸다. 먼저, 도 1을 참조하여 그의 구성을 설명한다. 도 1에서, 부호 101로 나타낸 것이 박막트랜지스터의 활성층을 구성하는 패턴이다. 그 활성층(101)은 결정성 규소막으로 구성되어 있다.
부호 102는 활성층(101)의 일부로서, 드레인 영역으로 불리는 영역을 나타내고, 부호 103은 소스 영역으로 불리는 영역을 나타낸다. 이들 영역은 N채널형의 경우에는 N형을 가지고, P채널형의 경우에는 P형을 가지고 있다.
부호 104로 나타낸 것은 게이트 선의 패턴이다. 이 게이트 선(104)이 활성층(101)과 겹치는 부분에 있어서의 활성층(101)내의 영역이 채널 영역이 된다. 또 한, 게이트 선(104)이 활성층(101)과 겹치는 영역이 게이트 전극으로 기능한다.
소스 선(105)은 콘택트부(111)를 통해 소스 영역(103)과 접촉하여 있다.
활성층(101)과 게이트 선(104)의 상하방향 위치관계는 다음과 같다. 즉, 활성층(101) 위에 게이트 절연막(도시되지 않음)이 형성되고, 그 위에 게이트 선(104)이 형성되어 있다.
그리고, 게이트 선(104) 위에 층간절연막(도시되지 않음)이 형성되고, 그 위에 소스 선(105)이 형성되어 있다.
부호 106으로 나타낸 빗금 영역은 커패시터를 형성하기 위한 ITO로 된 전극 패턴이다. 이 전극 패턴은 전체 액티브 매트릭스 영역에서 볼 때 격자 구조로 되어 있다. 커패시터를 형성하기 위한 ITO로 된 전극 패턴(106)은 적절한 일정 전위(기준 전위)로 유지되도록 구성되어 있다. 구체적으로는, 그 전극 패턴(106)은 액티브 매트릭스 회로(도시되지 않음)의 가장자리에서 대향 기판의 전극(이 전극은 대향 전극에 접속되어 있다)과 접촉하도록 구성되어 있다. 그리하여, 그의 전위가 대향 전극과 같게 유지되도록 배치된다.
보조 용량을 형성하기 위한 전극 패턴(106)의 형상은 도 1에 도시된 것에 한정되는 것은 아니다. 그 전극 패턴(106)이 ITO(또는 적절한 투명 도전성 막)로 되어 있기 때문에, 큰 자유도를 가지고 형성될 수 있다.
ITO로 된 패턴(107)이 화소 전극을 구성한다. 이 패턴(107)의 가장자리가 점선(108)으로 나타내어져 있다. 즉, 화소 전극(107)의 가장자리는 그의 일부가 소스 선(105) 및 게이트 선(104)과 겹치는 것으로 되어 있다.
도 2는 화소 전극(107)의 패턴이 빗금 부분으로서 강조된 도면을 나타낸다. 즉, 도 2에서 빗금으로 나타낸 영역이 화소 전극(107)이다.
이 화소 전극(107)은 커패시터를 형성하기 위한 ITO로 된 전극 패턴(106) 위에 형성된 제2 층간절연막(도시되지 않음) 위에 형성되어 있다.
도 1에 도시된 바와 같이, 화소 전극(107)은 콘택트부(110)를 통해 활성층(101)의 드레인 영역(102)과 접촉하여 있다.
도 1 및 도 2로부터(특히 도 2로부터) 명백한 바와 같이, 화소 전극(107)은 그의 가장자리가 게이트 선(104) 및 소스 선(105)과 겹치도록 배치되어 있다. 화소 전극(107)이 게이트 선(104) 및 소스 선(105)과 겹친 영역이 화소 전극의 가장자리를 차광하는 블랙 매트릭스가 된다.
커패시터를 형성하기 위한 전극 패턴(106)(도 1에서 빗금으로 나타낸)도 또한, 도 3의 빗금 부분(109)으로 나타낸 영역에서 도 2에서 빗금으로 나타낸 화소 전극(107)과 겹쳐 있다.
이들 2개의 ITO 전극 패턴들이 겹친 영역에 보조 용량이 형성된다. 즉, 액정과 대향 전극 사이에 형성된 커패시터와 병렬로 접속된 커패시터(보조 용량으로 불린다)가 형성된다.
도 4 이하의 도면은 제작공정을 나타내는, 도 1의 A-A'선에 따른 단면을 나타낸다. 또한, 도 9(A)∼도 9(D) 및 도 10은 대응하는 제작공정들을 나타내는 단면도이다.
먼저, 도 9(A)에 도시된 바와 같이, 유리 기판(또는 석영 기판)(901)상에 하 지막(下地膜)으로서 산화규소막(902)을 스퍼터링법에 의해 3000 Å의 두께로 성막한다. 도 4의 B-B'선에 따른 단면이 도 9(A)의 단면에 대응한다.
다음에, 비정질 규소막(도시되지 않음)을 LPCVD법에 의해 500 Å의 두께로 성막한다. 이 비정질 규소막은 후에 박막트랜지스터의 활성층을 형성하기 위한 츨발막이 된다.
비정질 규소막(도시되지 않음)을 성막한 후, 레이저광을 조사(照射)한다. 레이저광 조사에 의해, 비정질 규소막이 결정화되어 결정성 규소막이 얻어진다. 또한, 비정질 규소막이 가열에 의해 결정화될 수도 있다.
그 다음, 그렇게 하여 얻어진 결정성 규소막을 패터닝하여 활성층(101)을 형성한다(그 활성층의 패턴이 도 4 및 도 9(A)에 도시되어 있다). 후의 공정에서, 그 활성층 내에 소스/드레인 영역 및 채널 영역이 형성된다.
그리하여, 도 4 및 도 9(A)에 도시된 상태가 얻어진다. 그 다음, 도 9(B)에 도시된 바와 같이(도 4에는 도시되지 않음), 게이트 절연막으로 기능하는 산화규소막(903)을 플라즈마 CVD법에 의해 1000 Å의 두께로 성막한다.
그 다음, 도 5에 도시된 바와 같이, 게이트 선(104)을 형성한다. 이 게이트 선은 알루미늄으로 형성되어 있다. 그리고, 도면들에서는 명확하지 않지만, 그 알루미늄의 표면에 보호막으로서 양극산화막이 형성된다. 게이트 선(104)이 도 9에는 도시되어 있지 않다(즉, 도 9의 단면에는 게이트 선이 존재하지 않는다).
여기서, 게이트 선(104)이 활성층(101)과 겹치는 활성층의 영역이 채널 영역이 된다. 즉, 도 5에서 부호 501, 502로 나타낸 영역들이 채널 영역이다. 본 실 시예의 경우에는, 2개의 채널 영역이 존재한다. 이 구성은 2개의 박막트랜지스터가 직렬로 등가적으로 접속된 구조가 된다.
그러한 구성은, 하나의 박막트랜지스터에 인가되는 전압이 각각의 트랜지스터부로 분할되기 때문에 역방향 누설전류 및 열화(劣化) 정도를 감소시킬 수 있다.
게이트 선(104)을 형성한 후, 도 5에 도시된 상태에서 불순물을 도핑한다. 여기서는, N채널형 박막트랜지스터를 제작하기 위해, 플라즈마 도핑법에 의해 P(인) 원소가 도핑되었다.
이 불순물 도핑 공정에서, 게이트 선(104)이 마스크가 되고, 소스 영역(103) 및 드레인 영역(102)이 자기정합적으로 형성된다. 또한, 2개의 채널 영역(501, 502)의 위치도 자기정합적으로 결정된다.
불순물 도핑의 완료 후, 레이저광을 조사하여, 도핑된 원소를 활성화하고, 그 도핑 중에 야기되는 활성층의 손상을 어닐한다. 이 활성화는 램프광의 조사 또는 가열처리에 의해서도 행해질 수 있다.
게이트 선(104)을 형성한 후, 질화규소막(904)과 폴리이미드막(905)으로 된 적층 막을 형성한다. 이 적층 막은 제1 층간절연막으로서 기능한다. 그리하여, 도 9(B)에 도시된 상태가 얻어진다.
층간절연막으로서 폴리이미드와 같은 수지 막을 이용한 경우, 그의 표면이 평탄화될 수 있다.
다음에, 도 9(C)에 도시된 바와 같이, 적층 막(904, 905)으로 된 제1 층간절연막을 관통하여 콘택트 홀(111)을 형성한 다음, 도 6 및 도 9(C)에 도시된 바와 같이, 소스 선(105)을 형성한다.
소스 선(105)은 콘택트 홀(111)을 통하여 소스 영역(103)과 접촉하는 상태가 된다. 도 6의 C-C'선에 따른 단면이 도 9(C)에 도시된 것에 대응한다.
그 다음, 도 9(D) 및 도 7에 도시된 바와 같이, 제2 층간절연막으로서 폴리이미드막(906)을 형성한다.
그리고, ITO로 된 패턴(106)(보조 용량을 형성하기 위한 패턴)을 형성한다. 여기서, 도 7의 D-D'선에 따른 단면이 도 9(D)에 도시된 것에 대응한다.
그 다음, 도 8 및 도 10에 도시된 바와 같이, 제3 층간절연막으로서 폴리이미드막(907)을 형성한 다음, 그 위에 ITO로 된 화소 전극(107)을 형성한다.
여기서, 전술한 바와 같이, 화소 전극(107)이 소스 선(105)(및 게이트 선)과 겹친 영역이 블랙 매트릭스로 기능한다. 또한, ITO로 된 패턴(106)이 화소 전극(107)과 겹친 영역(908)이 보조 용량으로 기능한다.
도 10에 도시된 바와 같은 단면 구조를 형성함으로써, 하기의 유의성이 얻어질 수 있다.
(1) 화소 전극(107)의 가장자리를 소스 선 및 게이트 선과 겹치게 함으로써, 그 겹침 영역이 블랙 매트릭스로서 기능한다. 그리하여, 개구율이 최대로 증대될 수 있다.
(2) ITO로 된 패턴(106)과 화소 전극(107) 사이에 보조 용량(908)을 형성함으로써, 필요로 하는 용량 값을 개구율의 저하 없이 얻을 수 있다. 특히, 화소 전극과 겹쳐 형성되는 ITO 패턴의 자유도가 증가되어, 필요로 하는 용량을 얻을 수 있다.
(3) 도 10으로부터 명백한 바와 같이, 보조 용량을 형성하기 위한 ITO 패턴(106)이 소스 선(105)보다 큰 면적을 가지는 패턴으로 되고, 적절한 기준 전위로 유지된다. 그리하여, ITO 패턴(106)이 소스 선(105)으로부터 화소 전극(107)을 전기적으로 차폐하는 차폐막으로도 기능할 수 있게 된다. 그래서, 소스 선(105)과 화소 전극(107) 사이의 크로스토크(cross-talk)가 억제될 수 있다. 이러한 효과는 화소 전극과 게이트 선 사이에서도 마찬가지로 얻어질 수 있다.
[실시예 2]
본 실시예는 실시예 1에 나타낸 것으로부터 변형된 구성에 관한 것이다. 실시예 1에 나타낸 구성에서는, 소스 선 및 게이트 선이 화소 전극과 겹쳐 있고, 그 겹침 영역이 블랙 매트릭스로서 기능하도록 되어 있다. 실시예 1에 나타낸 구성은 개구율을 최대로 증대시키는데 유용한 구성이다. 그러나, 요구되는 화질 또는 표시방법에 따라서는 블랙 매트릭스의 면적을 증가시키는 것이 필요한 경우도 있다.
본 실시예는 그러한 경우에 이용될 수 있는 구성에 관한 것이다. 도 11은 본 실시예에 따른 화소 부분의 단면을 나타낸다. 도 11은 도 10에 대응하기 때문에, 도 10에서의 것과 동일한 부호가 도 11의 동일 구성요소를 나타낸다.
본 실시에에서는, 티탄 막 또는 크롬 막(또는 적절한 금속 막)으로 되어 있고 블랙 매트릭스를 구성하는 막(1102)의 일부가 ITO로 된 화소 전극(107)의 가장자리와 겹쳐 있다.
ITO 패턴(1101)이 블랙 매트릭스(1102)를 덮기 위해 블랙 매트릭스보다 큰 면적을 가지고 있어, 보조 용량의 값을 더욱 증가시킨다. 보조 용량을 형성하기 위한 ITO 패턴(1101)은 그의 면적이 증가하여도 개구율을 저하시키지 않는다.
본 발명에 의하면, 화소의 개구율을 저하시키지 않고 블랙 매트릭스가 제공될 수 있다. 또한, 필요로 하는 보조 용량이 화소의 개구율의 저하 없이 제공될 수 있다. 또한, 화소 전극과 함께 보조 용량을 형성하는 전극 패턴에 의해 소스 선 및 게이트 선과 화소 전극 사이의 크로스토크가 억제될 수 있다.

Claims (8)

  1. 기판 위의 소스 선,
    상기 기판 위에서 상기 소스 선과 교차하여 있는 게이트 선, 및
    상기 기판 위에서 상기 소스 선과 상기 게이트 선의 교차점들에 매트릭스 배열로 배치된 화소를 포함하는 반도체장치에 있어서;
    상기 화소가,
    제1 및 제2 박막트랜지스터와,
    상기 소스 선 및 상기 게이트 선을 덮고 상기 소스 선 및 상기 게이트 선을 따라 연장하여 있는 전극 패턴, 및
    상기 전극 패턴 위에 형성되고, 상기 제2 박막트랜지스터의 소스 영역 또는 드레인 영역에 접속되어 있으며, 주변부가 상기 전극 패턴을 사이에 두고 상기 소스 선 및 상기 게이트 선과 겹쳐 있는 화소 전극을 포함하고;
    상기 제1 박막트랜지스터의 소스 영역 또는 드레인 영역이 상기 소스 선에 접속되어 있고,
    상기 제1 및 제2 박막트랜지스터가 상기 화소 전극과 상기 소스 선 사이에서 직렬로 전기적으로 접속되어 있고,
    상기 제1 박막트랜지스터가 차광되도록 상기 소스 선이 상기 제1 박막트랜지스터와 겹쳐 있는 한편, 상기 제2 박막트랜지스터는 상기 소스 선의 어느 부분에 의해서도 덮여 있지 않은 것을 특징으로 하는 반도체장치.
  2. 기판 위의 소스 선,
    상기 기판 위에서 상기 소스 선과 교차하여 있는 게이트 선, 및
    상기 기판 위에서 상기 소스 선과 상기 게이트 선의 교차점들에 매트릭스 배열로 배치된 화소를 포함하는 반도체장치에 있어서;
    상기 화소가,
    제1 및 제2 박막트랜지스터와,
    상기 소스 선 및 상기 게이트 선을 덮고 상기 소스 선 및 상기 게이트 선을 따라 연장하여 있는 전극 패턴, 및
    상기 전극 패턴 위에 형성되고, 상기 제2 박막트랜지스터의 소스 영역 또는 드레인 영역에 접속되어 있으며, 주변부가 상기 전극 패턴을 사이에 두고 상기 소스 선 및 상기 게이트 선과 겹쳐 있는 화소 전극을 포함하고;
    상기 제1 박막트랜지스터의 소스 영역 또는 드레인 영역이 상기 소스 선에 접속되어 있고,
    상기 제1 박막트랜지스터의 소스 영역 또는 드레인 영역의 콘택트부가 상기 화소 전극과 겹쳐 있고,
    상기 제1 및 제2 박막트랜지스터가 상기 화소 전극과 상기 소스 선 사이에서 직렬로 전기적으로 접속되어 있고,
    상기 제1 박막트랜지스터가 차광되도록 상기 소스 선이 상기 제1 박막트랜지스터와 겹쳐 있는 한편, 상기 제2 박막트랜지스터는 상기 소스 선의 어느 부분에 의해서도 덮여 있지 않은 것을 특징으로 하는 반도체장치.
  3. 기판 위의 소스 선,
    상기 기판 위에서 상기 소스 선과 교차하여 있는 게이트 선, 및
    상기 기판 위에서 상기 소스 선과 상기 게이트 선의 교차점들에 매트릭스 배열로 배치된 화소를 포함하는 반도체장치에 있어서;
    상기 화소가,
    제1 및 제2 박막트랜지스터와,
    상기 소스 선 및 상기 게이트 선을 덮고 상기 소스 선 및 상기 게이트 선을 따라 연장하여 있는 전극 패턴, 및
    상기 전극 패턴 위에 형성되고, 상기 제2 박막트랜지스터의 소스 영역 또는 드레인 영역에 접속되어 있으며, 주변부가 상기 전극 패턴을 사이에 두고 상기 소스 선 및 상기 게이트 선과 겹쳐 있는 화소 전극을 포함하고;
    상기 제1 박막트랜지스터의 소스 영역 또는 드레인 영역이 상기 소스 선에 접속되어 있고,
    상기 전극 패턴이 상기 소스 선과 상기 게이트 선의 교차부를 덮고 있고,
    상기 제1 및 제2 박막트랜지스터가 상기 화소 전극과 상기 소스 선 사이에서 직렬로 전기적으로 접속되어 있고,
    상기 제1 박막트랜지스터가 차광되도록 상기 소스 선이 상기 제1 박막트랜지스터와 겹쳐 있는 한편, 상기 제2 박막트랜지스터는 상기 소스 선의 어느 부분에 의해서도 덮여 있지 않은 것을 특징으로 하는 반도체장치.
  4. 기판 위의 소스 선,
    상기 기판 위에서 상기 소스 선과 교차하여 있는 게이트 선, 및
    상기 기판 위에서 상기 소스 선과 상기 게이트 선의 교차점들에 매트릭스 배열로 배치된 화소를 포함하는 반도체장치에 있어서;
    상기 화소가,
    제1 및 제2 박막트랜지스터와,
    상기 소스 선 및 상기 게이트 선을 덮고 상기 소스 선 및 상기 게이트 선을 따라 연장하여 있는 전극 패턴, 및
    상기 전극 패턴 위에 형성되고, 상기 제2 박막트랜지스터의 소스 영역 또는 드레인 영역에 접속되어 있으며, 주변부가 상기 전극 패턴을 사이에 두고 상기 소스 선 및 상기 게이트 선과 겹쳐 있는 화소 전극을 포함하고;
    상기 제1 박막트랜지스터의 소스 영역 또는 드레인 영역이 상기 소스 선에 접속되어 있고,
    상기 전극 패턴이 상기 화소 전극으로부터 상기 소스 선 및 상기 게이트 선을 전기적으로 차폐하는 차폐막으로 기능하고,
    상기 제1 및 제2 박막트랜지스터가 상기 화소 전극과 상기 소스 선 사이에서 직렬로 전기적으로 접속되어 있고,
    상기 제1 박막트랜지스터가 차광되도록 상기 소스 선이 상기 제1 박막트랜지스터와 겹쳐 있는 한편, 상기 제2 박막트랜지스터는 상기 소스 선의 어느 부분에 의해서도 덮여 있지 않은 것을 특징으로 하는 반도체장치.
  5. 삭제
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 전극 패턴이 투명 재료로 된 것을 특징으로 하는 반도체장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 전극 패턴의 재료가 상기 화소 전극의 재료와 동일한 것을 특징으로 하는 반도체장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 전극 패턴과 상기 화소 전극 사이에 보조용량이 형성되어 있는 것을 특징으로 하는 반도체장치.
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