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KR100322965B1 - 액정표시소자의 제조방법 - Google Patents

액정표시소자의 제조방법 Download PDF

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KR100322965B1
KR100322965B1 KR1019980010826A KR19980010826A KR100322965B1 KR 100322965 B1 KR100322965 B1 KR 100322965B1 KR 1019980010826 A KR1019980010826 A KR 1019980010826A KR 19980010826 A KR19980010826 A KR 19980010826A KR 100322965 B1 KR100322965 B1 KR 100322965B1
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ito
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gate
storage electrode
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전정목
유봉렬
이정열
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주식회사 현대 디스플레이 테크놀로지
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Abstract

본 발명은 액정표시소자의 제조방법에 관한 것으로, 보다 상세하게는, 2층 ITO 전극 구조를 갖는 액정표시소자의 제조방법에 관한 것이다. 본 발명에 따른 액정표시소자의 제조방법은 우선, 하부기판 상에 바텀 ITO를 형성하고, 이러한 하부기판 전면 상에 소정의 불투명 금속막을 도포 및 이를 패터닝하여 게이트 라인 및 스토리지 전극 라인을 형성한다. 그런 다음, 하부기판 전면에 게이트 절연막을 형성하고, 이어서, 게이트 라인 상부의 게이트 절연막 상에 반도체층을 형성한다. 이후, 게이트 라인 및 스토리지 전극 라인을 수직으로 지나는 데이터 라인을 형성함과 동시에 반도체층 상에 서로 대향하게 소오스 및 드레인 전극을 형성한다. 다음으로, 바텀 ITO와 콘택되지 않은 스토리지 전극 라인 부분 상부의 게이트 절연막 상에 도전 패턴을 형성하고, 이 구조물 전면 상에 저유전상수를 갖는 유기절연막을 도포한다. 그리고 나서, 유기절연막 내에 도전 패턴을 노출시키는 콘택홀을 형성하고, 유기절연막 상에 도전 패턴과 콘택되는 탑 ITO를 형성한다.

Description

액정표시소자의 제조방법
본 발명은 액정표시소자의 제조방법에 관한 것으로, 보다 상세하게는, 2층 ITO 전극 구조를 갖는 액정표시소자의 제조방법에 관한 것이다.
일반적으로, 액정표시소자(Liquid Crystal Display : 이하, LCD)는 텔레비젼, 그래픽 디스플레이 등의 표시장치를 구성한다. 특히, 각 화소마다 박막 트랜지스터(Thin Film Transistor : 이하, TFT)와 같은 스위칭 소자가 구비되는 액티브 매트릭스형 LCD는 고속 응답 특성을 갖으며, 아울러, 높은 화소수에 적합하기 때문에 CRT(Cathode Ray Tube)에 필적할만한 표시 화면의 고화질화 및 대형화, 컬러화 등을 실현하는데 크게 기여하고 있다.
한편, LCD에서 고화질의 표시 화면을 얻기 위해서는 개구율의 향상이 우선적이다. 여기서, 개구율은 화소 전극의 면적에 대한 실제 빛 투과 비율이다. 종래에는 LCD의 개구율을 향상시키기 위한 방법으로서, 화소 전극이라 불리우는 투명 금속으로된 ITO(Indium Tin Oxide) 전극을 화소 영역 전체에 걸쳐 배치시키는 구조가 제안되었다.
도 1 은 종래 고개구율을 갖는 LCD의 단위셀을 도시한 평면도이다. 도시된 바와 같이, 게이트 라인(2)은 행방향으로 배치되어 있고, 이와 평행하게 소정 간격 이격된 위치에 스토리지 전극 라인(4)이 배치되어 있으며, 데이터 라인(8)은 게이트 라인(2) 및 스토리지 전극 라인(4)을 수직으로 지나도록 배치되어 있다. 그리고, 게이트 라인(2)과 데이터 라인(8)의 교차점에 인접된 상기 게이트 라인(2) 상에는 패턴의 형태로 반도체층(6)이 형성되어 있고, 데이터 라인(8)으로부터 인출되어진 드레인 전극(9a) 및 상기 데이터 라인(8)의 형성시에 함께 형성된 소오스 전극(9b)이 반도체층(6) 상에 서로 대향하여 소정 부분 오버랩되도록 배치되어 있다. 또한, ITO 전극(12)은 소오스 전극(9b)과 콘택됨은 물론 데이터 라인(8) 및 게이트 라인(2)의 일부분과 오버랩되게 화소 영역 전체에 걸쳐 배치되어 있다.
도 2 는 도 1 의 Ⅱ-Ⅱ′선을 따라 절단하여 나타낸 단면도이다. 도시된 바와 같이, 하부기판(20) 상에 게이트 전극(2a) 및 이와 소정 간격 이격된 위치에 스토리지 전극(4a)이 형성되고, 이러한 하부기판(20)의 전면에 게이트 절연막(3)이 형성된다. 그리고, 게이트 전극(2a) 상부에 위치된 게이트 절연막(5) 상에는 공지의 공정을 통해 패턴의 형태로 반도체층(6)이 형성되며, 이 반도체층(6) 상에는 데이터 라인(8)의 형성시에 함께 형성된 드레인 전극(9a) 및 소오스 전극(9b)이 소정 간격 이격되어 서로 대향하게 형성된다.
또한, 하부기판(20)의 전면 상에는 유기절연막, 바람직하게는, 저유전상수를 갖는 유기절연막(10)이 도포되고, 유기절연막(10) 상에는 화소 영역에 해당하는 부분에 소오스 전극(9b)과 콘택됨과 동시에 데이터 라인(8)의 일부분과 오버랩되게 ITO 전극(12)이 형성된다. 여기서, ITO 전극(12) 하부에 유기절연막(10)을 개재시키는 것은 ITO 전극(12)과 데이터 라인(8)간을 절연시키기 위함이며, 이때, 저유전상수를 갖는 유기절연막을 사용하는 것은, 고유전상수를 갖는 유기절연막을 사용할 경우에는 ITO 전극과 데이터 라인 사이에서 발생되는 기생 용량으로 인하여 LCD의 표시 특성이 저하되지만, 저유전상수를 갖는 유기절연막을 사용할 경우에는 ITO 전극과 데이터 라인 사이에서 발생되는 기생 용량의 값이 무시해도 좋을 정도의 적은 값이기 때문이다.
그러나, 전술된 구조의 LCD는 ITO 전극의 면적을 증가시킴으로써 실제 빛 투과 비율인 개구율은 향상시킬 수 있지만, 스토리지 전극과 ITO 전극 사이에 저유전상수를 갖는 유기절연막이 개재됨으로 인하여 그들 사이의 축적 용량이 감소되어 실질적인 투과도가 감소되는 문제점이 있다. 또한, 이를 해결하기 위해서는 더 많은 전력이 필요하게 되므로, LCD의 용량이 증가함에 따라 배터리(Battery) 효율이 점점 둔화되는 최근의 경향에는 신축성 있게 대응시킬 수 없는 문제점이 있다.
이에 따라, 최근에는 개구율을 향상시키면서 축적 용량의 저하를 방지하기 위한 방법으로서, 2층 ITO 구조를 갖는 LCD가 제안되었다. 도 3 은 2층 ITO 전극 구조를 갖는 LCD를 도시한 평면도이다. 도시된 바와 같이, 게이트 라인(22)은 행방향으로 배치되고, 이와 평행하게 소정 거리 이격된 위치에는 스토리지 전극 라인(24)이 배치되며, 데이터 라인(28)은 게이트 라인(22) 및 스토리지 전극 라인(24)을 수직으로 지나도록 배치된다. 그리고, 게이트 라인(22) 상에는 반도체층(26)이 형성되며, 데이터 라인(28)으로부터 인출되어진 드레인 전극(29a)은 반도체층(26)의 일측과 오버랩되게 배치되고, 데이터 라인(28)의 형성시에 함께 형성하는 소오스 전극(29b)은 반도체층(26)의 타측과 오버랩되게 배치된다.
또한, 화소 영역내에는 1층 ITO 전극(30 : 이하, 바텀 ITO라 칭함) 및 2층 ITO 전극(36 : 이하, 탑 ITO라 칭함)이 배치되며, 이때, 바텀 ITO(30)는 스토리지 전극 라인(24)의 일측 부분, 즉, 공통 신호선의 역할을 하는 제 1 구간과는 콘택하면셔, 탑 ITO와 축적 용량을 형성하는 제 2 구간과는 콘택하지 않는 범위에서 화소 영역에 최대한의 크기로 배치되고, 탑 ITO(36)는 화소 영역 전면에 배치시키되, 소오스 전극(29b)과 콘택시킴과 아울러 데이터 라인(28) 및 게이트 라인(22)과는 일부분이 오버랩되게 배치된다. 여기서, 미설명된 도면부호 32는 축적 용량을 향상시키기 위하여 이용하는 도전 패턴이다.
도 4 는 도 3 의 Ⅳ-Ⅳ′선을 따라 절단하여 나타낸 단면도이다. 도시된 바와 같이, 하부 기판(40) 상에는 불투명 금속막으로된 스토리지 전극(24a)이 형성되며, 상기 스토리지 전극(24a)이 덮혀지도록 하부 기판(40) 상에 실리콘 산화막(25a)과 실리콘 질화막(25b)의 적층 구조로된 게이트 절연막(25)이 형성된다. 그리고, 게이트 절연막(25) 상에는 통상의 공정을 통해 스토리지 전극(24a)의 일측과 콘택되는 바텀 ITO(30)가 형성되며, 게이트 절연막(25) 상에 배치된 바텀 ITO(30)와 소정 간격 이격된 위치의 게이트 절연막(25) 상에는 도전 패턴(32)이 형성된다. 다음으로, 상기한 결과물 상부에 저유전상수를 갖는 유기절연막(34)이 소정 두께로 도포되고, 공지의 식각공정을 통해 유기절연막(34) 내에 도전 패턴(32)의 일부분을 노출시키는 콘택홀(35)이 형성되며, 이러한 유기절연막(34) 상에는 도전 패턴(32)과 콘택되게 탑 ITO(36)가 형성된다.
상기와 같은 2층 ITO 구조의 LCD에서는 탑 ITO(36)와 스토리지 전극(24a)의 제 2 구간 부분이 게이트 절연막(25)을 사이에 두고 주된 축적 용량을 형성함과 동시에 유기절연막(34)을 사이에 두고 스토리지 전극 라인의 제 1 구간 부분과 콘택되어 있는 바텀 ITO(30)와 탑 ITO(36)가 보조 축적 용량을 형성하기 때문에 유기절연막의 개재로 인한 축적 용량의 감소를 방지할 수 있다.
그러나, 상기와 같은 LCD는 2층 ITO 전극 구조를 사용함으로써, 축적 용량의 감소는 방지할 수 있지만, 스토리지 전극과 바텀 ITO간을 콘택시키기 위한 공정으로서 스토리지 전극의 일부분을 노출시키기 위한 공지의 패터닝 공정을 실시하여야 하기 때문에 공정수가 늘어나며, 이 과정에서 한 장의 마스크를 추가적으로 더 사용하여야 하기 때문에 제조비용이 증가되는 문제점이 있었다.
따라서, 본 발명은 축적 용량의 감소를 방지하면서도 제조공정을 단순화시킬 수 있는 LCD의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래 기술에 따른 고 개구율을 갖는 액정표시소자의 평면도.
도 2 는 도 1 의 Ⅱ-Ⅱ′선을 따라 절단하여 나타낸 단면도.
도 3 은 종래 기술에 따른 2층 ITO전극 구조를 갖는 액정표시소자의 평면도.
도 4 는 도 3 의 Ⅳ-Ⅳ′선을 따라 절단하여 나타낸 단면도.
도 5 는 본 발명의 실시예에 따른 2층 ITO전극 구조를 갖는 액정표시소자의 평면도.
도 6 은 도 5 의 Ⅵ-Ⅵ′선을 따라 절단하여 나타낸 액정표시소자의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
42 : 게이트 라인 42a : 게이트 전극
44 : 스토리지 전극 라인 44a : 스토리지 전극
45 : 게이트 절연막 45a : 실리콘 산화막
45b : 실리콘 질화막 46 : 반도체층
48 : 데이터 라인 49a : 드레인 전극
49b : 소오스 전극 50 : 바텀 ITO
52 : 도전 패턴 54 : 레진막
56 : 탑 ITO 60 : 하부 기판
상기와 같은 목적을 달성하기 위하여, 본 발명은 우선, 하부기판 상에 바텀 ITO를 형성하고, 이러한 하부기판 전면 상에 소정의 불투명 금속막을 도포 및 이를 패터닝하여 게이트 라인 및 스토리지 전극 라인을 형성한다. 그런 다음, 하부기판 전면에 게이트 절연막을 형성하고, 이어서, 게이트 라인 상부의 게이트 절연막 상에 반도체층을 형성한다. 이후, 게이트 라인 및 스토리지 전극 라인을 수직으로 지나는 데이터 라인을 형성함과 동시에 반도체층 상에 서로 대향하게 소오스 및 드레인 전극을 형성한다. 다음으로, 바텀 ITO와 콘택되지 않은 스토리지 전극 라인 부분 상부의 게이트 절연막 상에 도전 패턴을 형성하고, 이 구조물 전면 상에 저유전상수를 갖는 유기절연막을 도포한다. 그리고 나서, 유기절연막 내에 도전 패턴을 노출시키는 콘택홀을 형성하고, 유기절연막 상에 도전 패턴과 콘택되는 탑 ITO를 형성한다.
본 발명에 의하면, 바텀 ITO를 형성한 후에 그와 직접 콘택되도록 스토리지 전극 라인을 형성하기 때문에 공정수 및 마스크의 수를 감소시킬 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 5 은 본 발명의 실시예에 따른 2층 ITO 전극 구조를 갖는 LCD를 도시한 평면도이다. 도시된 바와 같이, 불투명 금속막으로된 게이트 라인(42)과 제 1 구간(44a) 및 제 2 구간(44b)을 포함하는 스토리지 전극 라인(44)이 소정 간격 이격되어 서로 평행하게 행방향으로 형성되고, 게이트 라인(42) 상에는 반도체층(46)이 형성된다. 데이터 라인(58)은 게이트 라인(42) 및 스토리지 전극 라인(44)을 수직으로 지나도록 형성되며, 이때, 데이터 라인(48)으로부터 인출되는 드레인 전극(49a)은 반도체층(46)의 일측과 오버랩되게 형성되고, 데이터 라인(48)의 형성시에 함께 형성되는 소오스 전극(49b)은 반도체층(46)의 타측과 오버랩되게 형성된다. 이에 따라, 게이트 라인(42) 상에는 반도체층을 사이에 두고 하부에는 게이트 전극이 배치되고, 상부에는 소오스 및 드레인 전극이 배치되는 역스태거형(Inverted Staggered Type) TFT가 형성된다.
계속해서, 화소 영역에는 바텀 ITO(50) 및 탑 ITO(56)가 배치되며, 이때, 바텀 ITO(50)는 게이트 라인(42) 및 스토리지 전극 라인(44)을 형성하기 전에 먼저 형성되며, 아울러, 스토리지 전극 라인의 제 1 구간(44a)과 직접 콘택되고, 제 2 구간(44b)과는 콘택되지 않는 범위에서 화소 영역에 최대 크기, 바람직하게는, 화소 크기의 50 내지 60% 정도의 크기로 형성된다.
탑 ITO(56)는 화소 영역 전체에 걸쳐 형성되며, 데이터 라인(48) 및 게이트 라인(42)과는 일부분이 오버랩되게 형성되고, 소오스 전극(49b)과는 콘택된다. 또한, 탐 ITO(56)는 보다 용이한 축적 용량을 형성하기 위하여 스토리지 전극 라인(44) 상부에 도전 패턴(52)을 형성한 상태에서, 이 도전 패턴(52)과 콘택되게 형성된다.
도 6 은 본 발명의 실시예에 따른 LCD의 제조방법을 보다 상세하게 설명하기 위하여 도 5 의 Ⅵ-Ⅵ′선을 따라 절단하여 나타낸 단면도이다. 도시된 바와 같이, 우선, 하부 기판(60) 상에 바텀 ITO(50)를 형성한다. 그런 다음, 바텀 ITO(50)가 형성된 하부 기판(60) 상에 스토리지 전극 라인(44)을 형성한다. 이 결과, 스토리지 전극 라인(44)과 바텀 ITO(50)는 직접 콘택되며, 이에 따라, 그들을 연결하기 위한 콘택홀의 형성 공정을 삭제시킬 수 있다. 따라서, 종래 보다는 공정의 단순화를 얻을 수 있으며, 아울러, 추가적인 마스크를 사용하지 않고도 그들간을 콘택시킬 수 있게 되어 제조비용을 낮출 수 있다.
이어서, 스토리지 전극 라인(44)을 포함하는 하부기판(60) 전면 상에 실리콘 산화막(45a) 및 실리콘 질산화막(45b)의 적층 구조로된 게이트 절연막(45)을 형성한다. 그런 다음, 게이트 절연막(45) 상에 데이터 라인(48)을 형성한 상태에서, 바텀 ITO(50)와 소정 간격 이격된 위치의 게이트 절연막(45) 상에는 도전 패턴(52)을 형성한다. 여기서, 도전 패턴(52)은 이후에 형성될 탑 ITO와 스토리지 전극 라인(44) 사이에서 발생되는 축적 용량을 보다 용이하게 얻기 위함이다.
이후, 상기한 결과물 상부에 저유전상수(ε=2.5 내지 3.6)를 갖는 유기절연막, 예를 들어, 레진막(54)을 1 내지 3㎛ 두께로 도포하고, 공지된 식각공정을 통해 레진막(54) 내에 도전 패턴(52)의 일부분을 노출시키는 콘택홀(58)을 형성한다. 그런 다음, 레진막(54) 상에 탑 ITO(56)를 형성하되, 콘택홀을 통해 도전 패턴(52)과 콘택되게 형성함과 아울러, 데이터 라인(48)과는 끝단 부분이 오버랩되게 형성한다.
상기와 같은 2층 ITO 구조의 LCD에서는 탑 ITO(56)가 데이터 라인과 일부분이 오버랩되게 배치되기 때문에 고개구율을 얻을 수 있다. 또한, 탑 ITO(56)가 스토리지 전극(44a)과 주된 축적 용량을 형성하고, 바텀 ITO(52)와는 보조 축적 용량을 형성하기 때문에 바텀 ITO와 탑 ITO 사이에 저유전상수를 갖는 레진막의 개재로 인하여 축적 용량이 감소되는 것을 방지할 수 있다. 게다가, 바텀 ITO와 스토리지 전극을 직접 콘택시키기 때문에 그들간을 콘택시키기 위한 콘택홀 형성 공정을 삭제시킬 수 있음은 물론 이러한 공정에 필요한 마스크의 사용을 삭제시킬 수 있기 때문에 제조공정의 단순화 및 제조비용의 감소 효과를 얻을 수 있다.
이상에서 설명된 바와 같이, 본 발명의 LCD의 제조방법은 2층 ITO 전극 구조를 갖기 때문에 개구율을 80% 이상 유지하면서도 저유전상수를 갖는 레진막을 사용함에 따른 축적 용량의 감소를 방지할 수 있다.
또한, 바텀 ITO와 스토리지 전극간을 직접 콘택시키기 때문에 콘택홀 형성 공정을 삭제시킬 수 있으며, 이에 따라, 제조공정의 단순화를 얻을 수 있음은 물론, 마스크 수의 증가로 인한 제조비용의 상승을 방지할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (5)

  1. 하부기판 상에 바텀 ITO 전극을 형성하는 단계;
    상기 바텀 ITO 전극이 형성된 하부기판 전면에 소정의 불투명 금속막을 도포하고, 이것을 패터닝하여 소정 간격으로 이격되면서 서로 평행한 게이트 라인 및 상기 바텀 ITO와 콘택되는 제 1 구간 및 제 1 구간을 제외한 제 2 구간으로 구성된 스토리지 전극 라인을 형성하는 단계;
    상기 하부기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 라인 상부의 게이트 절연막 상에 패턴의 형태로 반도체층을 형성하는 단계;
    상기 게이트 라인 및 스토리지 전극 라인을 수직으로 지나는 데이터 라인과, 상기 반도체층 상에 서로 대향하게 소오스 및 드레인 전극을 형성하는 단계;
    상기 스토리지 전극 라인의 제 2 구간 상부에 위치된 게이트 절연막 상에 도전 패턴을 형성하는 단계;
    상기 전체 구조물 상에 저유전상수를 갖는 유기절연막을 도포하는 단계;
    상기 유기절연막 내에 도전 패턴을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 유기절연막 상에 도전 패턴과는 콘택하면서, 데이터 라인과는 끝단 일부분이 오버랩되게 탑 ITO를 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  2. 제 1 항에 있어서, 상기 바텀 ITO는 화소 크기의 50 내지 60% 크기로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  3. 제 1 항에 있어서, 상기 유기절연막은 2.5 내지 3.6 정도의 저유전상수를 갖는 막인 것을 특징으로 하는 액정표시소자의 제조방법.
  4. 제 3 항에 있어서, 상기 유기절연막은 레진막인 것을 특징으로 하는 액정표시소자의 제조방법.
  5. 제 3 에 있어서, 상기 레진막은 1 내지 3㎛ 두께로 도포하는 것을 특징으로 하는 액정표시소자의 제조방법.
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