[go: up one dir, main page]

KR100557541B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR100557541B1
KR100557541B1 KR1020030043821A KR20030043821A KR100557541B1 KR 100557541 B1 KR100557541 B1 KR 100557541B1 KR 1020030043821 A KR1020030043821 A KR 1020030043821A KR 20030043821 A KR20030043821 A KR 20030043821A KR 100557541 B1 KR100557541 B1 KR 100557541B1
Authority
KR
South Korea
Prior art keywords
oxide film
nitride film
pad nitride
field oxide
pad
Prior art date
Application number
KR1020030043821A
Other languages
English (en)
Other versions
KR20050002443A (ko
Inventor
김형환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030043821A priority Critical patent/KR100557541B1/ko
Priority to US10/737,784 priority patent/US6958280B2/en
Priority to JP2003427874A priority patent/JP2005026660A/ja
Publication of KR20050002443A publication Critical patent/KR20050002443A/ko
Application granted granted Critical
Publication of KR100557541B1 publication Critical patent/KR100557541B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, STI 공정에서 필드산화막을 식각하여 패드질화막을 노출시킨 후, 정렬마크 형성 공정을 진행하여 필드산화막과 반도체기판간에 단차를 확보한 후에 패드질화막 패턴을 제거하여 양호한 단차를 갖는 정렬마크를 형성하였으므로, 정렬마크의 불인식에 의한 소자의 불량 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1a 내지 도 1c은 종래 기술에 따른 반도체소자의 제조공정도.
도 2는 다양한 형태의 정렬마크의 평면도.
도 3는 종래 기술에 따른 정렬마크의 단면도.
도 4a 내지 도 4c는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 32 : 패드산화막
14, 34 : 패드질화막 16, 36 : 트랜치
18, 38 : 웰 산화막 20, 40 : 선형 질화막
22, 42 : 필드산화막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정 후에 후속 공정을 위하여 정렬키를 형성하는 단계를 변화시켜 고선택비 슬러리를 사용한 필드산화막 CMP 에 의한 단차 감소에 의한 정렬키 인식 성능을 향상시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용한 사진식각 공정으로 상기 패드질화막(14)과 패드산화막(12)을 식각하여 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성한 후, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한다.
그후, 상기 트랜치(16)의 내벽에 웰산화막(18)과 라이너 질화막(20)을 도포한 후, 상기 구조의 전표면에 필드산화막(22)을 도포하고, 평탄화시켜 상기 패드질화막(14)을 노출시킨다. (도 1a 참조).
그다음 상기 패드질화막(14)을 제거하여 트랜치(16)를 메운 필드 산화막(22)으로 구성되는 소자분리영역을 형성한다. (도 1b 참조).
그후, 상기 반도체기판(10)에서 오버레이 정렬마크로 예정되어있는 부분상의 필드산화막(22)을 정렬마크 마스크를 이용하여 일정 두께 사진 식각하여 정렬마크(24)를 형성한다. (도 1c 참조).
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 STI 공정으로 소자분리를 한 후에 정렬마크 마스크를 이용하여 필드산화막의 일정 두께를 제거하여 정렬마크로 사용하며, 도 2에 도시된 것과 같이 다양한 형태의 정렬마크들이 형성된다.
그러나 필드산화막의 평탄화를 CMP 공정시에 산화막과 질화막에 대한 고선택비의 슬러리를 사용하게 되어 패드질화막의 두께를 감소시킬 수 있어 트랜치 식각이나 캡필 등의 공정상 유리한 측면이 있으나, 패드질화막의 두께가 감소되어, 도 3에 도시되어있는 바와 같이 상기 정렬마크 형성을 위한 식각 공정 후에도 반도체기판과 필드산화막간의 단차가 작게 형성되어 정렬마크를 형성하여도 식별이 용이하지 않은 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 공정 후에 실시되는 정렬마크 형성공정을 패드질화막 제거 공정전에 실시하여 정렬마크의 식별을 용이하게하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산화막 및 소정두께의 반도체기판을 식각하여 트랜치를 형성하는 공정과,
상기 트랜치를 메우는 필드산화막을 형성하는 공정과,
상기 패드질화막을 노출시키도록 상기 필드산화막의 상부를 평탄화시키는 공정과,
정렬 마크로 예정된 부분의 필드산화막을 상기 트랜치의 소정깊이까지 선택식각하여 정렬마크를 형성하는 공정과,
상기 패드질화막 패턴을 제거하는 공정을 구비하는 함에 있다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
또한 본 발명의 다른 특징은, 상기 트랜치는 2000∼10000Å 깊이로 형성되고, 상기 패드질화막은 300∼2000Å 두께로 형성되며, 상기 필드산화막은 4000∼15000Å 두께로 형성되고, 상기 필드산화막의 평탄화 공정은 CMP 방법으로 질화막과 산화막간의 식각 선택비가 1:10 ∼ 1:200 정도 되는 슬러리를 사용하여 실시하며, 상기 CMP후에 상기 패드질화막이 200∼1000Å 두께가 남도록 하며, 상기 패드질화막의 제거는 인산을 사용하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4c는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 소자분리 마스크(도시되지 않음)를 이용하여 패턴닝된 패드질화막(34) 패턴과 패드산화막(32) 패턴을 형성하고, 상기 패드질화막(34) 패턴에 의해 노출되어있는 반도체기판(30)을 일정 깊이 식각하여 트랜치(36)를 형성한다. 여기서 상기 트랜치(36)는 2000∼10000Å 깊이로 형성하며, 상기 패드질화막(34)은 300∼2000Å 두께로 형성한다.
그다음 상기 트랜치(36)의 내벽에 웰 산화막(38)을 형성하고, 상기 구조의 전표면에 라이너 질화막(40)을 형성한 후, 상기 구조의 전표면에 트랜치(36)를 메우는 필드산화막(42)을 형성하고, 그 상부 면을 CMP 방법으로 식각하여 평탄화시키고, 상기 패드질화막(34) 패턴 상부를 노출시킨다. 여기서 상기 필드산화막(42)은 4000∼15000Å 두께로 형성하며, 상기 CMP 공정은 고선택비 슬러리를 사용하여 질화막과 산화막간의 식각 선택비가 1:10 ∼ 1:200 정도 되도록하며, CMP 후에 상기 패드질화막(34) 패턴이 200∼1000Å 정도 두께가 남도록한다. (도 4a 참조).
그후, 정렬마크 형성을 위한 사진 식각 공정을 진행하여 상기 필드산화막(42)의 일부 두께를 식각하여 정렬마크가 되도록 한다. (도 4b 참조).
그다음 상기 패드질화막(34) 패턴을 인산등을 이용하여 제거하여 소자분리 공정 및 정렬마크 형성 공정을 완성한다. (도 4c 참조).
상기에서 라이너 질화막을 이용한 STI 공정을 예로 들었으나, 통상의 STI 공 정에도 본 발명의 사상이 적용될 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, STI 공정에서 필드산화막을 식각하여 패드질화막을 노출시킨 후, 정렬마크 형성 공정을 진행하여 필드산화막과 반도체기판간에 단차를 확보한 후에 패드질화막 패턴을 제거하여 양호한 단차를 갖는 정렬마크를 형성하였으므로, 정렬마크의 불인식에 의한 소자의 불량 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
    소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산화막 및 소정두께의 반도체기판을 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치를 메우는 필드산화막을 형성하는 공정과,
    상기 패드질화막을 노출시키도록 상기 필드산화막의 상부를 평탄화시키는 공정과,
    정렬 마크로 예정된 부분의 필드산화막을 상기 트랜치의 소정깊이까지 선택식각하여 정렬마크를 형성하는 공정과,
    상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 트랜치는 2000∼10000Å 깊이로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 패드질화막은 300∼2000Å 두께로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 필드산화막은 4000∼15000Å 두께로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 필드산화막의 평탄화 공정은 CMP 방법으로 질화막과 산화막간의 식각 선택비가 1:10 ∼ 1:200 정도 되는 슬러리를 사용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제5항에 있어서, 상기 CMP후에 상기 패드질화막 패턴이 200∼1000Å 두께가 남도록하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 패드질화막의 제거는 인산을 사용하는 것을 특징으로하는 반도체소자의 제조방법.
KR1020030043821A 2003-06-30 2003-06-30 반도체소자의 제조방법 KR100557541B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030043821A KR100557541B1 (ko) 2003-06-30 2003-06-30 반도체소자의 제조방법
US10/737,784 US6958280B2 (en) 2003-06-30 2003-12-18 Method for manufacturing alignment mark of semiconductor device using STI process
JP2003427874A JP2005026660A (ja) 2003-06-30 2003-12-24 半導体素子の整列マーク製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030043821A KR100557541B1 (ko) 2003-06-30 2003-06-30 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20050002443A KR20050002443A (ko) 2005-01-07
KR100557541B1 true KR100557541B1 (ko) 2006-03-03

Family

ID=33536416

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030043821A KR100557541B1 (ko) 2003-06-30 2003-06-30 반도체소자의 제조방법

Country Status (3)

Country Link
US (1) US6958280B2 (ko)
JP (1) JP2005026660A (ko)
KR (1) KR100557541B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278754A (ja) 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US7550379B2 (en) * 2006-10-10 2009-06-23 Asml Netherlands B.V. Alignment mark, use of a hard mask material, and method
US20090075828A1 (en) * 2007-09-17 2009-03-19 Gentel Biosurfaces, Inc. Integrated protein chip assay
US20090253586A1 (en) * 2008-02-21 2009-10-08 Gentel Biosciences, Inc. Substrates for multiplexed assays and uses thereof
US8935981B2 (en) 2010-09-24 2015-01-20 Canon Nanotechnologies, Inc. High contrast alignment marks through multiple stage imprinting
JP7163577B2 (ja) * 2017-12-28 2022-11-01 富士電機株式会社 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786260A (en) 1996-12-16 1998-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a readable alignment mark structure using enhanced chemical mechanical polishing
JPH11330381A (ja) * 1998-05-13 1999-11-30 Denso Corp 半導体装置の製造方法
US6043133A (en) 1998-07-24 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of photo alignment for shallow trench isolation chemical-mechanical polishing
US6534378B1 (en) 1998-08-31 2003-03-18 Cypress Semiconductor Corp. Method for forming an integrated circuit device
US6303458B1 (en) 1998-10-05 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Alignment mark scheme for Sti process to save one mask step
TW393725B (en) 1998-10-22 2000-06-11 United Microelectronics Corp Reproduction method of the alignment mark in the shallow trench isolation process
US6194287B1 (en) 1999-04-02 2001-02-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation (STI) method with reproducible alignment registration
JP2001102440A (ja) * 1999-09-29 2001-04-13 Nec Corp 半導体集積回路装置の製造方法
JP3344397B2 (ja) * 2000-01-21 2002-11-11 日本電気株式会社 半導体装置の製造方法
JP3492279B2 (ja) * 2000-03-21 2004-02-03 Ｎｅｃエレクトロニクス株式会社 素子分離領域の形成方法
JP2002134701A (ja) * 2000-10-25 2002-05-10 Nec Corp 半導体装置の製造方法
US6723611B2 (en) * 2002-09-10 2004-04-20 International Business Machines Corporation Vertical hard mask

Also Published As

Publication number Publication date
US6958280B2 (en) 2005-10-25
KR20050002443A (ko) 2005-01-07
US20040266127A1 (en) 2004-12-30
JP2005026660A (ja) 2005-01-27

Similar Documents

Publication Publication Date Title
KR20040096365A (ko) 반도체소자의 제조방법
KR100557541B1 (ko) 반도체소자의 제조방법
KR100674896B1 (ko) 반도체 집적회로의 트렌치 소자 분리 방법
KR100423352B1 (ko) 반도체 장치의 제조방법
KR100403627B1 (ko) 트랜치 소자분리 방법
US20060148275A1 (en) Method of forming an alignment mark and manufacturing a semiconductor device using the same
KR20090070710A (ko) 반도체 소자의 트렌치 형성 방법
KR20010008607A (ko) 반도체장치의 소자분리막 형성방법
KR100942077B1 (ko) 반도체 소자의 제조방법
KR100318262B1 (ko) 반도체 소자의 얼라인먼트 키 형성방법
KR100408863B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR100905163B1 (ko) 반도체소자의 제조방법
KR20070013030A (ko) 반도체 소자의 정렬키 형성방법
KR100520177B1 (ko) 반도체소자의 소자분리막 형성방법
KR20040061822A (ko) 반도체소자의 제조방법
KR100569509B1 (ko) 반도체소자의 제조방법
KR20050002389A (ko) 반도체소자의 제조방법
KR20050014165A (ko) 반도체소자의 제조방법
KR20040029825A (ko) 소자분리막 패턴의 형성 방법
KR20000021302A (ko) 반도체 장치의 트렌치 소자 분리 방법
KR20090005909A (ko) 얼라인 키를 갖는 반도체소자의 형성방법
KR20060113281A (ko) 반도체소자의 제조방법
KR20040021371A (ko) 반도체 소자의 셀로우 트렌치 분리막 형성 방법
KR20050068306A (ko) 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030630

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20040419

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20030630

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051028

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060113

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060224

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060223

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090121

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100126

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110126

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120126

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130426

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140122

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160109