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KR20040021371A - 반도체 소자의 셀로우 트렌치 분리막 형성 방법 - Google Patents

반도체 소자의 셀로우 트렌치 분리막 형성 방법 Download PDF

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KR20040021371A
KR20040021371A KR1020020053192A KR20020053192A KR20040021371A KR 20040021371 A KR20040021371 A KR 20040021371A KR 1020020053192 A KR1020020053192 A KR 1020020053192A KR 20020053192 A KR20020053192 A KR 20020053192A KR 20040021371 A KR20040021371 A KR 20040021371A
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Abstract

본 발명은 반도체 소자의 셀로우 트렌치 분리막 형성 방법에 관한 것으로, STI 구조 형성 후에 후속 세정 공정에서 손실되는 산화막의 두께를 감안하여 마스크 패턴을 수정한 후 질화막을 식각함으로써 세정 공정에서의 STI 언더컷 현상을 방지하여 이후 공정에서 잔류물에 의한 전기적 쇼트가 발생되지 않으며, 트렌치의 상부 에지 부분에 글라스 형태에 가까운 라운딩을 형성시켜 후속 갭필 공정의 마진 확보와 후속 플라즈마 공정 등에서의 플라즈마에 의한 에지 부분의 손상을 방지함으로써 제품의 전기적 불량을 방지하며 수율이 향상되는 이점이 있다.

Description

반도체 소자의 셀로우 트렌치 분리막 형성 방법{METHOD FOR FORMING SHALLOW TRENCH ISOLATION OF SEMICONDUCTOR ELEMENT}
본 발명은 반도체 소자의 셀로우 트렌치 분리막 형성 방법에 관한 것으로, 더욱 상세하게는 소자의 활성 영역과 활성 영역 사이를 분리·절연시키는 셀로우 트렌치 분리막 형성시 트렌치의 프로파일을 개선하여 소자의 전기적 특성이 향상되도록 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법에 관한 것이다.
주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS)와, 웨이퍼(wafer)를 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation; STI)가 잘 알려져 있다.
이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(11)상에 산화막(13)을 형성하며, 산화막(13)상에 질화막(15)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(17)을 형성한 후 포토레지스트층(17)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.
도 1b를 참조하면, 포토레지스트층(17)을 식각 마스크로 하여 질화막(15)과 산화막(13)을 실리콘 기판(11)이 노출될 때까지 선택적으로 건식 식각하며, 실리콘 기판(11)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다.
도 1c 및 도 1d를 참조하면, 포토레지스트층(17)을 제거한 후 세정 공정을 거치며, STI 라이너 산화(Liner Oxidation) 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 트렌치 라이너 산화막(19)을 형성한다. 이러한 산화 공정 중 실리콘 기판(11)의 일부가 반응을 일으켜 트렌치(T)의 상부 에지 부분에 라운딩(R)이 형성된다.
도 3a 내지 도 3d는 종래 기술에 따른 셀로우 트렌치 분리막 형성 이후의 갭필 공정을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 도 1a 내지 도 1d의 공정을 거친 트렌치(T)를 포함한 구조물 전면에 트렌치 충진(trench filling) 물질을 증착하여 트렌치 분리막(21)을 형성한다.
도 3b를 참조하면, 화학적기계적연마(CMP) 공정을 수행하여 질화막(15)의 상부 영역에 존재하는 트렌치 분리막(21)을 제거하며, 이로서 트렌치(T) 영역, 즉 비활성 영역에만 트렌치 분리막(21)이 존재한다.
도 3c 및 도 3d를 참조하면, STI 구조를 만드는데 사용된 질화막(15)을 습식식각하여 제거하며, 이온 주입 등의 여러 공정을 거친 후 게이트 산화막을 성장시키기 전 사전 세정 공정을 진행한다.
한편, 근래에는 반도체 장치의 집적도가 높아지면서 기판 상에 형성되는 패턴들의 단차가 커지고 패턴들 간의 간격도 매우 좁아진다. 이에 따라 얇고 깊게 형성된 트렌치 내부에 절연막을 채우는 갭필(Gap Fill) 과정이 매우 어려워지고, 이에 따라 CMP 공정에서의 평탄화 불량이 발생할 우려가 있다.
아울러, CMP 공정에서 정상적으로 평탄화가 이루어져도 후속 산화물 식각제를 이용하는 세정 공정에서 STI 언더컷 현상이 발생하여 이후 게이트 산화 공정 및 폴리 식각 공정에서 잔류물이 남게되어 전기적 쇼트를 유발하여 제품의 치명적 손실을 발생시킨다.
또한, 트렌치의 상부 에지 부분은 직각에 가까울수록 후속 공정에서 에지 부분에 증착되는 산화막이 얇게 되어 후속 건식 식각 공정에서 치명적인 표면 손상을 입게 되어 제품 불량을 유발할 우려가 있다.
그런데, 종래 기술에 의하면 실리콘 기판의 부분적인 열산화에 의하여 트렌치의 상부 에지 부분에 라운딩을 형성하게 되나, 만족할 수 있는 프로파일을 확보하지 못하여 갭필 및 후속 공정에서 트렌치의 상부 에지 부분이 손상되어 전기적 불량이 발생하는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 그 목적하는 바는 STI 구조 형성 후에 마스크 패턴을 수정하여 질화막을 식각함으로써세정 공정에서의 STI 언더컷 현상을 방지하며 트렌치의 상부 에지 부분에 글라스 형태에 가까운 라운딩을 형성하도록 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 실리콘 기판상에 산화막과 질화막을 순차 적층하는 제 1 단계와, 상기 질화막 상부에 포토레지스트층을 형성한 후 상기 포토레지스트층을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성하는 제 2 단계와, 상기 포토레지스트층을 식각 마스크로 하여 상기 실리콘 기판에 트렌치를 형성하는 제 3 단계와, 상기 포토레지스트층의 상면과 측면을 소정 두께로 제거하여 마스크 패턴을 수정하는 제 4 단계와, 상기 패턴이 수정된 포토레지스트층을 식각 마스크로 하여 상기 질화막을 선택적으로 건식 식각하며, 상기 식각된 질화막 아래의 상기 실리콘 기판이 오버 식각되어 상기 트렌치의 상부 에지 영역에 라운딩이 형성되는 제 5 단계와, 상기 포토레지스트층을 제거한 후 세정 공정을 거치며 트렌치를 포함한 구조물 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하고, 평탄화 공정을 수행하여 상기 질화막의 상부 영역에 존재하는 상기 트렌치 분리막을 제거하는 제 6 단계를 포함한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도,
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도,
도 3a 내지 도 3d는 종래 기술에 따른 셀로우 트렌치 분리막 형성 이후의 갭필 공정을 설명하기 위한 소자의 단면도,
도 4a 내지 도 4c는 본 발명에 따른 셀로우 트렌치 분리막 형성 이후의 갭필 공정을 설명하기 위한 소자의 단면도.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 셀로우 트렌치 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(101)상에 산화막(103)을 형성하며, 산화막(103)상에 질화막(105)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(107)을 형성한 후 포토레지스트층(107)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.
도 2b를 참조하면, 포토레지스트층(107)을 식각 마스크로 하여 질화막(105)과 산화막(103)을 실리콘 기판(101)이 노출될 때까지 선택적으로 건식 식각하며, 실리콘 기판(101)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다.
도 2c를 참조하면, 디스컴(Descum) 공정을 적용하여 포토레지스트층(107)의 상면과 측면을 소정 두께로 제거하여 마스크 패턴을 수정하는데, 이때 디스컴의 정도는 후속 세정 공정에서 손실되는 산화막(103)의 두께를 감안하여 결정한다.
도 2d를 참조하면, 패턴이 수정된 포토레지스트층(107)을 식각 마스크로 하여 질화막(105)을 선택적으로 건식 식각하는데, 이때 식각된 질화막(105) 아래의 실리콘 기판(101)도 오버 식각 스텝시 플루오린(Fluorine) 계열의 가스에 의해 식각된다. 이때 질화막(105) 식각 부분의 아래에 놓인 실리콘 기판(101)은 질화막(105)과의 선택비에 의해 상대적으로 적게 손실이 되고, 특히 트렌치(T)의 상부 에지 영역에 라운딩(R)이 형성된다. 아울러 기 형성된 STI 부분도 식각이 이루어지는데 이 부분은 위에서 언급된 것처럼 선택비 차이에 의해 실리콘 기판(101)이 적게 손실된다.
도 2e 및 도 2f를 참조하면, 포토레지스트층(107)을 제거한 후 세정 공정을 거치며, STI 라이너 산화(Liner Oxidation) 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 트렌치 라이너 산화막(109)을 형성한다. 이러한 산화 공정 중 실리콘 기판(101)의 일부가 반응을 일으켜 트렌치(T)의 상부 에지 부분이 다시 한번 라운딩(R)지게 된다.
도 4a 내지 도 4c는 본 발명에 따른 셀로우 트렌치 분리막 형성 이후의 갭필 공정을 설명하기 위한 소자의 단면도이다.
도 4a를 참조하면, 도 2a 내지 도 2f의 공정을 거친 트렌치(T)를 포함한 구조물 전면에 트렌치 충진(trench filling) 물질을 증착하여 트렌치 분리막(201)을 형성하며, 화학적기계적연마(CMP) 공정을 수행하여 질화막(105)의 상부 영역에 존재하는 트렌치 분리막(201)을 제거한다. 이로서 트렌치(T) 영역, 즉 비활성 영역에만 트렌치 분리막(201)이 존재한다.
도 4b 및 도 4c를 참조하면, STI 구조를 만드는데 사용된 질화막(105)을 습식 식각하여 제거하며, 이온 주입 등의 여러 공정을 거친 후 게이트 산화막을 성장시키기 전 사전 세정 공정을 진행한다. 이때, 도 2d를 통해 설명한 질화막(105) 식각시에 이후 공정에서 손실되는 산화막(103)의 두께를 감안하여 산화막(103)의 폭을 조절하였기 때문에 게이트 산화 공정 사전 세정 공정이 완료된 후에도 STI 언더컷 현상은 발생하지 않는다.
전술한 바와 같이 본 발명은 STI 구조 형성 후에 마스크 패턴을 수정함으로써, 후속의 각종 세정 공정을 진행한 이후에도 STI 언더컷 현상이 발생되지 않아 이후 게이트 산화 공정 및 폴리 식각 공정에서 잔류물이 남지 않으며, 이로서 잔류물에 의한 전기적 쇼트가 발생되지 않는다.
아울러, 트렌치 상부 에지 부분의 라운딩 형상이 글라스 형태에 가깝게 형성되므로 후속 갭필 공정의 마진 확보와 후속 플라즈마 공정 등에서의 플라즈마에 의한 에지 부분의 손상을 방지함으로써, 제품의 전기적 불량을 방지하며 수율이 향상되는 효과가 있다.

Claims (4)

  1. 실리콘 기판상에 산화막과 질화막을 순차 적층하는 제 1 단계와,
    상기 질화막 상부에 포토레지스트층을 형성한 후 상기 포토레지스트층을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성하는 제 2 단계와,
    상기 포토레지스트층을 식각 마스크로 하여 상기 실리콘 기판에 트렌치를 형성하는 제 3 단계와,
    상기 포토레지스트층의 상면과 측면을 소정 두께로 제거하여 마스크 패턴을 수정하는 제 4 단계와,
    상기 패턴이 수정된 포토레지스트층을 식각 마스크로 하여 상기 질화막을 선택적으로 건식 식각하며, 상기 식각된 질화막 아래의 상기 실리콘 기판이 오버 식각되어 상기 트렌치의 상부 에지 영역에 라운딩이 형성되는 제 5 단계와,
    상기 포토레지스트층을 제거한 후 세정 공정을 거치며 트렌치를 포함한 구조물 전면에 트렌치 충진 물질을 증착하여 트렌치 분리막을 형성하고, 평탄화 공정을 수행하여 상기 질화막의 상부 영역에 존재하는 상기 트렌치 분리막을 제거하는 제 6 단계를 포함하는 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 세정 공정 이후에 열공정을 통해 상기 트렌치의 표면을 성장시켜 트렌치 라이너 산화막을 형성하는 STI 라이너 산화 공정을 더 포함하며,
    상기 산화 공정 중 상기 실리콘 기판의 일부가 반응을 일으켜 상기 트렌치의 상부 에지 부분이 다시 한번 라운딩 가공되는 것을 특징으로 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 제 4 단계는,
    상기 포토레지스트층의 제거할 상면과 측면의 두께를 후속 세정 공정에서 손실되는 상기 산화막의 두께를 감안하여 결정하는 것을 특징으로 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제 4 단계는,
    디스컴(Descum) 공정을 적용하여 상기 포토레지스트층을 부분 제거하는 것을 특징으로 한 반도체 소자의 셀로우 트렌치 분리막 형성 방법.
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