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KR20000021302A - 반도체 장치의 트렌치 소자 분리 방법 - Google Patents

반도체 장치의 트렌치 소자 분리 방법 Download PDF

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KR20000021302A
KR20000021302A KR1019980040318A KR19980040318A KR20000021302A KR 20000021302 A KR20000021302 A KR 20000021302A KR 1019980040318 A KR1019980040318 A KR 1019980040318A KR 19980040318 A KR19980040318 A KR 19980040318A KR 20000021302 A KR20000021302 A KR 20000021302A
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stop layer
layer
trench
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Inventor
백민수
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윤종용
삼성전자 주식회사
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Publication date
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Abstract

반도체 장치의 트렌치 소자 분리 방법이 개시된다. 본 발명에 따른 트렌치 소자 분리 방법은, 본 발명에 따른 반도체 장치의 트렌치 소자 분리 방법은, 반도체 기판 상에 패드 산화막과, 질화막으로 이루어진 식각 저지층을 형성하는 단계, 패드 산화막과 제1식각 저지층을 패터닝하여 반도체 기판의 소정 영역을 노출시키는 단계, 소정 영역이 노출된 반도체 기판을 식각하여 소정의 깊이를 갖는 트렌치를 형성하는 단계, 결과물 전면에 트렌치를 매립하는 제1절연막을 형성하는 단계, 제1식각 저지층이 노출되지 않도록 제1절연막을 1차 화학-기계적 폴리싱하여 소자 분리막을 형성하는 단계, 소자 분리막에 제2식각 저지층을 증착하는 단계, 제2식각 저지층이 증착된 결과물에 대해서 제2식각 저지층을 식각하여 제거하는 단계, 제2식각 저지층이 제거된 결과물의 전면에 제1식각 저지층이 노출될 때까지 2차 화학-기계적 폴리싱하는 단계, 및 제1식각 저지층과 필드 산화막을 제거하는 단계를 포함하고, 제1 및 제2식각 저지층의 두께를 조정하는 것이 가능하고, 제2식각 저지층은 디슁(dishing)이 예상되는 필드 영역에서 식각 저지층의 역할을 하게 됨으로써 칩 내의 평탄도를 향상시킬 수 있을 뿐만 아니라, 그에 따른 트랜지스터의 특성을 향상시켜 이후 공정인 게이트 사진 공정에서의 마진을 확보할 수 있다는 효과가 있다.

Description

반도체 장치의 트렌치 소자 분리 방법
본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 장치의 트렌치 소자 분리 방법에 관한 것이다.
최근에는 반도체 장치의 고집적화 추세에 따라 미세화 기술 중의 하나인 소자 분리 기술의 연구 개발이 활발하게 진행되고 있다. 소자 분리 영역을 형성하는 것은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정 마진을 좌우하게 된다. 소자 분리 영역 형성 방법 중에서 특히, 트렌치 소자 분리 방법은 실리콘 기판의 소자 분리 부분을 식각하여 트렌치를 형성한 후에 트렌치 내에 절연 물질을 채움으로써 소자를 분리하는 방법을 말한다.
도 1(a)및 1(b)는 종래의 반도체 장치의 트렌치 소자 분리 방법을 설명하기 위한 단면도들로서, 1(a)는 트렌치 형성 및 절연막이 적층된 구조를 나타내고, 1(b)는 화학-기계적 폴리싱(Chemical-Mechanical Polishing) 공정이 완료되어 소자 분리막이 형성된 상태를 나타낸다.
도 1(a) 및 1(b)를 참조하면 참조 부호 10은 실리콘 기판을 나타내고, 12는 패드 산화막을 나타내고, 14는 질화막으로 이루어진 식각 저지층을 나타내고, 16은 절연막을 나타내고, 17은 소자 분리막을 나타내고, 15a, 15b는 트렌치를 나타낸다.
종래의 트렌치 소자 분리 방법은 실리콘 기판(10)에 패드 산화막(12)과 식각 저지층(14) 및 고온 산화막을 순차적으로 적층하는 단계와, 이후에 사진/식각 공정을 거쳐서 고온 산화막, 식각 저지층(14) 및 패드 산화막(12)을 식각한 후 패턴 마스크를 이용하여 트렌치(15a, 15b)를 형성하는 단계, 트렌치 형성 후에 산화막으로 이루어진 절연막(16)을 형성하는 단계로 이루어진다.
또한, 절연막(16)을 형성한 후에는, 절연막(16)과 식각 저지층(14)의 선택비가 높은 슬러리를 사용하여 식각 저지층(14)의 표면이 드러날 때까지 화학-기계적 폴리싱을 진행하게 된다. 즉, 도 1(b)에 도시된 바와 같이, 종래의 얕은 트렌치 소자 분리 방법(Shallow Trench Isolation:STI)은 칩 내부의 패턴 밀도 차이와, 필드 영역에서의 디슁(DISHING) 현상으로 인하여 식각 저지층(14)의 두께 변화가 심하고, 따라서 트렌치를 매립하는 절연막(16)의 두께도 변화하게 된다. 즉, 이러한 절연막(16)의 적층 두께의 변화는 이후 공정인 게이트 포토 공정 진행 시 공정 마진의 확보를 어렵게 하고, 트랜지스터의 특성을 악화시키게 된다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 화학-기계적 폴리싱 공정을 1회 이상 진행함으로써 트렌치 형성 후에 적층되는 절연막의 두께를 일정하게 하는 반도체 장치의 트렌치 소자 분리 방법을 제공하는데 있다.
도 1(a) 및 1(b)는 종래의 반도체 장치의 트렌치 소자 분리 방법을 설명하기 위한 도면들이다.
도 2(a)~2(g)는 본 발명에 따른 반도체 장치의 트렌치 소자 분리 방법을 설명하기 위한 도면들이다.
상기 과제를 이루기 위해, 본 발명에 따른 반도체 장치의 트렌치 소자 분리 방법은, 반도체 기판 상에 패드 산화막과, 질화막으로 이루어진 식각 저지층을 형성하는 단계, 패드 산화막과 제1식각 저지층을 패터닝하여 반도체 기판의 소정 영역을 노출시키는 단계, 소정 영역이 노출된 반도체 기판을 식각하여 소정의 깊이를 갖는 트렌치를 형성하는 단계, 결과물에 전면에 트렌치를 매립하는 제1절연막을 형성하는 단계, 제1식각 저지층이 노출되지 않도록 제1절연막을 1차 화학-기계적 폴리싱하여 소자 분리막을 형성하는 단계, 소자 분리막에 제2식각 저지층을 증착하는 단계, 제2식각 저지층이 증착된 결과물에 대해서 제2식각 저지층을 식각하여 제거하는 단계, 제2식각 저지층이 제거된 결과물의 전면에 제1식각 저지층이 노출될 때까지 2차 화학-기계적 폴리싱하는 단계, 및 제1식각 저지층과 필드 산화막을 제거하는 단계로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 반도체 장치의 트렌치 소자 분리 방법에 관하여 첨부 된 도면을 참조하여 다음과 같이 설명한다.
도 2(a)~2(g)는 반도체 장치의 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 2(a)를 참조하면, 실리콘 기판(20) 상에 패드 산화막(22)과 질화막으로 이루어진 제1식각 저지층(24)을 형성한다. 이 때, 패드 산화막(22)과 제1식각 저지층(24)을 패터닝하여 반도체 기판(20)의 소정 영역을 노출시킨다. 도 2(b)를 참조하면, 소정 영역이 노출된 반도체 기판(20)을 식각하여 소정 깊이를 갖는 트렌치 영역(30a, 30b)을 형성한다. 여기에서, 30a는 폭이 좁은 트렌치 영역을 나타내고, 30b는 폭이 넓은 트렌치 영역을 나타낸다. 도 2(c)를 참조하면 트렌치 영역(30a,30b)이 형성된 후, 트렌치 영역(30a, 30b)을 매립하기 위한 절연막(26)을 형성한다. 이 때, 절연막(26)은 단일층 혹은 복합층의 산화막을 이용한다. 도 2(d)를 참조하면, 절연막(26)이 형성된 후에 제1식각 저지층(24)이 노출되지 않도록 절연막(26)을 1차 화학 -기계적 폴리싱하여 소자 분리막(27)을 형성한다.
도 2(e)를 참조하면, 소자 분리막(27)이 형성된 후, 소자 분리막(27)의 전면에 절연 물질과의 폴리싱 선택비가 큰 제2식각 저지층(28)을 증착한다. 예를 들어, 제2식각 저지층(28)으로는 실리콘 질화막 또는 폴리실리콘등을 사용한다. 여기에서, 제2식각 저지층(28)은 트렌치 영역(30a, 30b)을 매립하는 소자 분리막(27)의 상부에만 형성된다. 또한, 제2식각 저지층(28)이 형성된 후, 제1식각 저지층(24)에 대해 액티브 리버스 사진 공정을 진행함으로써 액티브 영역 위의 제2식각 저지층(24)을 식각하여 제거한다. 도 2(f)를 참조하면, 제2식각 저지층 (24)이 제거된 결과물의 전면에 제1식각 저지층(24)이 노출될 때까지 2차 화학-기계적 폴리싱을 수행한다. 2차 화학-기계적 폴리싱이 진행된 후에는 도 2(e)에 도시된 바와 같이, 제1식각 저지층(24)과 패드 산화막(22)을 제거함으로써 실제적인 소자 분리막(27)이 형성된다.
즉, 본 발명에서는 트렌치 형성과 절연막 적층 후 제1식각 저지층(24)이 드러나지 않게 1차 화학-기계적 폴리싱을 수행하고, 폴리싱이 수행된 결과물에 선택비가 높은 제2식각 저지층(28)을 형성한 후 사진/식각 공정을 이용하여 액티브 영역의 제2식각 저지층(28)만을 제거한다. 이후에, 필드 영역에 선택적으로 존재하는 제2식각 저지층이 모두 제거되고, 제1식각 저지층(24)의 표면이 드러날 때까지 2차 화학-기계적 폴리싱을 진행한다. 여기에서, 제2식각 저지층(28)은 2차 화학-기계적 폴리싱 진행 시 패턴 밀도의 차이로 인해 디슁(DSHING)이 예상되는 필드 영역에서 식각 저지층의 역할을 하게 되므로 칩내에 평탄도를 향상시킨다. 마지막으로 제1식각 저지층(24)과 필드 산화막을 제거함으로써 최종적인 소자 분리막(27)을 형성한다.
본 발명에 따르면, 산화막 성장량의 감소와, 화학-기계적 폴리싱되는 양을 줄임으로써 생산비가 감소되고, 그로 인해 생산량을 증가시킬 수 있다. 또한, 제1 및 제2식각 저지층의 두께를 조정할 수 있고, 제2식각 저지층은 2차 화학-기계적 폴리싱의 패턴 밀도의 차이로 인래 디슁(dishing)이 예상되는 필드 영역에서 식각 저지층의 역할을 하게 됨으로써 칩 내의 평탄도를 향상시킬 수 있고, 그에 따른 트랜지스터의 특성을 향상시키고, 이후 공정인 게이트 사진 공정 마진을 확보할 수 있다는 효과가 있다.

Claims (1)

  1. 반도체 기판 상에 패드 산화막과, 질화막으로 이루어진 식각 저지층을 형성하는 단계;
    상기 패드 산화막과 상기 제1식각 저지층을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 단계;
    상기 소정 영역이 노출된 반도체 기판을 식각하여 소정의 깊이를 갖는 트렌치를 형성하는 단계;
    상기 결과물에 전면에 상기 트렌치를 매립하는 제1절연막을 형성하는 단계;
    상기 제1식각 저지층이 노출되지 않도록 상기 제1절연막을 1차 화학-기계적 폴리싱하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막에 제2식각 저지층을 증착하는 단계;
    상기 제2식각 저지층이 증착된 결과물에 대해서 상기 제2식각 저지층을 식각하여 제거하는 단계;
    상기 제2식각 저지층이 제거된 결과물의 전면에 상기 제1식각 저지층이 노출될 때까지 2차 화학-기계적 폴리싱하는 단계; 및
    상기 제1식각 저지층과 상기 필드 산화막을 제거하는 단계를 포함하고,
    상기 제2식각 저지층은 상기 제1절연막과의 폴리싱 선택비가 큰 것을 특징으로하는 반도체 장치의 트렌치 소자 분리 방법.
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* Cited by examiner, † Cited by third party
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CN102814727A (zh) * 2012-08-13 2012-12-12 无锡华润上华科技有限公司 一种用于浅沟槽隔离结构的化学机械研磨方法
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Patent event code: PA01091R01D

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Patent event date: 19980928

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