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KR100569509B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR100569509B1 KR1020020086788A KR20020086788A KR100569509B1 KR 100569509 B1 KR100569509 B1 KR 100569509B1 KR 1020020086788 A KR1020020086788 A KR 1020020086788A KR 20020086788 A KR20020086788 A KR 20020086788A KR 100569509 B1 KR100569509 B1 KR 100569509B1
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 선형 질화막을 사용하는 STI 공정에서 패드질화막 제거 후에 희생산화막의 형성 및 전면 식각 방법으로 선형 질화막을 노출되지 않도록한 후, 게이트산화막 형성 및 게이트전극 형성 공정을 실시하여 모트에 의한 식각 잔류물 생성이 방지되어 배선의 단락이 예방되므로, 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{METHOD FOR FABRICATING OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조공정도.
도 2는 도 1b의 일부 단면 확대도.
도 3은 도 2의 반도체기판에 게이트산화막을 형성한 상태의 단면도.
도 4는 도 3에서 게이트전극을 형성한 상태의 단면도.
도 5a 내지 도 5e는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10,40 : 반도체기판 12,41 : 패드산화막
14 : 패드질화막 16,42 : 트랜치
18,44 : 웰 산화막 20,46 : 선형 질화막
22,48 : 필드산화막 24,50 : 골
26,54 : 게이트산화막 28 : 모트
30,56 : 게이트전극 32 : 식각 잔류물
52 : 희생산화막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 선형 질화막을 사용하는 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서의 모트(moat)에서의 잔류물에 의한 단락을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용한 사진식각 공정으로 상기 패드질화막(14)과 패드산화막(12)을 식각하여 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성한다.
그다음 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성하고, 상기 트랜치(16)의 내벽에 웰 산화막(18)을 형성한 후, 상기 구조의 전표면에 선형 질화막(20)을 형성한다. (도 1a 참조).
그 후, 상기 구조의 전표면에 필드산화막(22)을 도포하고, 평탄화시키고, 상기 패드질화막(14)과 패드산화막(12)을 제거하여 트랜치를 메운 필드 산화막(22)과 선형 질화막(20) 패턴으로 구성되는 소자분리영역을 형성한다. (도 1b 참조).
도 2는 도 1b의 소자분리영역 에지 부분의 확대 도면으로서, 상기 패드질화막(14) 제거 공정시 선형 질화막(20)도 함께 제거되어 필드산화막(22)의 에지 부분에 깊은 골(24)이 생긴다.
도 3은 도 2의 반도체기판(10)상에 게이트산화막(26)을 형성한 상태의 단면도로서, 크린닝 공정에서 필드산화막(22)과 평탄화 공정시 인접한 선형 질화막(20)과 웰 산화막(18) 간의 식각 선택비 차이로 인하여 선형 질화막(20)의 양측으로 모트(28)가 발생된다.
도 4은 도 3의 게이트산화막(26) 상에 게이트전극(30)을 형성한 상태의 상태도로서, 상기 모트 부분에 게이트전극 물질의 식각 잔류물(32)이 남아 있다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 고집적 소자에 사용되는 선형 질화막을 이용한 STI 공정에서 산화막과 질화막과의 식각선택비차이로 인하여 필드산화막 평탄화 공정시 선형 질화막의 양측으로 모트가 발생하고 상기 모트는 후속 게이트전극 패턴닝 공정시 식각 잔류물이 남는 자리를 제공하여 게이트전극의 원활한 패턴닝을 방해하고, 라인의 단락을 유발하여 공정수율 및 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 선형 질화막을 이용하는 STI 공정에서 선형 질화막의 트랜치 에지측 높이를 트랜치 보다 낮게 형성하여 선형 질화막에 의한 트랜치 에지에서의 모트 발생을 방지하여 모트에 의한 후속 식각 공정에서의 식각잔류물 발생을 방지하여 라인 단락의 원을 제거하여 공정수율 및 소자의 신뢰성을 향상시킬수 있는 반도체소자의 제조방법을 제공함에 있다.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
선형 질화막을 사용하는 STI 방법의 반도체소자의 제조방법에 있어서,
반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
상기 트랜치의 내벽이 웰 산화막을 형성하는 공정과,
상기 구조의 전표면에 선형 질화막을 형성하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하는 공정과,
상기 필드산화막을 평탄화시켜 상기 선형 질화막이 트랜치 내부에만 남도록하고 필드산화막을 분리시키는 공정과,
상기 패드질화막 패턴을 제거하는 공정과,
상기 구조의 전표면에 희생산화막을 형성하는 공정과,
상기 희생산화막을 전면 제거하는 공정을 구비함에 있다.
본 발명의 다른 특징은, 상기 선형 질화막의 에지는 반도체기판 표면 보다 10∼1000Å 낮게 형성되며, 선형 질화막의 두께는 10∼500Å 으로 형성하고, 상기 희생산화막을 고온산화나 LP-TEOS막으로 형성하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 5a 내지 도 5e는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 도 2의 단계와 마찬가지로 선형 질화막를 이용한 STI 공정을 진행하면, 실리콘 웨이퍼등의 반도체기판(40)상에 형성된 소정 깊이의 트랜치(42)와, 상기 트랜치(42)의 내벽에 형성되어있는 웰 산화막(44)과, 상기 웰 산화막(44)상에 형성되어있는 선형 질화막(46) 패턴과, 상기 트랜치(42)를 메우는 필드산화막(48)과, 상기 반도체기판(40)상에 형성되어있는 패드산화막(41)을 구비하여 소자분리를 완료한다. 이때 상기 필드산화막(48)의 에지 부분에 깊은 골(50)이 형성되어 있으며, 상기 선형 질화막(46)의 에지는 반도체기판(40) 표면 보다 10∼1000Å 낮게 형성되며, 선형 질화막(46)의 두께는 10∼500Å 정도이다. (도 5a 참조).
그다음 상기 구조의 전표면에 희생산화막(52)을 고온산화나 LP-TEOS막으로 도포한다. 이때 상기 희생산화막(52)은 상기 골(50)을 완전히 메운다. (도 5b 참조).
그후, 상기 희생산화막(52)을 건식 또는 습식식각 방법으로 전면식각하여 그 두께 만큼을 제거한다. 이때 상기 골(50)을 메운 부분은 제거되지 않는다. (도 5c 참조).
그다음 상기 패드산화막(41)을 제거하고, 반도체기판(40)상에 게이트산화막(54)을 형성한다. 이때의 클리닝 공정에서도 선형 질화막(46)이 노출되지 않아 모트가 생기지 않는다. (도 5d 참조).
그후 상기 게이트산화막(54)상에 게이트전극(56)을 형성한다. 여기서 모트가 없으므로 식각 잔류물로 남지 않는다(도 5e 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 선형 질화막을 사용하는 STI 공정에서 패드질화막 제거 후에 희생산화막의 형성 및 전면 식각 방법으로 선형 질화막을 노출되지 않도록한 후, 게이트산화막 형성 및 게이트전극 형성 공정을 실시하여 모트에 의한 식각 잔류물 생성이 방지되어 배선의 단락이 예방되므로, 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 선형 질화막을 사용하는 STI 방법의 반도체소자의 제조방법에 있어서,
    반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
    상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치의 내벽이 웰 산화막을 형성하는 공정과,
    상기 구조의 전표면에 선형 질화막을 형성하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하는 공정과,
    상기 필드산화막을 평탄화시켜 상기 선형 질화막이 트랜치 내부에만 남도록하고 필드산화막을 분리시키는 공정과,
    상기 패드질화막 패턴을 제거하는 공정과,
    상기 구조의 전표면에 희생산화막을 형성하는 공정과,
    상기 희생산화막을 전면 제거하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 선형 질화막의 에지는 반도체기판 표면 보다 10∼1000Å 낮게 형성되 며, 선형 질화막의 두께는 10∼500Å 으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 희생산화막을 고온산화나 LP-TEOS막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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