KR20040061822A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, STI 공정에서 트랜치 형성후 패드질화막의 일부를 등방성식각하여 트랜치 에지부를 노출시킨 후 선형 질화막을 형성하여 에지 상부에서 선형질화막의 패스를 길게하여 패드질화막 제거 공정시 선형질화막의 손상을 최소화하여 모트 생성을 방지하였으므로, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되며, 셀의 문턱전압 감소와 활성영역의 임계크기 감소를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 기판의 모트(moat) 발생을 억제하여 셀의 문턱전압 감소와, 임계크기 손실을 방지하고, 게이트 잔류물에 의한 단락을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1a 내지 도 1e은 종래 기술에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용한 사진식각 공정으로 상기 패드질화막(14)과 패드산화막(12)을 식각하여 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성한 후, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한다. (도 1a 참조).
그후, 상기 트랜치(16)의 내벽에 웰산화막(18)을 형성하고, 전면에 선형 질화막(20)을 도포한 후, 상기 구조의 전표면에 필드산화막(22)을 도포한다. (도 1b 참조).
그다음 상기 필드산화막(22)과 하부의 패드질화막(14)의 일부 두께를 화학기계적 연마(CMP)등의 방법으로 평탄화 식각하고, (도 1c 참조), 상기 패드질화막(14)을 제거하여 소자분리 공정을 완성한다. 이때 과식각에 의해 선형질화막(20)이 반도체기판(10) 표면 보다 낮아지게된다. (도 1d 참조).
그후, 상기 패드산화막(12) 제거등의 공정을 거치며 선형질화막(20) 양측의 산화막 재질이 식각되어 모트가 발생된다. (도 1e 참조).
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 STI 공정에서 패드질화막 및 패트 산화막 제거 공정에서 과식각이 진행되어 선형 질화막의 양측으로 깊은 모트를 형성시키며, 이로 인하여 셀 문턱전압이 감소되고, 활성영역의 임계크기가 감소하며, 모트 영역에서의 게이트전극 물질의 식각 잔류물이 남게되는 등 여러 가지 문제점을 야기 시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 공정에서 페드질화막의 일부 두께를 인산용액으로 제거하여 선형질화막의 패스를 길게하여 소자분리 영역 에지부에 형성되는 모트를 방지하여 경계 지역에서의 불량 발생을 방지하고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1e은 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 패드산화막
14 : 패드질화막 16 : 트랜치
18 : 웰 산화막 20 : 선형 질화막
22 : 필드산화막 24 : 모트
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체소자의 제조방법에 있어서,
반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
상기 패드질화막 패턴을 인산용액을 이용하여 등방성 식각하여 트랜치 에지부의 반도체기판을 노출시키는 공정과,
상기 트랜치의 내벽이 웰 산화막을 형성하는 공정과,
상기 구조의 전표면에 선형 질화막을 형성하는 공정과,
상기 트랜치를 메우는 필드산화막을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 인산용액의 식각공정은 140∼160℃에서, 50∼200Å 두께 실시하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(10)상에 소자분리 마스크(도시되지 않음)를 이용하여 패턴닝된 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성하고, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한다. (도 2a 참조).
그다음 인산 용액을 이용한 습식 식각 방법으로 상기 패드질화막(14) 패턴을 등방성식각하여 그 크기를 감소시키면, 상기 트랜치(16) 에지부의 반도체기판(10) 모서리가 노출된다. 여기서 상기 식각 공정을 인산 용액을 이용하여 산화막과 질화막의 식각선택비를 고려한 최적의 온도, 예를 들어 140∼160℃ 범위 사이에서, 50∼200Å 정도 두께를 실시한다. (도 2b 참조).
그후, 상기 트랜치(16)의 내벽에 웰 산화막(18)을 형성하고, 상기 구조의 전표면에 선형 질화막(20)을 10∼500Å 두께로 형성한다. 이때 습식각에 의해 선형질화막(20)의 트랜치(16) 에지 상부 패스가 길어져 있다. (도 2c 참조).
그다음 상기 트랜치(16)를 메우는 필드산화막(22)을 도포하고, CMP 방법으로 상부를 연마하여 평탄화한 후, (도 2d 참조), 상기 패드질화막(14) 패턴을 제거한다. 이때 상기 선형 질화막(20)이 트랜치(16)의 에지 상부에 까지 형성되어 있어 모트 생성이 방지된다. (도 2e 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, STI 공정에서 트랜치 형성후 패드질화막의 일부 두께를 인산용액을 이용하여 등방성식각하여 트랜치 에지부를 노출시킨 후 선형 질화막을 형성하여 에지 상부에서의 선형질화막 패스를 길게하여 모트 생성을 방지하였으므로, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되며, 셀의 문턱전압 감소와 활성영역의 임계크기 감소를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (2)
- 반도체소자의 제조방법에 있어서,반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,상기 패드질화막 패턴을 인산용액을 이용하여 등방성 식각하여 트랜치 에지부의 반도체기판을 노출시키는 공정과,상기 트랜치의 내벽이 웰 산화막을 형성하는 공정과,상기 구조의 전표면에 선형 질화막을 형성하는 공정과,상기 트랜치를 메우는 필드산화막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 인산용액의 식각공정은 140∼160℃에서, 50∼200Å 두께 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR100733558B1 (ko) * | 2005-08-23 | 2007-06-29 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| US7601576B2 (en) | 2005-08-23 | 2009-10-13 | Fujitsu Microelectronics Limited | Method for fabricating semiconductor device |
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2002
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