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KR20010008607A - 반도체장치의 소자분리막 형성방법 - Google Patents

반도체장치의 소자분리막 형성방법 Download PDF

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KR20010008607A
KR20010008607A KR1019990026526A KR19990026526A KR20010008607A KR 20010008607 A KR20010008607 A KR 20010008607A KR 1019990026526 A KR1019990026526 A KR 1019990026526A KR 19990026526 A KR19990026526 A KR 19990026526A KR 20010008607 A KR20010008607 A KR 20010008607A
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trench
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박성훈
은용석
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 이 방법은 반도체기판에 순차적으로 패드산화막 및 질화막을 적층한 후에 소자분리마스크용 감광막을 이용한 식각 공정으로 질화막부터 기판의 소정부위를 선택 식각하여 이후 형성될 소자분리 영역의 기판에 제 1트렌치를 형성하고, 감광막을 제거한 후 상기 트렌치 내측벽에 사이드월 스페이서을 형성하고, 사이드월 스페이서 사이의 개방된 기판 부위에 로커스형태의 제 1소자분리용 산화막을 형성하고, 사이드월 스페이서에 의해 드러난 제 1소자분리용 산화막과 그 아래의 기판을 소정 깊이로 식각하여 제 2트렌치를 형성하고, 제 2트렌치가 형성된 기판에 갭필용 산화물질을 증착하고 이를 평탄화하여 제 2소자분리용 산화막을 형성한 후에, 질화막 및 패드산화막을 제거한다. 따라서, 본 발명은 기판에 트렌치 상부면의 에지 부분에서는 그 폭이 넓으며 나머지 트렌치 부위에서는 폭이 좁은 소자분리막을 형성함에 따라 갭필 산화막의 평탄화 공정 및 식각 공정에서 발생하는 소자분리막 에지의 국부적 침강 현상인 모트를 미연에 방지한다.

Description

반도체장치의 소자분리막 형성방법{Method of forming isolation layer in semiconductor device}
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 셀로우 트렌치(shallow trench) 구조로 소자분리 공정시 그 트렌치 모서리 부분에 발생하는 결함을 개선할 수 있는 반도체장치의 소자분리막 형성방법에 관한 것이다.
최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히, 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없다. 따라서 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 상기 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더나아가서, 소자분리 기술은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 소지 분리막을 형성하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 이 소자분리막의 불필요한 부분을 식각하는 셀로우 트렌치 소자분리공정(shallow trench isolation: 이하 STI라 함)이 최근에 많이 이용되고 있다.
한편, 메모리 셀과 그 주변회로를 원칩화한 복합 반도체장치에서는 서로 다른 소자분리 영역을 갖고 있기 때문에 소자의 글로발 단차를 완화하기 위해 화학적기계적연마 공정을 실시하고 있다.
그러나, 상기 평탄화 공정후에 실시되는 세정공정에 의해 셀 영역과 주변 회로 영역의 소자분리막 에지부분이 과도하게 식각되어 침강하는 모트(moat)현상이 발생하게 된다.
도 1은 종래 기술에 의한 복합 반도체장치의 소자분리막에서 발생하는 모트 현상을 나타낸 단면도로서, 이와 같이 메모리 셀 영역(100)과 주변회로 영역(200)의 기판(2)에 형성되는 소자분리막(4) 에지 부위에 과도 식각 부위(6)가 발생하게 되면 다음과 같은 문제점을 야기시킨다.
즉, 이후 기판의 활성 영역(소자분리막 사이의 기판)에 형성될 게이트전극용 워드라인이 과도 식각 부위(6)에 걸쳐서 위치하게 되면 워드라인에 고전압이 인가될 때 트랜지스터의 턴온 점이 낮아져 문턱전압이 낮아지고 이로인해 소자 특성이 저하된다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 소자분리영역의 에지 부위에 로커스 공정의 버즈 비크 현상을 이용한 소자분리막을 형성하고 그 소자분리막 내의 기판에 트렌치를 형성한 후에 셀로우 트렌치 구조의 소자분리막을 형성함으로서 평탄화 공정 및 식각 공정에서 발생하는 소자분리막 에지의 국부적 침강 현상인 모트를 방지할 수 있는 반도체장치의 소자분리막 형성방법을 제공하는데 있다.
도 1은 종래 기술에 의한 복합 반도체장치의 소자분리막에서 발생하는 모트 현상을 나타낸 단면도,
도 2a 내지 도 2h는 본 발명에 따른 소자분리막 형성 방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘기판 12 : 패드산화막
16 : 감광막 18 : 제 1트렌치
20 : 사이드월 스페이서 22 : 제 1소자분리용 산화막
24 : 제 2트렌치 26 : 갭필 산화막
26': 제 2소자분리용 산화막 ISO : 소자분리막
상기 목적을 달성하기 위해 본 발명은 반도체기판에 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 순차적으로 패드산화막 및 질화막을 적층하는 단계와, 소자분리마스크용 감광막을 이용한 식각 공정으로 질화막부터 기판의 소정부위를 선택 식각하여 이후 형성될 소자분리 영역의 기판에 제 1트렌치를 형성하는 단계와, 감광막을 제거한 후 상기 트렌치 내측벽에 사이드월 스페이서을 형성하는 단계와, 사이드월 스페이서 사이의 개방된 기판 부위에 로커스형태의 제 1소자분리용 산화막을 형성하는 단계와, 사이드월 스페이서에 의해 드러난 제 1소자분리용 산화막과 그 아래의 기판을 소정 깊이로 식각하여 제 2트렌치를 형성하는 단계와, 제 2트렌치가 형성된 기판에 갭필용 산화물질을 증착하고 이를 평탄화하여 제 2소자분리용 산화막을 형성하는 단계와, 질화막 및 패드산화막을 제거하여 기판의 트렌치 상부 측면에 남겨진 제 1소자분리용 산화막과 나머지 트렌치 부위를 채우는 제 2소자분리용 산화막으로 이루어진 소자분리 영역을 정의하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 소자분리막 형성 방법을 설명하기 위한 공정 순서도이다.
우선, 도 2a에 도시된 바와 같이 반도체기판인 실리콘기판(10)에 15∼100Å정도의 얇은 패드산화막(12)을 형성하고, 그 위에 이후 로커스 공정시 산화방지용의 역할을 하는 500∼5000Å두께의 질화막(14)을 적층한다. 여기서, 패드산화막(12)은 열산화막, 자연산화막, 또는 화학기상 증착공정을 이용한 산화막중에서 어느 하나를 이용한다. 한편, 패터닝 공정을 용이하게 하기 위해서는 상기 질화막(14) 상부에 비반사막을 200∼600Å정도 추가 증착할 수도 있다.
도 2b에 도시된 바와 같이, 상기 질화막(14) 상부에 소자분리마스크용 감광막(16)을 도포하고 식각 공정을 실시하여 감광막(16)에 맞추어 질화막(14)부터 기판(10)의 소정 부위를 선택 식각하여 이후 형성될 소자분리 영역의 기판에 제 1트렌치(18)를 형성한다. 이때, 제 1트렌치(18)는 기판(10)에서부터 20∼100Å정도의 식각 깊이를 갖는 것이 바람직하다.
이어서, 도 2c에 도시된 바와 같이 감광막(16)을 제거하고, 기판 전면에 질화막을 150∼5000Å정도 증착하고 이를 블랭킷 식각하여 상기 트렌치(18) 내측벽에 사이드월 스페이서(20)을 형성한다. 여기서, 사이드월 스페이서(20)의 역할은 이후 실시될 로커스 공정시 버즈 비크를 방지하기 위함이다. 이때, 사이드월 스페이서(20)은 폴리실리콘, 화학기상증착법을 이용한 실리콘산화막(SiO2), 탄탈륨산화막(Ta2O5)중에서 어느 한 물질을 사용할 수도 있다.
도 2d에 도시된 바와 같이, 고온에서 산화 공정을 실시하여 사이드월 스페이서(20) 사이에 개방된 기판 부위에 로커스 구조의 제 1소자분리용 산화막(20)을 500∼5000Å정도 형성한다.
도 2e에 도시된 바와 같이, 상기 사이드월 스페이서(20)와 질화막(14)을 마스크로 삼아서 CHF3또는 CF4가스를 이용한 블랭킷 식각으로 사이드월 스페이서(20)에 의해 드러난 제 1소자분리용 산화막(22) 부분을 선택적으로 제거하고 그 아래의 기판을 소정 깊이로 식각하여 제 2트렌치(24)를 형성한다. 여기서, 제 2트렌치(24)의 식각 깊이는 1500∼7000Å정도가 바람직하다. 이때, 상기 식각 공정시 사이드웰 스페이서(20) 하부에는 제 1소자분리용 산화막(22')의 일부가 남아 있다.
그 다음, 도면에 도시하지는 않았지만 트렌치 식각 공정시 손상을 받은 실리콘 기판 부위의 손상을 감소하기 위하여 트렌치 내부에 월 산화막(wall oxide)을 형성한다. 이때의 산화 공정은 950∼1200℃의 온도 범위에서 실시되며 성장되는 산화막의 두께는 50∼500Å정도를 갖도록 한다.
도 2f에 도시된 바와 같이, 제 2트렌치(24)가 형성된 기판에 갭필용 산화물질로서 O3-TEOS(tetra -ethyl-ortho-silicate)(26)을 증착한다. 이때, 증착 공정은 HDP(high density plasma)을 이용하며 그 증착 두께는 3500∼7000Å를 갖도록 한다. 제 2 트렌치(24)에 갭필용 산화막(26)을 매립한 후에 어닐링 공정을 실시하여 그 밀도를 높인다. 어닐링 온도는 950∼1200℃로 한다.
도 2g에 도시된 바와 같이, 화학적기계적연마공정을 실시하여 상기 갭필용 산화막(26)이 형성된 구조물 표면을 평탄화한다. 이로 인해, 소정 두께로 식각된 질화막(14')에 의해 갭필용 산화막 또한 그 표면이 평탄화되어 제 2트렌치(24)에 제 2소자분리용 산화막(26')이 형성된다.
그리고, 도 2h에 도시된 바와 같이, 남겨진 질화막(14') 및 패드산화막(12)을 제거한다. 그러면, 기판(10)에는 기판 표면인 트렌치 상부 측면에 남겨진 제 1소자분리용 산화막(22')과 나머지 트렌치 부위를 채우는 제 2소자분리용 산화막(26')만이 남게 되어 소자의 분리 영역(ISO)이 된다.
상기한 바와 같이 본 발명에 따른 반도체장치의 소자분리막 형성방법은 기판의 소자분리영역의 에지 부위에 로커스 공정을 이용한 소자분리막을 형성하고 그 소자분리막 내의 기판에 트렌치를 형성한 후에 셀로우 트렌치 구조의 소자분리막을 형성한다.
따라서, 기판에 트렌치 상부면의 에지 부분이 넓으며 나머지 트렌치 부위는 좁은 소자분리막이 형성됨에 따라 갭필 산화막의 평탄화 공정 및 식각 공정에서 발생하는 소자분리막 에지의 국부적 침강 현상인 모트를 미연에 방지할 수 있다.

Claims (4)

  1. 반도체기판에 트렌치 구조의 소자분리막을 형성함에 있어서,
    반도체기판에 순차적으로 패드산화막 및 질화막을 적층하는 단계;
    소자분리마스크용 감광막을 이용한 식각 공정으로 상기 질화막부터 기판의 소정부위를 선택 식각하여 이후 형성될 소자분리 영역의 기판에 제 1트렌치를 형성하는 단계;
    상기 감광막을 제거한 후 상기 트렌치 내측벽에 사이드월 스페이서을 형성하는 단계;
    상기 사이드월 스페이서 사이의 개방된 기판 부위에 로커스형태의 제 1소자분리용 산화막을 형성하는 단계;
    상기 사이드월 스페이서에 의해 드러난 제 1소자분리용 산화막과 그 아래의 기판을 소정 깊이로 식각하여 제 2트렌치를 형성하는 단계;
    상기 제 2트렌치가 형성된 기판에 갭필용 산화물질을 증착하고 이를 평탄화하여 제 2소자분리용 산화막을 형성하는 단계; 및
    상기 질화막 및 패드산화막을 제거하여 기판의 트렌치 상부 측면에 남겨진 제 1소자분리용 산화막과 나머지 트렌치 부위를 채우는 제 2소자분리용 산화막으로 이루어진 소자분리 영역을 정의하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 제 1트렌치는 기판에서부터 20∼100Å정도의 식각 깊이를 갖는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  3. 제 1항에 있어서, 상기 제 2트렌치는 1500∼7000Å정도의 식각 깊이를 갖는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  4. 제 1항에 있어서, 상기 제 2트렌치의 형성을 위한 식각 공정은 CHF3내지 CF4가스를 단독으로 사용하거나 이들을 혼합해서 사용하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
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