KR100423352B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
CMP 방법에 의한 활성화 영역 상의 절연막 잔부를 없앰과 동시에, 소자분리 영역과 활성화 영역의 고저차를 저감시키는 것을 과제로 한다.
상이한 넓이를 갖는 복수의 활성화 영역과 상기 활성화 영역들 사이에 소자 분리 영역이 형성되어 이루어지는 반도체 장치를 제조함에 있어서, 절연막의 퇴적 밀도차에 따른 CMP 방법의 연마율의 차에 의해 활성화 영역 상에 잔존하는 절연막을 제거함과 동시에 홈 내의 절연막을 후퇴시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법에 의해 상기 과제를 해결한다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 집적회로 소자의 소자 분리영역의 형성방법에 특징을 갖는 반도체 장치의 제조방법에 관한 것이다.
최근, 집적회로 소자의 고집적화에 따라, 소자의 미세화와 함께 소자 분리 영역의 미세화가 진행되고 있다.
소자 분리 영역을 형성하는 기술로서, 반도체 기판 표면에 홈을 형성하고, 이 홈을 절연막으로 매립한 후 평탄화하는 트렌치 소자 분리 기술이 사용되고 있다.
이러한 기술은 소자 분리 영역의 미세화에 적합하지만, 소자 분리 영역이 반도체 기판 표면보다 낮아지는 경우, 트랜지스터의 채널 단부에서 전계 집중에 의한 험프 전류가 발생한다는 문제가 있다.
이러한 문제에 대해서, 예컨대 일본 공개특허공보 평11-26571호에는 소자 분리 영역이 실리콘 기판 표면보다 낮아지지 않도록 하는 방법이 제안되고 있다. 이 방법을 도 3 및 도 4 를 사용하여 이하에서 상세하게 설명한다.
도 3a 에 나타낸 바와 같이, 실리콘 기판 (201) 상에 산화 확산 기술에 의해 산화막 (202) 을 100 Å 정도로 형성한 후, 공지의 CVD 기술에 의해 질화막 (203) 을 2000 Å 정도로 형성한다. 다음에, 도 3b 에 나타낸 바와 같이, 공지의 포토리소그래피 기술 및 이방성 에칭 기술을 사용하여 소자 분리 영역의 산화막 (202) 이 노출되도록 질화막 (203) 을 패터닝한다. 다음에, 도 3c 에 나타낸 바와 같이, 패터닝한 질화막 (203) 을 마스크로 하여 산화막 (202) 을 에칭하고, 실리콘 기판 (201) 을 에칭하여, 깊이 0.2 ~ 0.7 ㎛ 정도의 소자 분리용 홈 (204) 을 형성한다. 다음에, 도 3d 에 나타낸 바와 같이, 열인산액 내에서 질화막 (203) 을 등방성 에칭한다. 이로써, 질화막 (203) 의 패턴 에지는 도 3d 의 점선으로 나타낸 통상의 경우와 비교하여 트랜지스터 형성 영역측으로 막 두께 500 Å 정도로 후퇴하게 된다. 다음에, 도 3e 에 나타낸 바와 같이, 실리콘 기판 (201) 을 산화 처리하여 소자 분리용 홈 (204) 의 저면 및 측면에 150 Å 정도의 산화막 (205) 을 형성한 후, 도 3f 에 나타낸 바와 같이, CVD 기술에 의해 산화막 (206) 을 0.4 ~ 1.0 ㎛ 정도의 두께로 퇴적한다. 다음에, 도 3g 에 나타낸 바와 같이, CMP (Chemical Mechanical Polishing) 방법을 사용하여 산화막 (206) 을 질화막 (203) 이 노출될 때까지 평탄화한다. 다음에, 도 3h 에 나타낸 바와 같이, 열인산액 안에서 질화막 (203) 을 제거하고, 마지막으로 도 3i 에 나타낸 바와 같이 산화막 (202) 을 제거하여 트렌치 분리 구조를 형성한다.
이러한 방법에 따르면, 소자 분리 영역의 단부가 실리콘 기판 표면보다 낮아지는 것을 피할 수 있고, 전계 집중에 의한 험프 전류의 발생을 피할 수 있다.
그러나, 이러한 방법으로는 도 4a 에 나타낸 바와 같이, 기저 패턴이 넓은 활성화 영역 (301) 과 좁고 고립된 활성화 영역 (302) 상에서는 퇴적되는 산화막 (206) 의 퇴적 밀도차가 생기기 때문에, 넓은 활성화 영역 (301) 상의 산화막(206) 과 좁은 고립된 활성화 영역 (302) 상의 산화막 (206) 을 동시에 평탄화시키는 경우, 연마율에 차이가 생긴다. 그 결과, 도 4b 에 나타낸 바와 같이, 기저 패턴이 넓은 활성화 영역 (301) 상에 산화막 잔부 (303) 가 발생하고, 이후의 공정인 질화막 (203) 의 제거가 충분하게 수행되지 않는다는 문제가 발생한다. 또한, 이 문제에 대해서, 평탄화에서의 산화막 (206) 의 연마 시간을 늘림으로써 산화막 잔부 (303) 를 없애고자 하면, 좁은 고립된 활성화 영역 (302) 의 실리콘 질화막 (203) 이 과도하게 연마되어, 또한 그 아래의 활성화 영역 (302) 까지 연마될 우려가 있다. 따라서, 이러한 방법으로는 적당한 연마량을 추정하기 곤란하다는 문제가 있다. 또한, 도 4c 에 나타낸 바와 같이, 게이트 전극용 배선 (304) 을 패터닝하는 경우에, 실리콘 매립 산화막 (206) 과 실리콘 기판 (201) 의 고저차가 크기 때문에, 리소그래피에서의 포커스 어긋남의 원인이 되고, 또한 도 4d 에 나타낸 바와 같이, 단차 부분에서 게이트 전극용 배선 (304) 의 막 두께가 두꺼워지기 때문에, 완전하게 에칭되지 않고 에칭 잔부 (305) 가 발생하여 전극 사이에서 쇼트하는 원인이 된다.
따라서, 본 발명은 CMP 방법에 의한 산화막의 평탄화에 의해, 기저 패턴에 의존한 연마율의 차이에 따라 발생하는 활성화 영역 상의 산화막 잔부를 없앰과 동시에, 게이트 전극용 배선의 패터닝시에 일어나는 리소그래피에서의 포커스 어긋남이나 에칭 잔부의 원인이 되는 소자 분리 영역 표면과 활성화 영역 표면의 고저차를 저감하는 방법을 제공하는 것을 과제로 한다.
도 1 은 본 발명의 반도체 장치의 제조방법을 설명하기 위한 주요부의 개략 단면도이다.
도 2 는 본 발명의 반도체 장치의 제조방법을 설명하기 위한 주요부의 개략 단면도이다.
도 3 은 종래예의 반도체 장치의 제조방법을 설명하기 위한 주요부의 개략 단면도이다.
도 4 는 종래예의 반도체 장치의 제조방법을 설명하기 위한 주요부의 개략 단면도이다.
※도면의 주요부분에 대한 부호의 설명※
101, 201 : 실리콘 기판 102, 202 : 실리콘 산화막
103, 203 : 실리콘 질화막 104 : 레지스트 패턴
105, 204 : 실리콘 기판에 형성한 홈 106 : 언더컷부
107, 205 : 산화막 108, 206 : 매립 산화막
109 : 게이트 절연막 110, 304 : 게이트 전극용 배선
301 : 넓은 활성화 영역 302 : 고립된 좁은 활성화 영역
303 : 산화막 잔부 305 : 에칭 잔부
h : 패드 산화막 (102) 의 두께 d : 산화막 (107) 의 두께
본 발명자는 CMP 방법의 기저 패턴에 의존하는 연마율의 차이에 의해 발생하는 활성화 영역상의 절연막의 잔부를 제거함과 동시에, 홈 내에 매립된 절연막을 후퇴시킴으로써, 상기의 과제를 해결할 수 있는 것을 발견하고, 본 발명을 완성하기에 이르렀다.
이렇게 하여, 본 발명에 의하면 상이한 넓이를 갖는 복수의 활성화 영역과 상기 활성화 영역 사이에 소자 분리 영역이 형성되어 이루어지는 반도체 장치를 제조함에 있어서, 반도체 기판 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 공정, 제 1 절연막 및 제 2 절연막을 소정의 위치에서 복수 개구하는 공정, 개구 영역에서 반도체 기판에 홈을 형성하여 상이한 넓이를 갖는 활성화 영역과 상기 활성화 영역들 사이의 소자 분리 영역을 형성하는 공정, 반도체 기판 상에 제 3 절연막을 퇴적하여 홈을 제 3 절연막으로 매립하는 공정, 제 3 절연막을 CMP 방법에 의해 활성화 영역 상의 제 2 절연막이 노출될 때까지 연마하여 평탄화하는 공정, 및 제 3 절연막의 퇴적 밀도차에 따른 연마율의 차에 의해 활성화 영역상에 잔존하는 제 3 절연막을 제거함과 동시에 홈 내의 제 3 절연막을 후퇴시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.
이하, 본 발명의 방법을 사용한 트렌치 소자 분리형 반도체 장치의 제조 방법을, 도 1 및 도 2 를 참조하여 상세하게 설명한다.
또한, 이하의 실시형태는 본 발명의 일례를 나타내는 것으로, 이에 의해 본 발명은 한정되지 않는다. 따라서, 본 발명의 방법은 트렌치 소자 분리형 반도체 장치 이외의, 예컨대 홈 매립 분리 기술이 채용되는 DRAM, SRAM, FLASH 등의 기타 메모리 소자의 제조에도 적용 가능하다.
또한, 이하의 실시형태에서 사용되는 방법, 구조, 재료, 치수, 막 두께, 양 등은 특별히 한정되지 않는 한 본 발명의 적용 범위를 한정하는 것은 아니다.
우선, 도 1a 에 나타낸 바와 같이, 반도체 기판으로서의 실리콘 기판 (101) 상에 제 1 절연막으로서의 패드 산화막 (102) 을, 예컨대 열산화 방법으로 10 ㎚ 정도의 두께로 형성한다.
반도체 기판으로서는 실리콘 기판 이외에도, 예컨대 게르마늄 등의 원소 반도체 기판, GaAs, InGaAs 등의 화합물 반도체 등으로 이루어지는 기판, SOI 기판 또는 다층 SOI 기판 등의 여러 가지 기판을 사용할 수 있다.
제 1 절연막으로서는 실리콘 산화막 이외에도, 예컨대 실리콘 질화막, SOG 막, PSG 막, BSG 막, BPSG 막 등을 사용할 수 있다.
제 1 절연막의 형성방법은 절연막의 종류에 따라 상이하고, 공지의 방법을 사용할 수 있다.
다음에, 패드 산화막 (102) 상에 제 2 절연막으로서의 실리콘 질화막 (103) 을, 예컨대 감압 CVD 방법으로 막 두께 100 ~ 200 ㎚ 정도로 퇴적한다.
제 2 절연막으로서는 실리콘 질화막 이외에도 예컨대, 제 1 절연막과 동일한 것을 사용할 수 있지만, 제 1 절연막 및 후술하는 제 3 절연막과는 상이한 에칭액을 사용하여 에칭되는 것 또는 에칭율이 상이한 것을 사용한다. 그 중에서도, CMP 방법의 스토퍼로서 일반적으로 사용되는 실리콘 질화막이 바람직하다. 또한, 제 2 절연막은 CMP 방법의 스토퍼로서 사용되기 위해서도, 예컨대 80 ~ 300 ㎚ 정도의 막 두께를 갖는 것이 바람직하다.
제 2 절연막의 형성방법은, 절연막의 종류에 따라 상이하고, 공지의 방법을 사용할 수 있다.
다음에, 도 1b 에 나타낸 바와 같이, 소자 분리 영역에 개구를 갖는 레지스트 패턴 (104) 을 포토리소그래피 공정에 의해 형성한 후, 이것을 에칭 마스크로 하여 실리콘 질화막 (103), 패드 산화막 (102) 을 순차적으로 이방성 에칭하고, 또한 도 1c 에 나타낸 바와 같이, 실리콘 기판 (101) 을 이방성 에칭하여 깊이 200 ~ 400 ㎚ 정도의 홈 (105) 을 형성한다.
다음에, 레지스트 패턴 (104) 을 애싱 제거한 후, 도 1d 에 나타낸 바와 같이, 예컨대 불산에 의한 등방성 습식 에칭에 의해 홈 (105) 의 가장자리로부터 외측을 향해서 패드 산화막 (102) 을 후퇴시킨다. 즉, 실리콘 질화막 (103) 하부에서 홈 (105) 의 가장자리로부터 활성화 영역의 중앙부를 향해, 예컨대 20 ~ 40 ㎚ 정도의 폭 만큼 들어가는 에칭을 수행하여 언더컷부 (106) 를 형성한다.
이와 같이, 언더컷부 (106) 를 형성함으로써, 후술하는 기판 홈 측벽의 열산화에 의해, 노출된 반도체 기판 표면을 산화시키고 홈 상부의 코너부를 완만하게 하는 것이 가능해진다. 이로써, 날카로운 코너부에서 일어나는 전계 집중에 의한 험프 전류의 발생을 효과적으로 피할 수 있게 된다.
다음에, 도 1e 에 나타낸 바와 같이, 열산화 처리를 수행하여, 외부에 노출된 실리콘 기판 (101) 의 표면, 즉 홈의 내면과 언더컷부 (106) 에서 외부에 노출된 실리콘 기판 (101) 의 표면에 산화막 (107) 을, 예컨대 막 두께 30 ㎚ 정도로 형성한다. 이 때, 산화막 (107) 은 언더컷부 (106) 를 충분히 채우도록 패드 산화막 (102) 의 막 두께 (h) 에 비하여 2 배 이상의 막 두께 (d) 로 형성하는 것이 바람직하다.
이렇게 산화막 (107) 을 형성하면, 홈 저변의 코너부를 완만하게 할 수 있다. 이로써, 반도체 장치의 제조에 필요한 열이력에 의한 응력을 완화시키고 결정 결함의 발생을 억제함으로써, 리크 전류의 발생을 효과적으로 방지할 수 있기 때문에 바람직하다.
다음에, 도 1f 에 나타낸 바와 같이, 실리콘 기판 (101) 의 전면에 제 3 절연막으로서의 매립 산화막 (108) 을, 예컨대 CVD 방법 혹은 회전 도포법에 의해 400 ~ 600 ㎚ 정도의 두께로 퇴적하여 홈 (105) 을 매립한다.
제 3 절연막으로서는, 산화막 이외에도 예컨대, 제 1 절연막과 동일한 것을 사용할 수 있지만, 제 2 절연막과는 상이한 에칭액을 사용하여 에칭되는 것, 또는 에칭율이 상이한 것이 사용된다. 그 중에서도, 실리콘 산화막이 바람직하다.
제 3 절연막의 형성방법은 절연막의 종류에 따라 상이하고, 공지의 방법을 사용할 수 있다.
또한, 매립 산화막 (108) 의 막 두께는 적어도 홈 (105) 의 깊이 이상으로 한다.
다음에, 도 2g 에 나타낸 바와 같이, CMP 방법에 의해 매립 산화막 (108) 을 연마하여 매립 산화막 (108) 표면의 요철을 평탄화한다.
평탄화의 종말점 검출 (End Point Detection = EPD) 은 예컨대, 연마면의 마찰력의 변화에 기인하는 스핀들ㆍ모터에 대한 부하의 변화에 의해, 모터를 흐르는 전류의 변화를 모니터함으로써 수행할 수 있고, 실리콘 질화막 (103) 을 연마 스토퍼로 하여 실리콘 질화막 (103) 상의 매립 산화막 (108) 이 거의 완전하게 제거될 때까지 연마한다.
다음에, 도 4a 및 도 4b 에 나타낸 바와 같이, 기저 패턴에 의존한 연마율의 차이에 의해 넓은 활성화 영역 (301) 상에 잔존하는 산화막 잔부 (303) 를 제거함과 동시에, 도 2h 에 나타낸 바와 같이 실리콘 기판 (101) 표면과 홈 내의 매립 산화막 (108) 표면의 고저차를 작게 하기 위해서 홈 내의 매립 산화막 (108) 을 10 ㎚ 정도 후퇴시킨다.
산화막 잔부 (303) 의 제거 및 매립 산화막 (108) 의 후퇴는, 제 3 절연막의 종류에 따라 상이하지만, 예컨대 희석 불산 용액을 에칭액으로 사용하는 습식 에칭이나, 반응성 이온 에칭 등에 의해 수행할 수 있다.
이 때의 후퇴량은, 연마율이 빠른 좁고 고립된 활성화 영역 근방의 홈 내의 매립 산화막이, 후술하는 패드 산화막의 제거시에 다시 후퇴하는 것을 고려하여, 활성화 영역의 실리콘 기판 (101) 표면보다 아래로 내려가지 않을 정도로 조절하면 특별히 한정되지 않지만, 예컨대 홈 내의 매립 산화막 (108) 표면과 활성화 영역의 실리콘 기판 (101) 표면의 고저차가 30 ~ 80 ㎚ 의 범위로 하는 것이 바람직하다.
다음에, 도 2i 에 나타낸 바와 같이, 실리콘 질화막 (103) 을 예컨대, 가열한 인산 용액으로 제거한 후, 패드 산화막 (102) 을 예컨대, 희석 불산 용액으로제거한다.
다음에, 공지의 방법에 의해 웰 형성을 위한 불순물 주입 (도시하지 않음) 을 수행하고, 다시 도 2j 에 나타낸 바와 같이 실리콘 기판 (101) 의 표면을 산화시켜 게이트 절연막 (109) 을 예컨대, 막 두께 3 ~ 10 ㎚ 정도로 형성하고, 이어서 게이트 전극용 배선 (110) 을 예컨대, CVD 방법에 의해 막 두께 150 ~ 300 ㎚ 정도로 형성한다.
다음에, 도 2k 에 나타낸 바와 같이, 공지의 기술에 의해 배선층 (110) 을 패터닝하고, 소스ㆍ드레인 각 영역 (도시하지 않음) 을 형성함으로써, 트렌치 소자 분리형 반도체 장치를 제조한다.
이상과 같이, 본 발명에 의하면 CMP 방법에 의한 평탄화를 수행한 후, 예컨대 희석 불산 용액을 사용한 습식 에칭에 의해, 기저 패턴에 의존한 CMP 방법에 의한 연마 잔부를 제거할 수 있다. 그 때문에, CMP 방법에서의 오버 연마량의 조정이 불필요해진다. 또한, 동시에 홈 내 (소자 분리 영역) 에서의 매립 산화막도 후퇴시킴으로써, 활성화 영역 표면과 소자 분리 영역 표면의 고저차를 저감시킬 수 있다. 그 결과, 게이트 전극용 배선을 패터닝할 때에, 리소그래피시의 포커스 어긋남을 방지하고, 게다가 에칭시 에칭 잔부가 생기는 것을 방지할 수 있다.
Claims (5)
- 상이한 넓이를 갖는 복수의 활성화 영역과 상기 활성화 영역들 사이에 소자 분리 영역이 형성되어 이루어지는 반도체 장치를 제조하는 방법으로서,반도체 기판 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 공정;상기 제 1 절연막 및 상기 제 2 절연막을 소정의 위치에서 복수 개구하는 공정;상기 개구 영역들에서 상기 반도체 기판에 홈을 형성하여 상이한 넓이를 갖는 활성화 영역들 및 상기 활성화 영역들 사이의 소자 분리 영역을 형성하는 공정;상기 반도체 기판 상에 제 3 절연막을 퇴적하여 상기 홈을 상기 제 3 절연막으로 매립하는 공정;상기 제 3 절연막을 CMP 방법에 의해 상기 활성화 영역 상의 상기 제 2 절연막이 노출될 때까지 연마하여 평탄화하는 공정; 및상기 제 3 절연막의 퇴적 밀도차에 따른 연마율의 차이에 의해 상기 활성화 영역 상에 잔존하는 상기 제 3 절연막을 습식 에칭에 의해 제거함과 동시에 상기 홈 내의 상기 제 3 절연막을 후퇴시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 3 절연막은 실리콘 산화막이고, 상기 잔존하는 제 3 절연막을 제거함과 동시에 상기 홈 내의 제 3 절연막을 후퇴시키는 공정은 희석 불산 용액을 에칭액으로 사용하는 습식 에칭에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 홈을 형성하는 공정과 상기 홈을 매립하는 공정 사이에, 상기 홈의 내벽을 열산화시켜 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서, 상기 홈을 형성하는 공정과 상기 산화막을 형성하는 공정 사이에, 상기 제 1 절연막을 후퇴시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 제 3 절연막을 CMP 법에 의해 연마하여 평탄화하는 공정은 가장 좁은 활성화 영역상의 제 2 절연막이 노출될 때까지 연마하는 것을 특징으로 하는 반도체 장치의 제조방법.
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