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KR20070116986A - 플래시 메모리 소자의 제조방법에 있어서 폴리-1층을정의하기 위한 비-임계 상보적 마스킹 방법 - Google Patents

플래시 메모리 소자의 제조방법에 있어서 폴리-1층을정의하기 위한 비-임계 상보적 마스킹 방법 Download PDF

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KR20070116986A
KR20070116986A KR1020077025572A KR20077025572A KR20070116986A KR 20070116986 A KR20070116986 A KR 20070116986A KR 1020077025572 A KR1020077025572 A KR 1020077025572A KR 20077025572 A KR20077025572 A KR 20077025572A KR 20070116986 A KR20070116986 A KR 20070116986A
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KR
South Korea
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oxide
layer
poly
mask
mesas
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KR1020077025572A
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English (en)
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운순 김
히로유키 키노시타
유 선
크리슈나리 에이츄탄
크리스토퍼 에이치. 레이더
크리스토퍼 엠. 포스터
하프리트 카워 사챠
카슈미르 싱 사호타
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

반도체 웨이퍼의 폴리-1층(220)을 정의하는 방법(300)이 개시되어 있다. 본 발명에서는 최종 폴리-1층의 두께(226)와 동일한 정도로 폴리-1을 증착하기 전에 주변 영역(216)에서 필드 산화물들이 리세스되도록 비-임계 마스크(227)가 이용된다. 상보적 비-임계 마스크(222)는 코어 영역(215)에 대한 CMP(223)가 얕은 분리 트렌치(210)들로부터 코어 산화물 메사(225)들의 상부가 노출되도록 만들게 하기 위하여 사용된다.
비-임계, 폴리-1, 플래시 메모리, 상보적 마스크

Description

플래시 메모리 소자의 제조방법에 있어서 폴리-1층을 정의하기 위한 비-임계 상보적 마스킹 방법{A NON-CRITICAL COMPLEMENTARY MASKING METHOD FOR POLY-1 DEFINITION IN FLASH MEMORY DEVICE FABRICATION}
본 발명은 반도체 웨이퍼의 제조방법에 관한 것이다. 더욱 상세하게는, 본 발명은 메모리 소자의 제조공정 중에 제1폴리실리콘 또는 "폴리-1" 층을 정의하기 위해 상보적 비-임계 마스크들을 이용하는 제조방법에 관한 것이다.
반도체 산업 중요한 경향인 무어의 법칙(Moore's Law)에 따르면, 반도체 소자의 집적도는 18개월 마다 두 배가 된다. 현재, 반도체 소자에 있어서 최소 구조의 크기는 3년 전 최소 구조 크기의 70%에 해당한다. 구조의 크기가 작아질수록, 칩들은 더 빠르고 더 강력한 장치가 되며 더욱 조밀해진다. 반도체 산업에서의 엔지니어들의 목표는 제조 공정의 확실성을 유지하고 성능당 소비자 가격이 최소가 되도록 유지함과 아울러, 더 많은 구조들을 각각의 칩에 채워 넣는 방법을 지속적으로 찾는 것이다.
플래시 메모리 소자를 제조하기 위한 반도체 웨이퍼 제조 공정에 있어서 수 백가지의 단계 중 하나는 기판(101) 위에 제1폴리실리콘, 또는 "폴리-1"층을 정의하는 데 이용된다(도 1에 도시되어 있다.). 도 1은 반도체 웨이퍼의 단면도를 나타 낸 것으로, 제조 공정의 한 단계를 나타낸 것이다. 폴리-1층을 형성하기 이전, 기판에는 트렌치(103)들이 형성된다. 실리콘 기판(101)으로의 트렌치 식각은 배리어 산화물(barrier oxide)층 및 식각 마스크로 사용될 질화물층(ON, 102)을 증착함으로써 기존의 방법을 통해 형성할 수 있다.
트렌치가 형성되고 난 다음에는, 도 2에 도시된 바와 같이, 상기 트렌치들이 유전산화물(106), 또는 "필드 산화물(filled oxide)"로 과충진(over-filled)된다. 그 다음, 도 3에 도시된 바와 같이, 상기 질화물층(102) 상부의 과량의 필드 산화물을 제거하기 위하여 화학적 물리적 연마(CMP; Chemical Mechanical Polish), 또는 화학적 역학적 평탄화(CMP; Chemical Mechanical Planarization) 공정을 이용하여 웨이퍼가 연마된다. CMP(107)의 효과는 도 4에 도시되어 있다. 그 다음 질화물층(102)은 도 5에 도시된 바와 같이 식각 또는 연마 공정(108)로 제거된다. 상기 질화물을 제거한 이후, 남아 있는 필드 산화물 트렌치 충진물들이, 도 6에 도시된 바와 같이, 기판으로부터 돌출된 메사(mesa, 109)들을 형성한다는 것이 중요하다. 이러한 메사(109)들의 높이는 ON 마스크(102)의 질화물층의 두께(118)에 의해 정해진다. 기존의 방법을 사용할 때 질화물층의 두께는 대략 700-1500옹스트롬이다.
충진된 트렌치들은 코어(104)에서 소자들을 각각 분리하기 위해 이용될 수 있으며, 이러한 기술은 STI(Shallow Trench Isolation)로 알려져 있다. STI는 ULSI(Ultra Large Scale Integration) CMOS(Complimentary Metal-Oxide-Semiconductor) 기술에 있어서 소자의 분리하기 위한 주요한 기술로 부각되었다. 충진된 트렌치들은 또한 주변 영역(105)에서 액티브 트랜지스터를 분리하기 위해 사용될 수 있다.
기존 제조방법의 다음 단계는 도 7에 도시된 바와 같이 폴리-1(110)을 증착하는 단계이며, 폴리-1을 정의하는 단계가 뒤따른다. 폴리-1층을 정의하는 것은 두 가지 요인으로 인해 복잡하다. 이러한 첫번째 요인은, 도 8에 도시된 바와 같이, 주변 영역에서는 트렌치 충진 산화물 메사(117)들이 소정 두께(116)의 폴리실리콘(110)층에 의해 덮여야만 하는 반면에, 코어 영역(104)에서는 트렌치 충진 산화물 메사(109)들이 폴리실리콘(110)에 의해 뒤덮이지 않아야 한다는 것이다.
기존 방법에서는 폴리-1을 정의하기 위해 마스크와 식각 공정을 이용한다. 도 8에 도시한 바와 같이, 마스크(111)는 폴리-1층(110)의 상부에 리소그래피 공정으로 적용된다. 도 9는 기존의 제조방법에서 폴리-1을 정의하기 위한 마스크(111)를 적용할 때, 도 10에 도시된 바와 같이 코어 메사(109)들의 상부로부터 폴리실리콘(110)을 제거하기 위해, 어떻게 식각(113)이 이루어지느냐를 도시한다. 다음에는 도 11에 도시된 바와 같이, 상기 폴리-1 정의 마스크를 제거하기 위해 제거 공정(115)이 이용된다. 폴리-1을 정의하기 위한 마스크(111)가 제거되면, 도 12에서와 같이, 폴리-1층(110)이 적절하게 정의되고 웨이퍼는 이후 제조 공정으로 진행된다.
상기 폴리-1을 정의하기 위한 마스크를 적절하게 정렬하는 것은 필수적이다. 폴리-1을 정의하기 위한 마스크가 오정렬되면 폴리-1층의 일부분이 민감한 영역 위에 중첩될 수 있는데, 이는 칩들의 최적 성능을 해치거나, 전체 웨이퍼를 쓸모없게 만들 수 있다.
반도체 웨이퍼 제조 공정에서 상보적인 비-임계 마스크(complementary non-critical mask)들을 이용하여 폴리-1(poly-1)을 정의하기 위한 방법에 대해 본 발명의 실시예가 개시된다. 기판에 트렌치들을 정의하기 위해서는 배리어 산화물과 질화물 층(700-1600Å)이 이용된다. STI 트렌치들은 산화물로 과충진된다. 웨이퍼는 배리어 산화물과 질화물층의 상부로부터 과다 산화물들을 제거하기 위해서 연마되는데, 상기 질화물층이 제거되기 이전에, 제1비-임계 마스크가 코어 영역들에 적용되고, 주변 영역과 절단선(scribe line) 영역들은 노출되도록 남긴다. 주변 영역에서 노출된 산화물의 양이 대략 형성하고자 하는 최종 폴리-1 두께와 같아지도록 리세스(recess)하기 위해 식각 과정이 적용된다. 제1비-임계 마스크가 제거된 후에는, 질화물층도 제거되며, 이어서 폴리-1층이 형성된다. 박막 산화물(thin oxide) 또는 기타 하드 마스크(hard mask) 층이 형성되고, 그 다음에 주변 영역 위에 제2비-임계 마스크가 적용된다. 노출된 박막 하드 마스크는 식각되어 제거되고, 제2비-임계 마스크가 제거되며, 주변 영역과 코어 영역 위의 박막 하드 마스크가 노출되도록 남긴다. 코어 산화물 메사들의 상부가 노출될 때까지 코어에 CMP가 적용된다. 그 다음으로, 남아 있는 박막 하드 마스크가 제거되며, 적절하게 정의된 폴리-1층이 남는다.
본 발명은 첨부된 도면의 형태에 있어서 본 발명을 한정하는 수단으로서가 아니라 실시예로서 도시되며, 유사한 번호는 유사한 구성요소를 나타낸다.
도 1은 종래의 폴리-1을 정의하기 위한 방법에 따른 반도체 기판(101) 및 트렌치 형성 마스크층(102) 단면도.
도 2는 종래 공정에서의 다음 단계를 도시한 단면도.
도 3은 종래 공정에서의 다음 단계를 도시한 단면도.
도 4는 종래 공정에서의 다음 단계를 도시한 단면도.
도 5는 종래 공정에서의 다음 단계를 도시한 단면도.
도 6은 종래 공정에서의 다음 단계를 도시한 단면도.
도 7은 종래 공정에서의 다음 단계를 도시한 단면도.
도 8은 종래 공정에서의 다음 단계를 도시한 단면도.
도 9는 종래 공정에서의 다음 단계를 도시한 단면도.
도 10은 종래 공정에서의 다음 단계를 도시한 단면도.
도 11은 종래 공정에서의 다음 단계를 도시한 단면도.
도 12는 종래 공정에서의 다음 단계를 도시한 단면도.
도 13은 폴리-1을 정의하기 위한 본 발명의 방법에 따른 반도체 기판(13) 및 트렌치 형성 마스크 층(11) 단면도.
도 14는 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 15는 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 16은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 17은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 18은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 19는 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 20은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 21은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 22는 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 23은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 24는 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 25는 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 26은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 27은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 28은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 29는 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 30은 본 발명의 공정에서의 다음 단계를 도시한 단면도.
도 31A는 본 발명에 따른 폴리-1 형성 과정을 도시한 순서도의 앞부분.
도 31B는 도 31A에 연속되며, 본 발명에 따른 폴리-1 형성 과정을 도시한 순서도의 뒷부분.
이하, 본 발명의 다양한 실시예가 상세하게 참조될 것이며, 실시예들은 첨부된 도면에 도시되었다. 본 발명이 다양한 실시예와 관련하여 설명되어질 것이지만, 이러한 실시예로 본 발명이 한정되도록 의도된 것은 아님이 이해되어야 할 것이다. 반면, 본 발명은 다양한 대안, 변형, 등가물을 포함하도록 의도되었으며, 이러한 것들은 청구항에 의해 정의된 본 발명의 원리 및 범위 내에 포함될 수 있다. 또한, 이어지는 발명의 상세한 설명에서, 특정 숫자로 표시된 상세한 설명들은 본 발명이 충분히 이해될 수 있도록 제공하기 위한 것이다. 그러나, 당업자에게 있어서는 이러한 특정한 설명들 없이 본 발명이 실시될 수 있음은 자명하다. 그 이외의 다른 보기에 있어서, 공지의 방법, 공정, 구성요소, 구조 및 장치들은 본 발명에 있어서의 관점을 불필요하게 흐리지 않도록 상세하게 설명되지는 않았다.
반도체 웨이퍼의 단면을 도시한 도 13을 참조하면, 패터닝된 배리어 산화물 및 질화물층(232)은, 웨이퍼 기판(213)의 코어(215) 및 주변(216) 영역 양 쪽에 트렌치(210)들을 식각하기 위해서 사용된다. 식각된 트렌치(210)들 일부는 얕은 분리 트렌치(shallow isolation trench)들이다. STI(shallow trench isolation)는 칩 상의 소자들을 각각 분리하기 위해 선호되고 있다. STI는 기판에 지정된 도핑된 영역에서의 이온 누출(leakage) 현상과, 소자 사이에서의 다른 불필요한 전자적 간섭(electronic interference)을 방지한다. 기판 내로 식각된 일부 트렌치(212)들은 테스트 구조물용 기초부나 다른 주변 구조(218)들을 형성한다. 일부 트렌치(218)들은 산화물 충진물의 상부에 폴리실리콘층을 필요로 한다.
질화물층(211)의 두께는 다양할 수 있다. 본 발명의 바람직한 실시예에 따르면, 질화물층(211)의 두께(227)는 약 1580Å이다.
기판(213)에 트렌치들이 형성되면, 도 14에 도시된 바와 같이, 상기 트렌치(212)들은 유전산화물(214)로 충진된다. 바람직한 실시예에서는, 트렌치(212)들 이 HDP(High Density Plasma) 공정에 의해 SiO2로 충진된다. 다른 실시예에서는, TEOS(tetraethylorthosilicate) 증착 공정이 이용된다. 상기 트렌치(212)들은, 도 14에 도시된 바와 같이, 과충진되는데, 배리어 산화물 및 질화물 패턴 층(232)들이 산화물(214)로 뒤덮이게 된다. 상기 산화물(214)을 트렌치(212)에 과충진하게 되면 STI를 형성하기 위한 상기 트렌치(212)들이 충분히 충진된다. 그 다음, 도 15에 도시된 바와 같이, 연마(228)가 수행된다. 바람직한 실시예에 따르면, CMP(228)가 과다한 산화물을 제거하기 위해 수행된다. 바람직한 실시예에 따르면, 연마 공정(215)은, 도 16에 도시된 바와 같이, 질화물층(211)의 상부가 노출될 때에 멈춘다.
연마 공정(228)이 완료되면, 제1비-임계 마스크(217)가 도 17에 도시된 바와 같이 웨이퍼의 코어 영역(215)에 적용된다. 제1비-임계 마스크(217)는 코어 영역(215)을 덮으며, 주변 영역(216)은 노출되게 남긴다. 상기 제1비-임계 마스크(217)는 i-선(i-line) 리소그래피를 이용하여 형성할 수 있다. i-선 리소그래피는 마스크 해상도가 200-400nm이 되도록 자외선을 이용하는데, 이는 본 발명의 제조방법에 따른 폴리-1을 정의하기 위해서 충분하다. i-선 리소그래피는 ArF 리소그래피에 비해 층당 단가가 훨씬 낮다.
제1비-임계 마스크(217)를 적용한 다음에는, 도 18에 도시된 바와 같이, 식각(219)이 뒤따르는데, 주변 영역(216)의 트렌치(218)들에 있는 노출된 산화물(214)을 최종 폴리-1 두께와 대략 동일한 양(226)만큼 리세스하기 위해서이다. 상기 식각(219)의 결과는 도 19에 도시되어 있다. 코어 영역(215)에서는 트렌치(210)들 내에 있는 산화물(214)이 식각되지 않는데, 그것들은 제1비-임계 마스크(217)에 의해 덮여 있기 때문이다.
제1비-임계 마스크(217)이 제거되면(도 20), 질화물(232)층이 제거된다(도 21). 질화물층(232)이 제거되면 산화물(214)로 이루어진 트렌치 충진 메사(228)들이 남는다. 이러한 산화물 메사(228)들은 기판상으로 돌출되어 있는데 이어지는 산화와 세정 단계 때문에 측면이 리세스되어 있다. 코어의 산화물 메사(228)들은 주변 영역의 산화물 메사(229)들 보다 키가 크게 형성된다. 본 발명의 바람직한 실시예에 따르면, 상기 코어 산화물 메사들은 기판으로부터 약 600~1500Å의 높이로 돌출된다. 키가 큰 "필드 산화물" 영역은 이후 폴리-1으로 패터닝되며, 제1비-임계 마스크로 리세스된 다른 영역은 폴리-1이 패터닝되지 않는다.
다음으로 질화물의 제거가 이어지며, 폴리실리콘층(220)이 도 22와 같이 증착된다. 이러한 증착에 의해 코어 영역(215) 및 주변 영역(216) 위에 폴리-1층(220)이 형성된다. 도 23에 도시된 바와 같이, 폴리-1층(220)의 증착에 이어서, 박막 하드 산화물 또는 기타 하드 마스크 물질(221)이 폴리-1층(220)의 상부에 증착된다. 박막 하드 산화물 층(221)은 산화물 하드 마스크로도 알려져 있다. 본 발명의 바람직한 실시예에 따르면, 다음 단계는 도 24에 도시된 바와 같이 박막 하드 마스크(221)의 상부 위에 제2 상보적 비-임계 마스크(222)를 리소그래피를 이용하여 적용하는 것이며, 주변 영역(216)을 마스크하고 코어 영역(215)를 노출되도록 남긴다. 도 25는 다음 단계를 보여주는데, 노출된 박막 하드 마스크(221)는 식각되 어 제거된다. 도 26은 상기 식각(223)의 결과를 도시한 것이다. 도 26에 도시한 바와 같이, 주변 영역(216) 위의 폴리-1층(220)은 마스킹되고, 반면에 코어(215) 상의 폴리-1층(220)은 노출된다. 다음으로, 제2상보적 비-임계 마스크(222)는 식각되어 제거되고, 도 27에 도시된 바와 같이, 주변 영역(216) 위에 박막 하드 산화물 마스크(221)가 남는다.
제2상보적 마스크(222)를 제거하고 난 다음에는 CMP(224)가 도 28에 도시된 바와 같이 웨이퍼에 적용된다. CMP(224)는 상기 폴리실리콘(220)이 박막 하드 산화물 마스크(221)과 동일 평면이 될 때까지 적용된다. 이 때, 코어 산화물 메사(225)들의 상부가 노출된다. 이는 상기 코어 영역(215) 위에 폴리-1층(220)을 적절히 정의하기 위한 자기 정렬 방법에 해당한다. 도 29는 CMP(224)가 멈추고 난 후 웨이퍼 단면의 일부를 나타낸 것이다. CMP(224) 다음에는, 박막 하드 산화물 마스크(221)가 식각되어 제거되는데, 적절하게 정의된 폴리-1층을 남기며, 제조 공정의 다음 단계를 위해 준비된다. 도 30은 본 발명에 따라 폴리-1층을 정의한 이후의 웨이퍼를 도시한 것이다.
트렌치-식각 마스크(232) 내에서의 질화물층(211)의 두께가 증가되면 코어 산화물 메사(228)들이 매우 높게 형성되는데, 이는 바람직한 현상이다. 상기 질화물층은 1000-1700옹스트롬의 깊이로 증착된다. 도 18에 도시된 상기 주변 영역의 트렌치 산화물(218)들을 리세스하는 식각 과정(219)은, 주변 산화물(218)들이 이후 폴리-1층으로 정의되는 적절한 두께(226)의 폴리실리콘(220)으로 뒤덮일 수 있도록 만든다(도 30).
순서도 300은, 도 31A에 앞부분이 도시되어 있는데, 본 발명의 각 공정이 바람직한 순서로 도시되어 있다. 먼저, 기판 상에 두꺼운 질화물층이 트렌치 형성을 위해 패터닝된다.(301)
상기 질화물 패턴 형성(301) 이후에, 기판부로 식각되어 트렌치들이 형성된다(302). 상기 트렌치 형성(302) 이후에는, 상기 트렌치가 과충진될 때까지 산화물층이 상기 기판 상에 증착된다(303). 산화물 과충진(303) 이후에는 질화물 패턴층의 상부로부터 과다 산화물을 제거하기 위해 웨이퍼가 연마된다(304). 과다 산화물이 제거(304)된 후에는, 제1비-임계 마스크가 코어 영역에 적용된다(305). 제1비-임계 마스크는 코어 영역 위에 위치하는데, 주변 영역은 최종 폴리-1층의 두께와 대략 동일한 양만큼 주변 트렌치들의 노출된 산화물들을 리세스하도록 식각된다(306). 상기 주변 영역의 산화물이 식각(306)된 이후에는 코어 영역 위의 제1비-임계 마스크가 제거되고(307), 질화물 패턴층의 제거가 뒤따른다(308).
도 32에는 순서도(300)가 이어져 있는데, 309 상자는 본 발명의 바람직한 실시예의 다음 단계인 폴리-1층을 형성하기 위한 폴리실리콘의 증착 단계를 나타낸다. 상기 폴리-1층의 증착(309) 이후에는, 박막 하드 산화물층이 웨이퍼 위에 증착된다(310). 바람직한 실시예에 따르면, 상기 박막 하드 산화물층은 HTO(High Thermal Oxide)로 이루어진다. 박막 하드 산화물층이 증착(310)된 후에, 제2의, 상보적 비-임계 마스크가 코어 영역에 적용된다(311). 제2의, 상보적 비-임계 마스크는 제1비-임계 마스크와 대략 반대(reverse)의 형상이다. 제1마스크는 코어 영역을 덮으며 주변 영역이 노출되게 하였었다. 제2마스크는 주변 영역 및 절단선 영역을 덮으며, 코어 영역을 노출되게 남기는데, 상보적 비-임계 마스크에 의해 덮여지지 않은 박막 하드 산화물층은 식각되어 제거된다(312). 남아 있는 하드 산화물층은 화학적-기계적 평탄화 공정에서 좋은 정지 마스크(stopping mask)로 이용되며, 이에 따라 주변 영역 위의 상보적 비-임계 마스크는 제거될 수 있다(313). 제2의, 상보적 마스크가 제거(313)된 후, 박막 하드 산화물 마스크는 주변 영역 위에 남는다. 그 다음으로, CMP(chemical-mechanical polishing)가 웨이퍼에 적용된다(315). 코어 영역 위의 폴리-1층이 하드 산화물 마스크와 함께 연마되면, 코어 영역의 산화물 메사들의 상부는 노출되고 CMP가 멈춘다(314). 다음으로, 남아 있는 하드 산화물층은 식각되어 제거되고(316), 적절하게 정의된 폴리-1층이 남는다.
순서도(300)에 도시된 제조 방법은 단계들의 특정 순서 및 회수에 대해 보여주고 있기는 하지만, 본 발명은 다양한 실시예에 적용될 수 있다. 예를 들어 각 단계의 순서는 본 발명의 상보적 마스킹 방법을 이용하여 형성하고자 하는 폴리-1층이 동일하게 정의되도록 변경될 수 있다. 또한, 순서도(300)에 도시된 제조방법에 제공된 모든 단계들이 본 발명에 필요한 것은 아니다. 더욱이, 본 발명의 실시예에 나타낸 단계들에 있어서 추가 단계가 더해질 수 있다. 이와 비슷하게, 각 단계들의 순서 또한 용도에 따라 변경될 수 있다.
이와 같이, 웨이퍼 제조공정 중 반도체 소자의 폴리-1층을 정의하기 위한 상보적 마스킹 방법의 바람직한 실시예가 설명되었다. 본 발명은 특정 실시예들로서 설명되었지만, 본 발명은 이하의 청구항에 따라 해석되어야 할 것이며, 이러한 실시예들의 의해 한정되는 것으로 해석되어서는 안 될 것이다.

Claims (7)

  1. 반도체 웨이퍼 상의 칩-상기 칩은 코어 메모리 영역(215)와 주변 영역(216)을 포함하며-에 폴리-1층(220)을 정의하는 방법(300)으로서,
    기판(213)의 상기 코어 메모리 영역(215)으로부터 돌출된 산화물(214) 메사(228)들을 형성하는 단계와;
    상기 기판(213) 위에 폴리-1층(220)과 상기 코어 메모리 영역(215)에 키가 큰 산화물(214) 메사(228)들을 증착하는 단계와;
    상기 코어 메모리(215)가 노출되게 남기면서 상기 주변 영역(216) 위에 비-임계 마스크(222)를 형성하는 단계와;
    상기 코어 메모리 영역(215)의 키가 큰 산화물 메사(225)들의 상부가 노출되도록 상기 반도체 웨이퍼를 연마(224)하는 단계; 및
    상기 비-임계 마스크(222)를 제거하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 키가 큰 산화물 메사(228)들은 600-1500 옹스트롬의 높이로 상기 기판으로부터 돌출된 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 주변 영역 위에 상기 비-임계 마스크(222)를 형성하는 단계는 리소그래피에 의해 수행되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 주변 영역 위에 상기 비-임계 마스크(222)를 형성하는 단계는 i-선 리소그래피에 의해 수행되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 연마(224) 단계는 화학적 기계적 평탄화(CMP; Chemical Mechanical Planarization)에 의해 수행되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 연마(224) 단계는 상기 산화물 메사들의 상부(225)가 노출될 시 멈추는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 기판(213)의 상기 코어 메모리 영역(215)으로부터 돌출된 상기 산화물(214) 메사(228)들을 형성하는 단계는,
    상기 반도체 칩의 기판(213) 위에 두꺼운 질화물 배리어층(232)을 증착하는 단계;
    상기 질화물층(232) 및 상기 기판(213) 내로 식각하여 얕은 분리 트렌치(210)들을 형성하는 단계;
    산화물(214)로 상기 얕은 분리 트렌치(210)들을 충진하는 단계;
    상기 산화물(214)의 과다한 부분을 상기 질화물층(232)의 남은 부분의 상부로부터 제거하는 단계;
    상기 코어 메모리 영역(215) 상에 비-임계 마스크(227)를 증착하고, 상기 주변 영역(216)은 노출되게 남기는 단계;
    상기 노출된 주변 영역(216)에서의 상기 산화물(214)을 최종 폴리실리콘 두께와 대략 동일한 양(226)만큼 리세스하는 단계;
    상기 코어 메모리 영역 위의 제1비-임계 마스크(227)를 제거하는 단계;
    상기 질화물층(232)의 남은 부분을 제거하고, 이에 따라 상기 코어 메모리 영역(215)에 산화물 메사(228)들을 남기는 단계를 포함하는 것을 특징으로 하는 방법.
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