[go: up one dir, main page]

KR100702837B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

Info

Publication number
KR100702837B1
KR100702837B1 KR1020010030753A KR20010030753A KR100702837B1 KR 100702837 B1 KR100702837 B1 KR 100702837B1 KR 1020010030753 A KR1020010030753 A KR 1020010030753A KR 20010030753 A KR20010030753 A KR 20010030753A KR 100702837 B1 KR100702837 B1 KR 100702837B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
forming
film
sac
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020010030753A
Other languages
English (en)
Other versions
KR20020091935A (ko
Inventor
이상현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010030753A priority Critical patent/KR100702837B1/ko
Publication of KR20020091935A publication Critical patent/KR20020091935A/ko
Application granted granted Critical
Publication of KR100702837B1 publication Critical patent/KR100702837B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

공정을 단순화하고, 평탄도 특성을 향상시킬 수 있는 SAC 프로세스를 적용한 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, TI가 구비된 실리콘 기판 상에 게이트 전극과 실리사이드막 및 절연 마스크가 순차 적층된 구조의 결과물을 형성하는 단계와, 상기 결과물을 포함한 기판 상에 질화막을 형성하는 단계와, 상기 질화막 상에 12000Å 이상의 두께로 층간절연막을 형성한 후, 이를 힛 플로우시키는 단계와, 콘택 형성부를 한정하는 레지스트 패턴을 마스크로해서 층간절연막을 식각하는 단계와, 식각처리된 층간절연막을 마스크로해서 소스·드레인이 형성될 부분의 기판 표면이 노출되도록 질화막을 선택식각하여, 스페이서와 SAC를 각각 형성하는 단계와, SAC 내부가 충분히 채워지도록 층간절연막 상에 도전막을 형성하는 단계 및 상기 질화막 스페이서가 노출되도록 도전막과 층간절연막을 함께 CMP 처리하여, 상기 SAC 내에 패드를 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
그 결과, 1)기존의 2회에 걸쳐 진행되던 층간절연막 증착 공정과 힛 플로우 공정을 1회 줄일 수 있을 뿐 아니라 에치백 공정 또한 생략할 수 있으므로 공정을 단순화할 수 있고, 2)CMP 공정으로 패드 형성이 마감되므로 종래대비 파티클 발생을 줄일 수 있을 뿐 아니라 패드 상부의 평탄화 특성 또한 향상시킬 수 있게 된다.

Description

반도체 소자 제조방법 {Method for fabricating semiconductor device}
도 1a ~ 도 1f는 종래의 SAC 프로세스를 적용한 반도체 소자 제조방법을 보인 공정순서도,
도 2a ~ 도 2e는 본 발명에 의한 SAC 프로세스를 적용한 반도체 소자 제조방법을 보인 공정순서도이다.
본 발명은 SAC(Self Align Contact) 프로세스를 적용한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 제조공정이 더욱 복잡해지고 있으며, 특히 포토(photo) 공정의 미스-얼라인 마진(mis-align margin) 확보에 유리한 콘택 형성방법의 중요성이 점차 늘어가고 있다. 이에 따라 최근에는 디자인 룰이 0.21㎛ 이하급인 반도체 소자의 경우, 스몰 콘택을 형성하기 위하여 통상 SAC 프로세스를 적용하여 소자 제조를 이루고 있다.
그러나 종래의 SAC 프로세스는 공정이 복잡하고, 여러 차례의 힛 플로우(heat flow) 공정 및 에치백(etchback) 공정을 포함하고 있어 디바이스의 쉬링크(shrink)에 의해 트랜지스터의 펀치 쓰루 마진(punch through margin)이 줄어들고 파티클이 많이 발생하는 등의 단점이 있다.
이를 도 1a ~ 도 1f에 제시된 SAC 프로세스를 적용한 종래의 반도체 소자 제조방법을 보인 공정순서도를 참조하여 살펴보면 다음과 같다. 여기서는 편의상 상기 공정을 제 6 단계로 구분하여 설명한다.
제 1 단계로서, 도 1a와 같이 TI(Trench Isolation)(12)가 구비된 실리콘 기판(10) 상에 폴리실리콘 재질의 게이트 전극(14)과 실리사이드막(16) 및 절연마스크(18)가 순차 적층된 구조의 결과물을 형성한다. 여기서, Ti(12) 상에 형성된 게이트 전극은 패스(path) 트랜지스터용 전극을 나타내고, 액티브영역에 형성된 전극은 억세스(access) 트랜지스터용 전극을 나타낸다. 이어, 상기 결과물을 포함한 기판(10) 상에 이후 스페이서로 이용될 소정 두께의 질화막(20)을 형성하고, 상기 질화막(20) 사이의 액티브영역이 충분히 채워지도록 상기 질화막(20) 상에 산화막 재질의 제 1 층간절연막(22)을 8000 ~ 10000Å 두께로 형성한 다음, 힛 플로우 공정을 실시한다. 힛 플로우 공정으로 게이트 전극(14) 사이의 틈새를 메우고 나면 제 1 층간절연막(22)의 두께가 초기보다 10 ~ 20% 정도 줄어들므로, 제 1 층간절연막(22)이 약 6000 ~ 8000Å의 두께를 유지하게 된다.
제 2 단계로서, 도 1b와 같이 절연마스크(18) 상단의 질화막(20) 표면이 노출되도록 제 1 층간절연막(22)을 CMP 처리하여 막질 평탄화를 이룬 다음, 그 위에 산화막 재질의 제 2 층간절연막(24)을 형성한다.
제 3 단계로서, 도 1c와 같이 제 2 층간절연막(24) 상에 콘택 형성부를 한정하는 레지스트 패턴(26)을 형성하고, 이를 마스크로해서 제 2 층간절연막(24)과 제 1 층간절연막(22)을 순차식각한다.
제 4 단계로서, 도 1d와 같이 레지스트 패턴(26)을 제거하고, 식각처리된 상기 절연막(24),(22)을 마스크로해서 소스와 드레인이 형성될 부분의 기판(10) 표면이 노출되도록 상기 질화막(20)을 선택식각한다. 그 결과, 게이트 전극(14)의 양 측벽으로는 질화막 재질의 스페이서(20a)가 놓이고, 스페이스(20a)와 스페이서(20a) 사이에는 SAC(h)가 정의되는 구조의 결과물이 만들어진다.
제 5 단계로서, 도 1e와 같이 SAC(h) 내부가 충분히 채워지도록 상기 제 2 층간절연막(24) 상에 폴리실리콘 재질의 도전막(28)을 형성한다.
제 6 단계로서, 도 1f와 같이 질화막 재질의 스페이스(20a)가 드러나도록 도전막과 층간절연막(24)을 함께 에치백하여 SAC(h) 내에 패드(28a)를 형성하므로써, 본 공정 진행을 완료한다. 이때, 상기 스페이서(20a)는 에치백 공정시 에치스토퍼층으로 사용된다.
하지만 상기 공정을 적용하여 SAC(h) 내에 패드(28a)를 형성하면, 소자 제조시 에치백 공정과 2회의 층간절연막 증착 공정 및 2회의 힛 플로우 공정이 요구되므로 공정이 복잡하고, 힛 버짓(heat budget)면에서 불리하다는 문제가 발생된다.
뿐만 아니라 에치백 공정으로 패드(28a) 형성을 마감하므로 파티클 발생이 많고, 도 1f에 보인 바와 같이 최종 완성된 패드(28a) 상부의 단면 프로파일 또한 고르지 못하여 평탄도가 떨어지며, 이로 인해 후속 포토 공정시 얼라인 관점에서도 불량이 발생될 가능성이 높아지는 등의 문제가 유발된다.
본 발명의 목적은, 기존에 2회에 걸쳐 진행되던 층간절연막 증착 공정과 힛 플로우 공정을 1회로 줄이고, 에치백 공정을 생략하며, CMP 공정으로 패드 형성을 마감할 수 있도록 SAC 프로세스를 변경하므로써, 공정을 단순화하고 파티클 발생을 억제하며 평탄도 특성을 향상시킬 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, TI가 구비된 실리콘 기판 상에 게이트 전극과 실리사이드막 및 절연 마스크가 순차 적층된 구조의 결과물을 형성하는 단계; 상기 결과물을 포함한 상기 기판 상에 소정 두께의 질화막을 형성하는 단계; 상기 질화막 상에 12000Å 이상의 두께로 층간절연막을 형성한 후, 이를 힛 플로우시키는 단계; 콘택 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 층간절연막을 식각하는 단계; 식각처리된 상기 층간절연막을 마스크로해서 소스·드레인이 형성될 부분의 상기 기판 표면이 노출되도록 상기 질화막을 선택식각하여, 질화막 스페이서와 SAC를 각각 형성하는 단계; 상기 SAC 내부가 충분히 채워지도록 상기 층간절연막 상에 도전막을 형성하는 단계; 및 상기 질화막 스페이서가 노출되도록 상기 도전막과 상기 층간절연막을 함께 CMP 처리하여, 상기 SAC 내에 패드를 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
이와 같이 공정을 진행할 경우, 기존에 2회에 걸쳐 진행되던 층간절연막 증착 공정과 힛 플로우 공정을 1회로 줄일 수 있게 될 뿐 아니라 에치백 공정을 스킵 할 수 있고, CMP 공정으로 패드 형성을 마감할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a ~ 도 2e는 본 발명에서 제안된 SAC 프로세스를 적용한 반도체 소자 제조방법을 보인 공정순서도이다. 상기 공정수순도를 참조하여 그 제조방법을 제 5 단계로 구분하여 설명하면 다음과 같다.
제 1 단계로서, 도 2a와 같이 TI(102)가 구비된 실리콘 기판(100) 상에 폴리실리콘 재질의 게이트 전극(104)과 실리사이드막(106) 및 절연마스크(108)가 순차 적층된 구조의 결과물을 형성한다. 여기서, Ti(102) 상에 형성된 게이트 전극은 패스 트랜지스터용 전극을 나타내고, 액티브영역에 형성된 전극은 억세스 트랜지스터용 전극을 나타낸다. 이어, 상기 결과물을 포함한 기판(100) 상에 이후 스페이서로 사용될 소정 두께의 질화막(110)을 형성하고, 상기 질화막(110) 사이의 액티브영역이 충분히 채워지도록 상기 질화막(110) 상에 CVD법으로 BPSG 재질의 제 1 층간절연막(112)을 12000Å 이상의 두께로 형성하여 칩내 평탄화를 이룬 다음, 이를 힛 플로우시켜 게이트 전극(104) 틈새에 생길 수 있는 보이드(void)를 방지한다. 힛 플로우 공정으로 게이트 전극(104) 사이의 틈새를 메우고 나면 층간절연막(112)의 두께가 초기보다 10 ~ 20% 정도 줄어들므로, 층간절연막(112)이 약 10000Å 이상의 두께를 유지하게 된다.
제 2 단계로서, 도 2b와 같이 상기 층간절연막(112) 상에 콘택 형성부를 한정하는 레지스트 패턴(114)을 형성하고, 이를 마스크로해서 층간절연막(112)을 선택식각하여, 게이트 전극(104) 사이에 질화막(110)이 노출되도록 한다.
제 3 단계로서, 도 2c와 같이 레지스트 패턴(114)을 제거하고, 식각처리된 층간절연막(112)을 마스크로해서 소스와 드레인이 형성될 부분의 기판(100) 표면이 노출되도록 상기 질화막(110)을 선택식각한다. 그 결과, 게이트 전극(104)의 양 측벽으로는 질화막 재질의 스페이서(110a)가 놓이고, 스페이스(110a)와 스페이서(110a) 사이에는 SAC(h)가 정의되는 구조의 결과물이 만들어진다.
제 4 단계로서, 도 2d와 같이 SAC(h) 내부가 충분히 채워지도록 상기 층간절연막(112) 상에 폴리실리콘 재질의 도전막(116)을 형성한다.
제 5 단계로서, 도 2e와 같이 질화막 재질의 스페이스(110')가 드러나도록 상기 도전막(116)과 층간절연막(112)을 함께 CMP 처리하여 SAC(h) 내에 패드(116a)를 형성하므로써, 본 공정 진행을 완료한다. 이때, 상기 스페이서(110a)는 CMP 공정시 에치스토퍼층으로 사용된다.
상기 공정을 적용하여 SAC(h)과 패드(116a)를 제조할 경우, 기존의 제 2 층간절연막 증착 공정과 이의 후속 공정으로 실시되던 힛 플로우 공정 및 에치백 공정을 모두 스킵(skip)할 수 있게 되므로, 종래대비 공정을 단순화할 수 있을 뿐 아니라 힛 버짓 측면에서도 유리한 위치를 점할 수 있게 된다.
게다가, CMP 공정으로 패드(116a) 형성을 마감하므로 에치백 공정을 적용하던 종래대비 파티클 발생이 줄어들고, 도 2e에서 최종 완성된 패드(116a) 상부의 단면 프로파일을 보면 알 수 있듯이 평탄도 특성 또한 기존대비 향상시킬 수 있게 되므로, 후속 공정 진행이 용이하다는 잇점을 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1) 기존 2회에 걸쳐 진행되던 층간절연막 증착 공정과 힛 플로우 공정을 1회 줄일 수 있을 뿐 아니라 에치백 공정 또한 생략할 수 있으므로 공정을 단순화할 수 있게 되고, 2) CMP 공정으로 패드 형성이 마감되므로 에치백 공정을 적용하던 종래대비 파티클 발생을 줄일 수 있을 뿐 아니라 패드 상부의 평탄화 특성 또한 향상시킬 수 있게 된다.

Claims (3)

  1. TI가 구비된 실리콘 기판 상에 게이트 전극과 실리사이드막 및 절연 마스크가 순차 적층된 구조의 결과물을 형성하는 단계;
    상기 결과물을 포함한 상기 기판 상에 소정 두께의 질화막을 형성하는 단계; 상기 질화막 상에 12000Å 이상의 두께로 층간절연막을 형성한 후, 이를 힛 플로우시키는 단계;
    콘택 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 층간절연막을 식각하는 단계;
    식각처리된 상기 층간절연막을 마스크로해서 소스·드레인이 형성될 부분의 상기 기판 표면이 노출되도록 상기 질화막을 선택식각하여, 질화막 스페이서와 SAC를 각각 형성하는 단계;
    상기 SAC 내부가 충분히 채워지도록 상기 층간절연막 상에 도전막을 형성하는 단계; 및
    상기 질화막 스페이서가 노출되도록 상기 도전막과 상기 층간절연막을 함께 CMP 처리하여, 상기 SAC 내에 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 층간절연막은 BPSG 재질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 층간절연막은 CVD법으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
KR1020010030753A 2001-06-01 2001-06-01 반도체소자 제조방법 Expired - Fee Related KR100702837B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010030753A KR100702837B1 (ko) 2001-06-01 2001-06-01 반도체소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010030753A KR100702837B1 (ko) 2001-06-01 2001-06-01 반도체소자 제조방법

Publications (2)

Publication Number Publication Date
KR20020091935A KR20020091935A (ko) 2002-12-11
KR100702837B1 true KR100702837B1 (ko) 2007-04-03

Family

ID=27707506

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010030753A Expired - Fee Related KR100702837B1 (ko) 2001-06-01 2001-06-01 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR100702837B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134960A (ja) * 1995-09-27 1997-05-20 Siemens Ag 半導体装置の製造方法
KR20000043203A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 콘택 형성방법
KR20010004929A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 폴리실리콘 플러그 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134960A (ja) * 1995-09-27 1997-05-20 Siemens Ag 半導体装置の製造方法
KR20000043203A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 콘택 형성방법
KR20010004929A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 폴리실리콘 플러그 형성방법

Also Published As

Publication number Publication date
KR20020091935A (ko) 2002-12-11

Similar Documents

Publication Publication Date Title
KR100467023B1 (ko) 자기 정렬 접촉 구조 및 그 형성 방법
JP4271901B2 (ja) ゲートオールアラウンド構造トランジスタを有する半導体装置形成方法
US8815689B2 (en) Method for fabricating a semiconductor device having a saddle fin transistor
KR0155886B1 (ko) 고집적 dram 셀의 제조방법
JP4040781B2 (ja) 半導体装置の自己整列コンタクト形成方法
JP5073157B2 (ja) 半導体装置
US20040058522A1 (en) Integrated circuit devices formed through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region
JP3604672B2 (ja) 半導体素子のコンタクトプラグ形成方法
JP2007329501A (ja) 半導体装置の自己整列コンタクト形成方法
KR100434511B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
US20030235948A1 (en) Methods for fabricating semiconductor devices by forming grooves across alternating elongated regions
US6197670B1 (en) Method for forming self-aligned contact
US20050054189A9 (en) Methods of fabricating integrated circuit devices providing improved short prevention
JPH11214499A (ja) 半導体装置の製造方法
KR100568452B1 (ko) 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.
CN100530592C (zh) 在半导体器件中制造存储节点接触的方法
KR100435261B1 (ko) 스플릿 게이트형 플래쉬 메모리소자의 제조방법
US7838407B2 (en) Method for protecting the gate of a transistor and corresponding integrated circuit
KR100702837B1 (ko) 반도체소자 제조방법
US20060216917A1 (en) Method for forming recess gate of semiconductor device
KR100604812B1 (ko) 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법
KR100618805B1 (ko) 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법
TWI714423B (zh) 半導體結構及其製造方法
JP4033728B2 (ja) コンタクトホール形成方法
KR100301810B1 (ko) 반도체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010601

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20060529

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20010601

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070316

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070328

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070329

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20100315

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20100315

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee