JP3492279B2 - 素子分離領域の形成方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置の素子分
離領域の形成方法に関し、特に、半導体基板の表面に設
けられた浅い溝に絶縁膜が充填されてなるシャロー・ト
レンチ・アイソレーション(STI)の形成方法に関す
る。
離領域の形成方法に関し、特に、半導体基板の表面に設
けられた浅い溝に絶縁膜が充填されてなるシャロー・ト
レンチ・アイソレーション(STI)の形成方法に関す
る。
【0002】
【従来の技術】シリコン基板の表面に形成される半導体
素子の微細化に伴ない、従来のLOCOS法による素子
分離領域の形成方法では、活性領域の幅を0.1μm以
下のオーダーで精度良く形成するかたが困難になり、S
TIが主流になっている。
素子の微細化に伴ない、従来のLOCOS法による素子
分離領域の形成方法では、活性領域の幅を0.1μm以
下のオーダーで精度良く形成するかたが困難になり、S
TIが主流になっている。
【0003】素子分離領域の製造工程の断面模式図であ
る図7を参照すると、従来のSTIは、以下のとおりに
形成される。
る図7を参照すると、従来のSTIは、以下のとおりに
形成される。
【0004】まず、シリコン基板301の表面には熱酸
化によりパッド酸化膜302が形成される。パッド酸化
膜302の表面を覆う窒化シリコン膜303が、気相成
長法により形成される。素子分離領域の形成予定領域の
窒化シリコン膜303およびパッド酸化膜302が、順
次異方性エッチングによりパターニングされる。窒化シ
リコン膜303をマスクにしたシリコン基板301の異
方性エッチングにより、シリコン基板301の表面の素
子分離領域の形成予定領域には、浅い溝305が形成さ
れる。
化によりパッド酸化膜302が形成される。パッド酸化
膜302の表面を覆う窒化シリコン膜303が、気相成
長法により形成される。素子分離領域の形成予定領域の
窒化シリコン膜303およびパッド酸化膜302が、順
次異方性エッチングによりパターニングされる。窒化シ
リコン膜303をマスクにしたシリコン基板301の異
方性エッチングにより、シリコン基板301の表面の素
子分離領域の形成予定領域には、浅い溝305が形成さ
れる。
【0005】次に、熱酸化により、溝305の表面には
熱酸化膜307が形成される。バイアス・スパッタを伴
なったHD−PECVDにより所要膜厚の酸化シリコン
膜311が全面に形成されて、溝305がこの酸化シリ
コン膜311により完全に埋め込まれる〔図7
(a)〕。
熱酸化膜307が形成される。バイアス・スパッタを伴
なったHD−PECVDにより所要膜厚の酸化シリコン
膜311が全面に形成されて、溝305がこの酸化シリ
コン膜311により完全に埋め込まれる〔図7
(a)〕。
【0006】次に、窒化シリコン膜303の上面が露出
するまで、酸化シリコン膜311に対して(窒化シリコ
ン膜303をストッパにした)CMPが施されて、溝3
05には酸化シリコン膜311aが残置される〔図7
(b)〕。
するまで、酸化シリコン膜311に対して(窒化シリコ
ン膜303をストッパにした)CMPが施されて、溝3
05には酸化シリコン膜311aが残置される〔図7
(b)〕。
【0007】次に、酸化シリコン膜311aに対してバ
ッファード弗酸によるエッチバックが行なわれて、溝3
05には酸化シリコン膜311bが残置される。酸化シ
リコン膜311bの上面は、パッド酸化膜302の上面
と概ね一致している。〔図7(c)〕。
ッファード弗酸によるエッチバックが行なわれて、溝3
05には酸化シリコン膜311bが残置される。酸化シ
リコン膜311bの上面は、パッド酸化膜302の上面
と概ね一致している。〔図7(c)〕。
【0008】続いて、窒化シリコン膜303が、例えば
熱燐酸によるウェット・エッチングにより、除去される
〔図7(d)〕。
熱燐酸によるウェット・エッチングにより、除去される
〔図7(d)〕。
【0009】引き続いて、酸化シリコン膜311bおよ
びパッド酸化膜302が弗酸系のウェット・エッチング
(例えばバッファード弗酸)により除去される。これに
より、活性領域(素子形成領域)となるシリコン基板3
01の表面が露出されて、溝305には酸化シリコン膜
311cが残置されて、STIが完成する〔図7
(e)〕。
びパッド酸化膜302が弗酸系のウェット・エッチング
(例えばバッファード弗酸)により除去される。これに
より、活性領域(素子形成領域)となるシリコン基板3
01の表面が露出されて、溝305には酸化シリコン膜
311cが残置されて、STIが完成する〔図7
(e)〕。
【0010】
【発明が解決しようとする課題】しかしながら上記従来
のSTIの形成方法では、CMPを施した酸化シリコン
膜311aの表面に微細なきず(マイクロ・スクラッチ
と記す)315が発生することがある(図7(b)参
照)。マイクロ・スクラッチ315はの長さは、0.1
μm程度から100μm程度になることもある。
のSTIの形成方法では、CMPを施した酸化シリコン
膜311aの表面に微細なきず(マイクロ・スクラッチ
と記す)315が発生することがある(図7(b)参
照)。マイクロ・スクラッチ315はの長さは、0.1
μm程度から100μm程度になることもある。
【0011】さらに、溝305を形成した後、熱酸化膜
307の形成前に洗浄工程を経るときにパッド酸化膜3
02のエッチングを回避することが困難なことから、窒
化シリコン膜303の端部にアンダー・カット部が形成
され易くなる。酸化シリコン膜311が形成されたと
き、この窒化シリコン膜303の端部下端の近傍部分お
いて、酸化シリコン膜311の密度が低下し,さらには
微細の空洞(図示せず)が形成されることがある。
307の形成前に洗浄工程を経るときにパッド酸化膜3
02のエッチングを回避することが困難なことから、窒
化シリコン膜303の端部にアンダー・カット部が形成
され易くなる。酸化シリコン膜311が形成されたと
き、この窒化シリコン膜303の端部下端の近傍部分お
いて、酸化シリコン膜311の密度が低下し,さらには
微細の空洞(図示せず)が形成されることがある。
【0012】マイクロ・スクラッチ315が存在する状
態で酸化シリコン膜311aがバッファード弗酸により
等方性にエッチングされるならば、マイクロ・スクラッ
チ315は等方的に拡大する。このとき、マイクロ・ス
クラッチ315が上記窒化シリコン膜303の端部下端
の近傍部分に到達すると、酸化シリコン膜のエッチング
がこの部分を中心にしてそれの属する素子形成領域の全
周に急速に進行し、その素子形成領域の周囲の酸化シリ
コン膜311bには抉り取られた形状部(ディボットと
記す)316が形成される(図7(c)参照)。このデ
ィボット316は、酸化シリコン膜311cが残置され
るウェット・エッチングにおいて、さらに拡大してディ
ボット316aになる(図7(e)参照)。
態で酸化シリコン膜311aがバッファード弗酸により
等方性にエッチングされるならば、マイクロ・スクラッ
チ315は等方的に拡大する。このとき、マイクロ・ス
クラッチ315が上記窒化シリコン膜303の端部下端
の近傍部分に到達すると、酸化シリコン膜のエッチング
がこの部分を中心にしてそれの属する素子形成領域の全
周に急速に進行し、その素子形成領域の周囲の酸化シリ
コン膜311bには抉り取られた形状部(ディボットと
記す)316が形成される(図7(c)参照)。このデ
ィボット316は、酸化シリコン膜311cが残置され
るウェット・エッチングにおいて、さらに拡大してディ
ボット316aになる(図7(e)参照)。
【0013】このため、従来のSTIの形成方法では、
設計値に比べて特定の素子形成領域の幅が全周にわたっ
て広くなる不具合が生じることがある。半導体素子にM
OSトランジスタが含まれるならば、例えば逆狭チャネ
ル効果が極度に増大したトランジスタが形成されること
になり、トランジスタの電気特性が低下することにな
る。また、後工程のゲート電極のパターニングにおい
て、ディボット316aに導電体膜のエッチング残りが
誘発されることもある。
設計値に比べて特定の素子形成領域の幅が全周にわたっ
て広くなる不具合が生じることがある。半導体素子にM
OSトランジスタが含まれるならば、例えば逆狭チャネ
ル効果が極度に増大したトランジスタが形成されること
になり、トランジスタの電気特性が低下することにな
る。また、後工程のゲート電極のパターニングにおい
て、ディボット316aに導電体膜のエッチング残りが
誘発されることもある。
【0014】したがって、本発明の素子分離領域の形成
方法の目的は、素子形成領域の実効的な拡大を抑制する
STIの形成方法を提供することにある。また、MOS
トランジスタを含んでなる半導体装置においては、一部
のトランジスタにおける逆狭チャネル効果の増大の抑制
と、電気特性の低下の抑制と、後工程におけるゲート電
極のエッチング残りの誘発の抑制とが容易なSTIの形
成方法を提供することにある。さらに本発明の目的は、
上記マイクロ・スクラッチが存在しても、上記ディボッ
トの発生の抑制が容易なSTIの形成方法を提供するこ
とにある。
方法の目的は、素子形成領域の実効的な拡大を抑制する
STIの形成方法を提供することにある。また、MOS
トランジスタを含んでなる半導体装置においては、一部
のトランジスタにおける逆狭チャネル効果の増大の抑制
と、電気特性の低下の抑制と、後工程におけるゲート電
極のエッチング残りの誘発の抑制とが容易なSTIの形
成方法を提供することにある。さらに本発明の目的は、
上記マイクロ・スクラッチが存在しても、上記ディボッ
トの発生の抑制が容易なSTIの形成方法を提供するこ
とにある。
【0015】
【課題を解決するための手段】 本発明の素子分離領域
の形成方法の第1の態様は、シリコン基板の表面に熱酸
化によりパッド酸化膜を形成し、このパッド酸化膜を覆
う窒化シリコン膜を形成し、素子分離領域の形成予定領
域のこの窒化シリコン膜およびパッド酸化膜を順次異方
性エッチングして、この窒化シリコン膜をマスクにした
異方性エッチングによりこのシリコン基板の表面に溝を
形成し、前記溝の内壁面に沿って熱酸化膜を形成し、バ
イアス・スパッタを伴なったHD−PECVDにより全
面に第1の酸化シリコン膜を形成する工程と、上記窒化
シリコン膜の表面が露出するまで、上記第1の酸化シリ
コン膜をCMPする工程と、上記窒化シリコン膜並びに
第1の酸化シリコン膜の表面を覆う第2の酸化シリコン
膜をスピン・コート法もしくはLPDにより形成し、こ
の第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気
で熱処理を行なう工程と、酸化シリコン膜並びに窒化シ
リコン膜に対するエッチング速度が等しいエッチング・
ガスを用いた異方性エッチングにより、上記第2の酸化
シリコン膜を除去し、上記窒化シリコン膜並びに上記第
1の酸化シリコン膜を除去する工程と、少なくとも上記
シリコン基板の表面が露出するまで、上記パッド酸化
膜,上記熱酸化膜並びに上記第1の酸化シリコン膜をウ
ェット・エッチングにより除去する工程とを有すること
を特徴とする。
の形成方法の第1の態様は、シリコン基板の表面に熱酸
化によりパッド酸化膜を形成し、このパッド酸化膜を覆
う窒化シリコン膜を形成し、素子分離領域の形成予定領
域のこの窒化シリコン膜およびパッド酸化膜を順次異方
性エッチングして、この窒化シリコン膜をマスクにした
異方性エッチングによりこのシリコン基板の表面に溝を
形成し、前記溝の内壁面に沿って熱酸化膜を形成し、バ
イアス・スパッタを伴なったHD−PECVDにより全
面に第1の酸化シリコン膜を形成する工程と、上記窒化
シリコン膜の表面が露出するまで、上記第1の酸化シリ
コン膜をCMPする工程と、上記窒化シリコン膜並びに
第1の酸化シリコン膜の表面を覆う第2の酸化シリコン
膜をスピン・コート法もしくはLPDにより形成し、こ
の第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気
で熱処理を行なう工程と、酸化シリコン膜並びに窒化シ
リコン膜に対するエッチング速度が等しいエッチング・
ガスを用いた異方性エッチングにより、上記第2の酸化
シリコン膜を除去し、上記窒化シリコン膜並びに上記第
1の酸化シリコン膜を除去する工程と、少なくとも上記
シリコン基板の表面が露出するまで、上記パッド酸化
膜,上記熱酸化膜並びに上記第1の酸化シリコン膜をウ
ェット・エッチングにより除去する工程とを有すること
を特徴とする。
【0016】本発明の素子分離領域の形成方法の第2の
態様は、シリコン基板の表面に熱酸化によりパッド酸化
膜を形成し、このパッド酸化膜を覆う窒化シリコン膜を
形成し、素子分離領域の形成予定領域のこの窒化シリコ
ン膜およびパッド酸化膜を順次異方性エッチングして、
この窒化シリコン膜をマスクにした異方性エッチングに
よりこのシリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、上記窒化シリコン膜の表面が
露出するまで、上記第1の酸化シリコン膜をCMPする
工程と、上記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、この第2の酸化シリコ
ン膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工
程と、酸化シリコン膜並びに窒化シリコン膜に対するエ
ッチング速度が等しいエッチング・ガスを用いた異方性
エッチングにより、上記第2の酸化シリコン膜を除去
し、上記窒化シリコン膜並びに上記第1の酸化シリコン
膜のそれぞれ一部を除去する工程と、残置した上記窒化
シリコン膜を、ウェット・エッチングにより除去する工
程と、少なくとも上記シリコン基板の表面が露出するま
で、残置した上記第2の酸化シリコン膜と、上記パッド
酸化膜,上記熱酸化膜および上記第1の酸化シリコン膜
とを、ウェット・エッチングにより除去する工程とを有
することを特徴とする。
態様は、シリコン基板の表面に熱酸化によりパッド酸化
膜を形成し、このパッド酸化膜を覆う窒化シリコン膜を
形成し、素子分離領域の形成予定領域のこの窒化シリコ
ン膜およびパッド酸化膜を順次異方性エッチングして、
この窒化シリコン膜をマスクにした異方性エッチングに
よりこのシリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、上記窒化シリコン膜の表面が
露出するまで、上記第1の酸化シリコン膜をCMPする
工程と、上記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、この第2の酸化シリコ
ン膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工
程と、酸化シリコン膜並びに窒化シリコン膜に対するエ
ッチング速度が等しいエッチング・ガスを用いた異方性
エッチングにより、上記第2の酸化シリコン膜を除去
し、上記窒化シリコン膜並びに上記第1の酸化シリコン
膜のそれぞれ一部を除去する工程と、残置した上記窒化
シリコン膜を、ウェット・エッチングにより除去する工
程と、少なくとも上記シリコン基板の表面が露出するま
で、残置した上記第2の酸化シリコン膜と、上記パッド
酸化膜,上記熱酸化膜および上記第1の酸化シリコン膜
とを、ウェット・エッチングにより除去する工程とを有
することを特徴とする。
【0017】本発明の素子分離領域の形成方法の第3の
態様は、シリコン基板の表面に熱酸化によりパッド酸化
膜を形成し、このパッド酸化膜を覆う窒化シリコン膜を
形成し、素子分離領域の形成予定領域のこの窒化シリコ
ン膜およびパッド酸化膜を順次異方性エッチングして、
この窒化シリコン膜をマスクにした異方性エッチングに
よりこのシリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、上記窒化シリコン膜の表面が
露出するまで、上記第1の酸化シリコン膜をCMPする
工程と、上記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、この第2の酸化シリコ
ン膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工
程と、酸化シリコン膜並びに窒化シリコン膜をエッチン
グし,この酸化シリコン膜に対するエッチング速度がこ
の窒化シリコン膜に対するエッチング速度より高いエッ
チング・ガスを用いた異方性エッチングにより、上記第
2の酸化シリコン膜を除去し、上記窒化シリコン膜並び
に上記第1の酸化シリコン膜のそれぞれ一部を除去する
工程と、残置した上記窒化シリコン膜を、ウェット・エ
ッチングにより除去する工程と、少なくとも上記シリコ
ン基板の表面が露出するまで、上記パッド酸化膜,上記
熱酸化膜および上記第1の酸化シリコン膜を、ウェット
・エッチングにより除去する工程とを有することを特徴
とする。
態様は、シリコン基板の表面に熱酸化によりパッド酸化
膜を形成し、このパッド酸化膜を覆う窒化シリコン膜を
形成し、素子分離領域の形成予定領域のこの窒化シリコ
ン膜およびパッド酸化膜を順次異方性エッチングして、
この窒化シリコン膜をマスクにした異方性エッチングに
よりこのシリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、上記窒化シリコン膜の表面が
露出するまで、上記第1の酸化シリコン膜をCMPする
工程と、上記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、この第2の酸化シリコ
ン膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工
程と、酸化シリコン膜並びに窒化シリコン膜をエッチン
グし,この酸化シリコン膜に対するエッチング速度がこ
の窒化シリコン膜に対するエッチング速度より高いエッ
チング・ガスを用いた異方性エッチングにより、上記第
2の酸化シリコン膜を除去し、上記窒化シリコン膜並び
に上記第1の酸化シリコン膜のそれぞれ一部を除去する
工程と、残置した上記窒化シリコン膜を、ウェット・エ
ッチングにより除去する工程と、少なくとも上記シリコ
ン基板の表面が露出するまで、上記パッド酸化膜,上記
熱酸化膜および上記第1の酸化シリコン膜を、ウェット
・エッチングにより除去する工程とを有することを特徴
とする。
【0018】本発明の素子分離領域の形成方法の第4の
態様は、シリコン基板の表面に熱酸化によりパッド酸化
膜を形成し、このパッド酸化膜を覆う窒化シリコン膜を
形成し、素子分離領域の形成予定領域のこの窒化シリコ
ン膜およびパッド酸化膜を順次異方性エッチングして、
この窒化シリコン膜をマスクにした異方性エッチングに
よりこのシリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、上記窒化シリコン膜の表面が
露出するまで、上記第1の酸化シリコン膜をCMPする
工程と、上記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、この第2の酸化シリコ
ン膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工
程と、酸化シリコン膜並びに窒化シリコン膜をエッチン
グし,この酸化シリコン膜に対するエッチング速度がこ
の窒化シリコン膜に対するエッチング速度より高いエッ
チング・ガスを用いた異方性エッチングにより、上記第
2の酸化シリコン膜を除去し、上記窒化シリコン膜の一
部を除去するとともに、上記第1の酸化シリコン膜の表
面が上記パッド酸化膜の表面に等しくなるまでこの第1
の酸化シリコン膜を除去する工程と、残置した上記窒化
シリコン膜を、ウェット・エッチングにより除去する工
程と、少なくとも上記シリコン基板の表面が露出するま
で、上記第2の酸化シリコン膜と、上記パッド酸化膜,
上記熱酸化膜および上記第1の酸化シリコン膜とを、ウ
ェット・エッチングにより除去する工程とを有すること
を特徴とする。
態様は、シリコン基板の表面に熱酸化によりパッド酸化
膜を形成し、このパッド酸化膜を覆う窒化シリコン膜を
形成し、素子分離領域の形成予定領域のこの窒化シリコ
ン膜およびパッド酸化膜を順次異方性エッチングして、
この窒化シリコン膜をマスクにした異方性エッチングに
よりこのシリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、上記窒化シリコン膜の表面が
露出するまで、上記第1の酸化シリコン膜をCMPする
工程と、上記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、この第2の酸化シリコ
ン膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工
程と、酸化シリコン膜並びに窒化シリコン膜をエッチン
グし,この酸化シリコン膜に対するエッチング速度がこ
の窒化シリコン膜に対するエッチング速度より高いエッ
チング・ガスを用いた異方性エッチングにより、上記第
2の酸化シリコン膜を除去し、上記窒化シリコン膜の一
部を除去するとともに、上記第1の酸化シリコン膜の表
面が上記パッド酸化膜の表面に等しくなるまでこの第1
の酸化シリコン膜を除去する工程と、残置した上記窒化
シリコン膜を、ウェット・エッチングにより除去する工
程と、少なくとも上記シリコン基板の表面が露出するま
で、上記第2の酸化シリコン膜と、上記パッド酸化膜,
上記熱酸化膜および上記第1の酸化シリコン膜とを、ウ
ェット・エッチングにより除去する工程とを有すること
を特徴とする。
【0019】本発明の素子分離の形成方法の第5の態様
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、LPCVDにより全面にこ
れらの溝の最小幅の1/2より薄い膜厚の第1の酸化シ
リコン膜を形成する工程と、上記第1の酸化シリコン膜
の表面を覆う第2の酸化シリコン膜をスピン・コート法
もしくはLPDにより形成し、この第2の酸化シリコン
膜の緻密化処理を兼て酸化雰囲気で第1の熱処理を行な
う工程と、上記窒化シリコン膜の表面が露出するまで、
上記第2並びに第1の酸化シリコン膜をCMPする工程
と、上記窒化シリコン膜並びに第1,第2の酸化シリコ
ン膜の表面を覆う第3の酸化シリコン膜をスピン・コー
ト法もしくはLPDにより形成し、この第3の酸化シリ
コン膜の緻密化処理を兼て酸化雰囲気で第2の熱処理を
行なう工程と、酸化シリコン膜並びに窒化シリコン膜に
対するエッチング速度が等しいエッチング・ガスを用い
た異方性エッチングにより、上記第3の酸化シリコン膜
を除去し、さらに、上記窒化シリコン膜が完全に除去さ
れるまでこの窒化シリコン膜,上記第2の酸化シリコン
膜並びに上記第1の酸化シリコン膜を除去する工程と、
少なくとも上記シリコン基板の表面が露出するまで、上
記パッド酸化膜,上記熱酸化膜,上記第2の酸化シリコ
ン膜並びに上記第1の酸化シリコン膜をウェット・エッ
チングにより除去する工程とを有することを特徴とす
る。
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、LPCVDにより全面にこ
れらの溝の最小幅の1/2より薄い膜厚の第1の酸化シ
リコン膜を形成する工程と、上記第1の酸化シリコン膜
の表面を覆う第2の酸化シリコン膜をスピン・コート法
もしくはLPDにより形成し、この第2の酸化シリコン
膜の緻密化処理を兼て酸化雰囲気で第1の熱処理を行な
う工程と、上記窒化シリコン膜の表面が露出するまで、
上記第2並びに第1の酸化シリコン膜をCMPする工程
と、上記窒化シリコン膜並びに第1,第2の酸化シリコ
ン膜の表面を覆う第3の酸化シリコン膜をスピン・コー
ト法もしくはLPDにより形成し、この第3の酸化シリ
コン膜の緻密化処理を兼て酸化雰囲気で第2の熱処理を
行なう工程と、酸化シリコン膜並びに窒化シリコン膜に
対するエッチング速度が等しいエッチング・ガスを用い
た異方性エッチングにより、上記第3の酸化シリコン膜
を除去し、さらに、上記窒化シリコン膜が完全に除去さ
れるまでこの窒化シリコン膜,上記第2の酸化シリコン
膜並びに上記第1の酸化シリコン膜を除去する工程と、
少なくとも上記シリコン基板の表面が露出するまで、上
記パッド酸化膜,上記熱酸化膜,上記第2の酸化シリコ
ン膜並びに上記第1の酸化シリコン膜をウェット・エッ
チングにより除去する工程とを有することを特徴とす
る。
【0020】本発明の素子分離の形成方法の第6の態様
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、減圧気相成長法(LPCV
D)により全面にこれらの溝の最小幅の1/2より薄い
膜厚の第1の酸化シリコン膜を形成する工程と、上記第
1の酸化シリコン膜の表面を覆う第2の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、この
第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で
第1の熱処理を行なう工程と、上記窒化シリコン膜の表
面が露出するまで、上記第2並びに第1の酸化シリコン
膜をCMPする工程と、上記窒化シリコン膜並びに第
1,第2の酸化シリコン膜の表面を覆う第3の酸化シリ
コン膜をスピン・コート法もしくはLPDにより形成
し、この第3の酸化シリコン膜の緻密化処理を兼て酸化
雰囲気で第2の熱処理を行なう工程と、酸化シリコン膜
並びに窒化シリコン膜に対するエッチング速度が等しい
エッチング・ガスを用いた異方性エッチングにより、上
記第3の酸化シリコン膜を除去し、さらに、上記窒化シ
リコン膜の一部が残るようにこの窒化シリコン膜,上記
第2の酸化シリコン膜並びに上記第1の酸化シリコン膜
を除去する工程と、残置した上記窒化シリコン膜を、ウ
ェット・エッチングにより除去する工程と、少なくとも
上記シリコン基板の表面が露出するまで、残置した上記
第3の酸化シリコン膜と、上記パッド酸化膜,上記熱酸
化膜,上記第2の酸化シリコン膜および上記第1の酸化
シリコン膜とを、ウェット・エッチングにより除去する
工程とを有することを特徴とする。
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、減圧気相成長法(LPCV
D)により全面にこれらの溝の最小幅の1/2より薄い
膜厚の第1の酸化シリコン膜を形成する工程と、上記第
1の酸化シリコン膜の表面を覆う第2の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、この
第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で
第1の熱処理を行なう工程と、上記窒化シリコン膜の表
面が露出するまで、上記第2並びに第1の酸化シリコン
膜をCMPする工程と、上記窒化シリコン膜並びに第
1,第2の酸化シリコン膜の表面を覆う第3の酸化シリ
コン膜をスピン・コート法もしくはLPDにより形成
し、この第3の酸化シリコン膜の緻密化処理を兼て酸化
雰囲気で第2の熱処理を行なう工程と、酸化シリコン膜
並びに窒化シリコン膜に対するエッチング速度が等しい
エッチング・ガスを用いた異方性エッチングにより、上
記第3の酸化シリコン膜を除去し、さらに、上記窒化シ
リコン膜の一部が残るようにこの窒化シリコン膜,上記
第2の酸化シリコン膜並びに上記第1の酸化シリコン膜
を除去する工程と、残置した上記窒化シリコン膜を、ウ
ェット・エッチングにより除去する工程と、少なくとも
上記シリコン基板の表面が露出するまで、残置した上記
第3の酸化シリコン膜と、上記パッド酸化膜,上記熱酸
化膜,上記第2の酸化シリコン膜および上記第1の酸化
シリコン膜とを、ウェット・エッチングにより除去する
工程とを有することを特徴とする。
【0021】本発明の素子分離の形成方法の第7の態様
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、減圧気相成長法(LPCV
D)により全面にこれらの溝の最小幅の1/2より薄い
膜厚の第1の酸化シリコン膜を形成する工程と、上記第
1の酸化シリコン膜の表面を覆う第2の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、この
第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で
第1の熱処理を行なう工程と、上記窒化シリコン膜の表
面が露出するまで、上記第2並びに第1の酸化シリコン
膜をCMPする工程と、上記窒化シリコン膜並びに第
1,第2の酸化シリコン膜の表面を覆う第3の酸化シリ
コン膜をスピン・コート法もしくはLPDにより形成
し、この第3の酸化シリコン膜の緻密化処理を兼て酸化
雰囲気で第2の熱処理を行なう工程と、酸化シリコン膜
並びに窒化シリコン膜をエッチングし,この酸化シリコ
ン膜に対するエッチング速度がこの窒化シリコン膜に対
するエッチング速度より高いエッチング・ガスを用いた
異方性エッチングにより、上記第3の酸化シリコン膜を
除去し、上記窒化シリコン膜,上記第2の酸化シリコン
膜並びに上記第1の酸化シリコン膜のそれぞれ一部を除
去する工程と、残置した上記窒化シリコン膜を、ウェッ
ト・エッチングにより除去する工程と、少なくとも上記
シリコン基板の表面が露出するまで、上記パッド酸化
膜,上記熱酸化膜,上記第2の酸化シリコン膜および上
記第1の酸化シリコン膜を、ウェット・エッチングによ
り除去する工程とを有することを特徴とする。
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、減圧気相成長法(LPCV
D)により全面にこれらの溝の最小幅の1/2より薄い
膜厚の第1の酸化シリコン膜を形成する工程と、上記第
1の酸化シリコン膜の表面を覆う第2の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、この
第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で
第1の熱処理を行なう工程と、上記窒化シリコン膜の表
面が露出するまで、上記第2並びに第1の酸化シリコン
膜をCMPする工程と、上記窒化シリコン膜並びに第
1,第2の酸化シリコン膜の表面を覆う第3の酸化シリ
コン膜をスピン・コート法もしくはLPDにより形成
し、この第3の酸化シリコン膜の緻密化処理を兼て酸化
雰囲気で第2の熱処理を行なう工程と、酸化シリコン膜
並びに窒化シリコン膜をエッチングし,この酸化シリコ
ン膜に対するエッチング速度がこの窒化シリコン膜に対
するエッチング速度より高いエッチング・ガスを用いた
異方性エッチングにより、上記第3の酸化シリコン膜を
除去し、上記窒化シリコン膜,上記第2の酸化シリコン
膜並びに上記第1の酸化シリコン膜のそれぞれ一部を除
去する工程と、残置した上記窒化シリコン膜を、ウェッ
ト・エッチングにより除去する工程と、少なくとも上記
シリコン基板の表面が露出するまで、上記パッド酸化
膜,上記熱酸化膜,上記第2の酸化シリコン膜および上
記第1の酸化シリコン膜を、ウェット・エッチングによ
り除去する工程とを有することを特徴とする。
【0022】本発明の素子分離の形成方法の第8の態様
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、減圧気相成長法(LPCV
D)により全面にこれらの溝の最小幅の1/2より薄い
膜厚の第1の酸化シリコン膜を形成する工程と、上記第
1の酸化シリコン膜の表面を覆う第2の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、この
第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で
第1の熱処理を行なう工程と、上記窒化シリコン膜の表
面が露出するまで、上記第2並びに第1の酸化シリコン
膜をCMPする工程と、上記窒化シリコン膜並びに第
1,第2の酸化シリコン膜の表面を覆う第3の酸化シリ
コン膜をスピン・コート法もしくはLPDにより形成
し、この第3の酸化シリコン膜の緻密化処理を兼て酸化
雰囲気で第2の熱処理を行なう工程と、酸化シリコン膜
並びに窒化シリコン膜をエッチングし,この酸化シリコ
ン膜に対するエッチング速度がこの窒化シリコン膜に対
するエッチング速度より高いエッチング・ガスを用いた
異方性エッチングにより、上記第3の酸化シリコン膜を
除去し、上記窒化シリコン膜の一部を除去するととも
に、上記第2の酸化シリコン膜の表面並びに上記第1の
酸化シリコン膜の上端面が上記パッド酸化膜の表面に等
しくなるまでこれらの第2並びに第1の酸化シリコン膜
を除去する工程と、工程と、少なくとも上記シリコン基
板の表面が露出するまで、上記第3の酸化シリコン膜
と、上記パッド酸化膜,上記熱酸化膜,上記第2の酸化
シリコン膜および上記第1の酸化シリコン膜とを、ウェ
ット・エッチングにより除去する工程とを有することを
特徴とする。
は、シリコン基板の表面に熱酸化によりパッド酸化膜を
形成し、このパッド酸化膜を覆う窒化シリコン膜を形成
し、素子分離領域の形成予定領域のこの窒化シリコン膜
およびパッド酸化膜を順次異方性エッチングして、この
窒化シリコン膜をマスクにした異方性エッチングにより
このシリコン基板の表面に溝を形成し、前記溝の内壁面
に沿って熱酸化膜を形成し、減圧気相成長法(LPCV
D)により全面にこれらの溝の最小幅の1/2より薄い
膜厚の第1の酸化シリコン膜を形成する工程と、上記第
1の酸化シリコン膜の表面を覆う第2の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、この
第2の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で
第1の熱処理を行なう工程と、上記窒化シリコン膜の表
面が露出するまで、上記第2並びに第1の酸化シリコン
膜をCMPする工程と、上記窒化シリコン膜並びに第
1,第2の酸化シリコン膜の表面を覆う第3の酸化シリ
コン膜をスピン・コート法もしくはLPDにより形成
し、この第3の酸化シリコン膜の緻密化処理を兼て酸化
雰囲気で第2の熱処理を行なう工程と、酸化シリコン膜
並びに窒化シリコン膜をエッチングし,この酸化シリコ
ン膜に対するエッチング速度がこの窒化シリコン膜に対
するエッチング速度より高いエッチング・ガスを用いた
異方性エッチングにより、上記第3の酸化シリコン膜を
除去し、上記窒化シリコン膜の一部を除去するととも
に、上記第2の酸化シリコン膜の表面並びに上記第1の
酸化シリコン膜の上端面が上記パッド酸化膜の表面に等
しくなるまでこれらの第2並びに第1の酸化シリコン膜
を除去する工程と、工程と、少なくとも上記シリコン基
板の表面が露出するまで、上記第3の酸化シリコン膜
と、上記パッド酸化膜,上記熱酸化膜,上記第2の酸化
シリコン膜および上記第1の酸化シリコン膜とを、ウェ
ット・エッチングにより除去する工程とを有することを
特徴とする。
【0023】
【発明の実施の形態】本発明の第1の実施の形態では、
バイアス・スパッタを伴なったHD−PECVDにより
形成された酸化シリコン膜により、STI用の(表面が
熱酸化膜により覆われた)溝が充填される。また、本発
明の第2の実施の形態では、LPCVDによる第1の酸
化シリコン膜と、LPDあるいはスピン・コート法によ
り形成された第2の酸化シリコン膜とにより、STI用
の(表面が熱酸化膜により覆われた)溝が充填される。
バイアス・スパッタを伴なったHD−PECVDにより
形成された酸化シリコン膜により、STI用の(表面が
熱酸化膜により覆われた)溝が充填される。また、本発
明の第2の実施の形態では、LPCVDによる第1の酸
化シリコン膜と、LPDあるいはスピン・コート法によ
り形成された第2の酸化シリコン膜とにより、STI用
の(表面が熱酸化膜により覆われた)溝が充填される。
【0024】次に、図面を参照して本発明を説明する。
【0025】素子分離領域の製造工程の断面模式図であ
る図1を参照すると、本発明の第1の実施の形態の第1
の実施例によるSTIは、以下のとおりに形成される。
る図1を参照すると、本発明の第1の実施の形態の第1
の実施例によるSTIは、以下のとおりに形成される。
【0026】まず、例えば20nm程度の膜厚のパッド
酸化膜102が、シリコン基板101の表面に熱酸化に
より形成される。例えば200nm程度の膜厚の窒化シ
リコン膜103が、気相成長法によりパッド酸化膜10
2の表面上に形成される。素子分離領域の形成予定領域
上の窒化シリコン膜103およびパッド酸化膜102
が、それぞれ異方性エッチングにより順次パターニング
される。
酸化膜102が、シリコン基板101の表面に熱酸化に
より形成される。例えば200nm程度の膜厚の窒化シ
リコン膜103が、気相成長法によりパッド酸化膜10
2の表面上に形成される。素子分離領域の形成予定領域
上の窒化シリコン膜103およびパッド酸化膜102
が、それぞれ異方性エッチングにより順次パターニング
される。
【0027】次に、窒化シリコン膜103をマスクにし
た異方性エッチングにより、溝105が形成される。溝
105の最小幅は例えば0.25μm程度であり、溝1
05の最小間隔は例えば0.25μm程度であり、溝1
05の深さは0.3μm〜0.4μm程度である。この
異方性エッチングに用いられるエッチング・ガスは、H
Br(+O2 )あるいはCl2 (+O2 )である。
た異方性エッチングにより、溝105が形成される。溝
105の最小幅は例えば0.25μm程度であり、溝1
05の最小間隔は例えば0.25μm程度であり、溝1
05の深さは0.3μm〜0.4μm程度である。この
異方性エッチングに用いられるエッチング・ガスは、H
Br(+O2 )あるいはCl2 (+O2 )である。
【0028】次に、溝105の表面には、高々20nm
程度の膜厚の熱酸化膜107が、900℃〜950℃で
の熱酸化により形成される。熱酸化膜107の形成によ
り、溝105の上端が丸められる。続いて、例えば60
0nm程度の膜厚の第1の酸化シリコン膜111が、バ
イアス・スパッタのもとでHD−PECVD(例えばE
CR)により形成される。この酸化シリコン膜111
は、溝105を完全に充填している〔図1(a)〕。
程度の膜厚の熱酸化膜107が、900℃〜950℃で
の熱酸化により形成される。熱酸化膜107の形成によ
り、溝105の上端が丸められる。続いて、例えば60
0nm程度の膜厚の第1の酸化シリコン膜111が、バ
イアス・スパッタのもとでHD−PECVD(例えばE
CR)により形成される。この酸化シリコン膜111
は、溝105を完全に充填している〔図1(a)〕。
【0029】次に、窒化シリコン膜103をストッパと
して、酸化シリコン膜111がCMPされて、酸化シリ
コン膜111aが残置される。本実施例においても、こ
のCMPによって、酸化シリコン膜111aの表面には
マイクロ・スクラッチ115が発生する〔図1
(b)〕。
して、酸化シリコン膜111がCMPされて、酸化シリ
コン膜111aが残置される。本実施例においても、こ
のCMPによって、酸化シリコン膜111aの表面には
マイクロ・スクラッチ115が発生する〔図1
(b)〕。
【0030】なお、本実施例において、酸化シリコン膜
111の形成の代りにLPCVDによる酸化シリコン膜
を採用するのは好ましくない。LPCVDによる酸化シ
リコン膜の膜厚が厚いならば、この酸化シリコン膜には
溝の部分において鍵穴状の空洞(キー・ホール・ボイ
ド)が形成されて、CMPでもキー・ホール・ボイドを
解消しきれないことから、これが諸種の不具合の起因に
なる。LPCVDによる酸化シリコン膜の膜厚が薄いな
らば、溝を充填する部分において、この酸化シリコン膜
に窪みが形成されることになる。しかしながら、上記C
MPにおいて、この窪みにおけるスラリーの残渣の除去
は困難であり、信頼性上好ましくない。
111の形成の代りにLPCVDによる酸化シリコン膜
を採用するのは好ましくない。LPCVDによる酸化シ
リコン膜の膜厚が厚いならば、この酸化シリコン膜には
溝の部分において鍵穴状の空洞(キー・ホール・ボイ
ド)が形成されて、CMPでもキー・ホール・ボイドを
解消しきれないことから、これが諸種の不具合の起因に
なる。LPCVDによる酸化シリコン膜の膜厚が薄いな
らば、溝を充填する部分において、この酸化シリコン膜
に窪みが形成されることになる。しかしながら、上記C
MPにおいて、この窪みにおけるスラリーの残渣の除去
は困難であり、信頼性上好ましくない。
【0031】次に、有機SOG膜からなる第2の酸化シ
リコン膜121aがスピン・コート法により形成され
て、窒化シリコン膜103を含めて酸化シリコン膜11
1aの表面が覆われる。酸化シリコン膜121aの膜厚
は、例えば280nm程度であり、好ましくは0.1μ
m〜0.4μm程度である。酸化シリコン膜121aの
形成の出発原料は液状であることから、CVDまたはス
パッタリング等のPVDと相違して、酸化シリコン膜1
11aの表面に形成されたマイクロ・スクラッチ115
の中にもこの酸化シリコン膜121aが形成されること
になる〔図1(c)〕。この酸化シリコン膜121a
は、例えばSi−R結合(Rはアルキル基)を含んだ原
料からなる有機SOG膜である。
リコン膜121aがスピン・コート法により形成され
て、窒化シリコン膜103を含めて酸化シリコン膜11
1aの表面が覆われる。酸化シリコン膜121aの膜厚
は、例えば280nm程度であり、好ましくは0.1μ
m〜0.4μm程度である。酸化シリコン膜121aの
形成の出発原料は液状であることから、CVDまたはス
パッタリング等のPVDと相違して、酸化シリコン膜1
11aの表面に形成されたマイクロ・スクラッチ115
の中にもこの酸化シリコン膜121aが形成されること
になる〔図1(c)〕。この酸化シリコン膜121a
は、例えばSi−R結合(Rはアルキル基)を含んだ原
料からなる有機SOG膜である。
【0032】続いて、900℃〜950℃のドライO2
雰囲気で熱処理が施されて、酸化シリコン膜121a,
酸化シリコン膜111aがそれぞれ酸化シリコン膜12
1aa,酸化シリコン膜111aaになる。この熱処理
により、酸化シリコン膜121aは緻密化されるととも
に十分な脱水とR基の遊離とが行なわれる〔図1
(d)〕。本実施例において、この熱処理をスチーム雰
囲気で行なうのは、溝105の表面も酸化されることか
ら、好ましくない。この熱処理に先だって、酸化シリコ
ン膜111a中のR基を予じめ除去するために、500
℃〜600℃の窒素雰囲気によるキュアー処理を行なっ
てもよい。
雰囲気で熱処理が施されて、酸化シリコン膜121a,
酸化シリコン膜111aがそれぞれ酸化シリコン膜12
1aa,酸化シリコン膜111aaになる。この熱処理
により、酸化シリコン膜121aは緻密化されるととも
に十分な脱水とR基の遊離とが行なわれる〔図1
(d)〕。本実施例において、この熱処理をスチーム雰
囲気で行なうのは、溝105の表面も酸化されることか
ら、好ましくない。この熱処理に先だって、酸化シリコ
ン膜111a中のR基を予じめ除去するために、500
℃〜600℃の窒素雰囲気によるキュアー処理を行なっ
てもよい。
【0033】なお、Si−OH(シラノール)結合を含
んだ原料からなる通常のシリカ系の無機SOG膜は、上
記熱処理におて体積収縮が激しく,クラックも多発し易
いことから、本実施例においては好ましくない。
んだ原料からなる通常のシリカ系の無機SOG膜は、上
記熱処理におて体積収縮が激しく,クラックも多発し易
いことから、本実施例においては好ましくない。
【0034】次に、トリフルオロメタン(CHF3 )流
量3.3×10-2L/min,テトラフルオロメタン
(CF4 )流量2.7×10-2L/min,アルゴン
(Ar)流量5×10-3L/min,O2 流量1×10
-3L/minのエッチング・ガスを用い、圧力10P
a,高周波電源出力1000W(13.56MHz)の
条件での枚葉型RIE装置により、異方性エッチングが
施される。この異方性エッチングは、酸化シリコン膜に
対するエッチング速度と窒化シリコン膜に対するエッチ
ング速度が概ね等しくなる。この異方性エッチングは、
窒化シリコン膜103が除去されるまで行なわれ、酸化
シリコン膜121aaは完全に除去され、酸化シリコン
膜111aaは酸化シリコン膜111abとして残置さ
れる。酸化シリコン膜111abの上面は、パッド酸化
膜102の表面に概ね一致している。本実施例におい
て、この異方性エッチングによってパッド酸化膜102
も除去しないのは、素子形成領域となるシリコン基板1
01の表面にRIEによるダメージを与えないためであ
る〔図1(e)〕。
量3.3×10-2L/min,テトラフルオロメタン
(CF4 )流量2.7×10-2L/min,アルゴン
(Ar)流量5×10-3L/min,O2 流量1×10
-3L/minのエッチング・ガスを用い、圧力10P
a,高周波電源出力1000W(13.56MHz)の
条件での枚葉型RIE装置により、異方性エッチングが
施される。この異方性エッチングは、酸化シリコン膜に
対するエッチング速度と窒化シリコン膜に対するエッチ
ング速度が概ね等しくなる。この異方性エッチングは、
窒化シリコン膜103が除去されるまで行なわれ、酸化
シリコン膜121aaは完全に除去され、酸化シリコン
膜111aaは酸化シリコン膜111abとして残置さ
れる。酸化シリコン膜111abの上面は、パッド酸化
膜102の表面に概ね一致している。本実施例におい
て、この異方性エッチングによってパッド酸化膜102
も除去しないのは、素子形成領域となるシリコン基板1
01の表面にRIEによるダメージを与えないためであ
る〔図1(e)〕。
【0035】この異方性エッチングでは、酸化シリコン
膜のエッチング時に発生する一酸化炭素(CO)の発光
スペクトル(波長483nm)がモニターに用いられ
る。まず、COの発光スペクトルの発光量が減少した時
点で酸化シリコン膜121aaのエッチングが終了し、
この発光スペクトルの発光量が再度増加した時点で窒化
シリコン膜103のエッチングが終了し、この異方性エ
ッチングを停止する。
膜のエッチング時に発生する一酸化炭素(CO)の発光
スペクトル(波長483nm)がモニターに用いられ
る。まず、COの発光スペクトルの発光量が減少した時
点で酸化シリコン膜121aaのエッチングが終了し、
この発光スペクトルの発光量が再度増加した時点で窒化
シリコン膜103のエッチングが終了し、この異方性エ
ッチングを停止する。
【0036】続いて、シリコン基板101の表面が露出
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜102が除去される。このとき、熱酸化膜
107,酸化シリコン膜111abも一部除去されて、
それぞれ熱酸化膜107a,酸化シリコン膜111ac
になる。熱酸化膜107aの上端と酸化シリコン膜10
7aの上面とは概ね一致している。これにより、熱酸化
膜107aを介して酸化シリコン膜111acにより溝
105が充填されてなる本実施例によるSTIが完成す
る〔図1(f)〕。
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜102が除去される。このとき、熱酸化膜
107,酸化シリコン膜111abも一部除去されて、
それぞれ熱酸化膜107a,酸化シリコン膜111ac
になる。熱酸化膜107aの上端と酸化シリコン膜10
7aの上面とは概ね一致している。これにより、熱酸化
膜107aを介して酸化シリコン膜111acにより溝
105が充填されてなる本実施例によるSTIが完成す
る〔図1(f)〕。
【0037】本実施例によると、CMP直後に酸化シリ
コン膜111aの表面にマイクロ・スクラッチ115が
形成されていたとしても、酸化シリコン膜121aの形
成によりマイクロ・スクラッチ115の空隙もこれによ
り埋め尽くされることになり、マイククロ・スクラッチ
115は実効的には消滅したと見なせることになる。酸
化シリコン膜111aが異方性エッチング,ウェット・
エッチングを経て酸化シリコン膜111ab,酸化シリ
コン膜111acになるに際して、マイクロ・スクラッ
チ115の等方的な拡大は起らない。そのため、窒化シ
リコン膜103の端部下端の近傍に前述のマイクロ・ボ
イドが存在しても、ディボットの発生は抑止される。
コン膜111aの表面にマイクロ・スクラッチ115が
形成されていたとしても、酸化シリコン膜121aの形
成によりマイクロ・スクラッチ115の空隙もこれによ
り埋め尽くされることになり、マイククロ・スクラッチ
115は実効的には消滅したと見なせることになる。酸
化シリコン膜111aが異方性エッチング,ウェット・
エッチングを経て酸化シリコン膜111ab,酸化シリ
コン膜111acになるに際して、マイクロ・スクラッ
チ115の等方的な拡大は起らない。そのため、窒化シ
リコン膜103の端部下端の近傍に前述のマイクロ・ボ
イドが存在しても、ディボットの発生は抑止される。
【0038】その結果、素子形成領域の実効的な拡大を
抑制することが容易になる。また、MOSトランジスタ
を含んでなる半導体装置においては、逆狭チャネル効果
の増大の抑制と、電気特性の低下の抑制と、後工程にお
けるゲート電極のエッチング残りの誘発の抑制とが容易
になる。
抑制することが容易になる。また、MOSトランジスタ
を含んでなる半導体装置においては、逆狭チャネル効果
の増大の抑制と、電気特性の低下の抑制と、後工程にお
けるゲート電極のエッチング残りの誘発の抑制とが容易
になる。
【0039】なお、上記第1の実施例において採用した
各種数値は、上記記載のものに限定されるものではな
い。
各種数値は、上記記載のものに限定されるものではな
い。
【0040】素子分離領域の製造工程の断面模式図であ
る図2を参照すると、本発明の第1の実施の形態の第2
の実施例によるSTIは、以下のとおりに形成される。
る図2を参照すると、本発明の第1の実施の形態の第2
の実施例によるSTIは、以下のとおりに形成される。
【0041】まず、上記第1の実施例と同様に、パッド
酸化膜102がシリコン基板101の表面に熱酸化によ
り形成され、窒化シリコン膜103がCVDによりパッ
ド酸化膜102の表面上に形成される。素子分離領域の
形成予定領域上の窒化シリコン膜103およびパッド酸
化膜102が、それぞれ異方性エッチングにより順次パ
ターニングされる。窒化シリコン膜103をマスクにし
た異方性エッチングにより、溝105が形成される。溝
105の表面には熱酸化膜107が形成される。例えば
600nm程度の膜厚の第1の酸化シリコン膜(図に明
示せず)がバイアス・スパッタのもとでHD−PECV
Dにより形成される。続いて、窒化シリコン膜103を
ストッパとして、上記第1の酸化シリコン膜がCMPさ
れて、第1の酸化シリコン膜111bが残置される。こ
のCMPによって、酸化シリコン膜111bの表面には
マイクロ・スクラッチ115が発生する。
酸化膜102がシリコン基板101の表面に熱酸化によ
り形成され、窒化シリコン膜103がCVDによりパッ
ド酸化膜102の表面上に形成される。素子分離領域の
形成予定領域上の窒化シリコン膜103およびパッド酸
化膜102が、それぞれ異方性エッチングにより順次パ
ターニングされる。窒化シリコン膜103をマスクにし
た異方性エッチングにより、溝105が形成される。溝
105の表面には熱酸化膜107が形成される。例えば
600nm程度の膜厚の第1の酸化シリコン膜(図に明
示せず)がバイアス・スパッタのもとでHD−PECV
Dにより形成される。続いて、窒化シリコン膜103を
ストッパとして、上記第1の酸化シリコン膜がCMPさ
れて、第1の酸化シリコン膜111bが残置される。こ
のCMPによって、酸化シリコン膜111bの表面には
マイクロ・スクラッチ115が発生する。
【0042】次に、水素化シルセスキオキサン((HS
iO3/2 )n )を原料とした無機SOG膜からなる第2
の酸化シリコン膜121bがスピン・コート法により形
成されて、窒化シリコン膜103を含めて酸化シリコン
膜111bの表面が覆われる。酸化シリコン膜121b
の膜厚は好ましくは0.1μm〜0.4μm程度であ
る。酸化シリコン膜121bの形成の出発原料は液状で
あることから、酸化シリコン膜111bの表面に形成さ
れたマイクロ・スクラッチ115の中にもこの酸化シリ
コン膜121bが形成されることになる〔図2
(a)〕。
iO3/2 )n )を原料とした無機SOG膜からなる第2
の酸化シリコン膜121bがスピン・コート法により形
成されて、窒化シリコン膜103を含めて酸化シリコン
膜111bの表面が覆われる。酸化シリコン膜121b
の膜厚は好ましくは0.1μm〜0.4μm程度であ
る。酸化シリコン膜121bの形成の出発原料は液状で
あることから、酸化シリコン膜111bの表面に形成さ
れたマイクロ・スクラッチ115の中にもこの酸化シリ
コン膜121bが形成されることになる〔図2
(a)〕。
【0043】続いて、900℃〜950℃のドライO2
雰囲気で熱処理が施されて、酸化シリコン膜121b,
酸化シリコン膜111bがそれぞれ酸化シリコン膜12
1ba,酸化シリコン膜111baになる。この熱処理
により、酸化シリコン膜121bは緻密化されるととも
に十分な脱水とR基の遊離とが行なわれる〔図2
(b)〕。この熱処理に先だって、酸化シリコン膜12
1a中の水分を予じめ除去するために、500℃〜60
0℃の窒素雰囲気によるキュアー処理を行なってもよ
い。
雰囲気で熱処理が施されて、酸化シリコン膜121b,
酸化シリコン膜111bがそれぞれ酸化シリコン膜12
1ba,酸化シリコン膜111baになる。この熱処理
により、酸化シリコン膜121bは緻密化されるととも
に十分な脱水とR基の遊離とが行なわれる〔図2
(b)〕。この熱処理に先だって、酸化シリコン膜12
1a中の水分を予じめ除去するために、500℃〜60
0℃の窒素雰囲気によるキュアー処理を行なってもよ
い。
【0044】上記酸化シリコン膜121bは、シラノー
ル結合を含んだ原料からなる通常の無機SOG膜と相違
して、上記熱処理による体積収縮は(上記第1の実施例
における酸化シリコン膜121aよりも少なく)ほとん
どなく、クラックの発生もほとんどない。
ル結合を含んだ原料からなる通常の無機SOG膜と相違
して、上記熱処理による体積収縮は(上記第1の実施例
における酸化シリコン膜121aよりも少なく)ほとん
どなく、クラックの発生もほとんどない。
【0045】次に、上記第1の実施例で用いた酸化シリ
コン膜と窒化シリコン膜とのエッチング速度が概略同じ
になる異方性エッチングが施される。この異方性エッチ
ングは窒化シリコン膜103を完全に除去しきらないよ
うに行なわれて、それぞれ窒化シリコン膜103b,酸
化シリコン膜111bbが残置する。窒化シリコン膜1
03bの上面と酸化シリコン膜111bbの上面とは概
ね一致し、窒化シリコン膜103bの膜厚は例えば10
nm程度である〔図2(c)〕。
コン膜と窒化シリコン膜とのエッチング速度が概略同じ
になる異方性エッチングが施される。この異方性エッチ
ングは窒化シリコン膜103を完全に除去しきらないよ
うに行なわれて、それぞれ窒化シリコン膜103b,酸
化シリコン膜111bbが残置する。窒化シリコン膜1
03bの上面と酸化シリコン膜111bbの上面とは概
ね一致し、窒化シリコン膜103bの膜厚は例えば10
nm程度である〔図2(c)〕。
【0046】次に、窒化シリコン膜103bが熱燐酸に
よるウェット・エッチングにより選択的に除去されて、
パッド酸化膜102の表面が露出する〔図2(d)〕。
よるウェット・エッチングにより選択的に除去されて、
パッド酸化膜102の表面が露出する〔図2(d)〕。
【0047】続いて、シリコン基板101の表面が露出
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜102が除去される。このとき、熱酸化膜
107,酸化シリコン膜111bbも一部除去されて、
それぞれ熱酸化膜107b,酸化シリコン膜111bc
になる。このエッチングでは、酸化シリコン膜111b
cの上面とシリコン基板101の表面との段差を±5n
m以内に留めることは困難ではない。熱酸化膜107b
の上端は酸化シリコン膜111bcの上面より概ね10
nm程度低くなっている。これにより、熱酸化膜107
bを介して酸化シリコン膜111bcにより溝105が
充填されてなる本第2の実施例によるSTIが完成する
〔図2(e)〕。
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜102が除去される。このとき、熱酸化膜
107,酸化シリコン膜111bbも一部除去されて、
それぞれ熱酸化膜107b,酸化シリコン膜111bc
になる。このエッチングでは、酸化シリコン膜111b
cの上面とシリコン基板101の表面との段差を±5n
m以内に留めることは困難ではない。熱酸化膜107b
の上端は酸化シリコン膜111bcの上面より概ね10
nm程度低くなっている。これにより、熱酸化膜107
bを介して酸化シリコン膜111bcにより溝105が
充填されてなる本第2の実施例によるSTIが完成する
〔図2(e)〕。
【0048】本第2の実施例は、上記第1の実施例の有
した効果を有している。本第2の実施例では、窒化シリ
コン膜,酸化シリコン膜を概ね同じエッチング速度でエ
ッチングスする異方性エッチングにおいて、窒化シリコ
ン膜103の除去しきらずに残置するため、パッド酸化
膜102はこの異方性エッチングに曝されることが回避
される。このため、パッド酸化膜102の除去するまで
の一連のエッチング工程の制御性は、上記第1の実施例
より本第2の実施例の方が優れている。
した効果を有している。本第2の実施例では、窒化シリ
コン膜,酸化シリコン膜を概ね同じエッチング速度でエ
ッチングスする異方性エッチングにおいて、窒化シリコ
ン膜103の除去しきらずに残置するため、パッド酸化
膜102はこの異方性エッチングに曝されることが回避
される。このため、パッド酸化膜102の除去するまで
の一連のエッチング工程の制御性は、上記第1の実施例
より本第2の実施例の方が優れている。
【0049】なお、上記第2の実施例において採用した
各種数値は、上記記載のものに限定されるものではな
い。さらに、上記第2の実施例において、第2の酸化シ
リコン膜は、水素化シルセスキオキサンを原料とした無
機SOG膜に限定されるものではなく、上記第1の実施
例と同様に、有機SOG膜であってもさしつかえない。
同様に、上記第1の実施例における第2の酸化シリコン
膜が、水素化シルセスキオキサンを原料とした無機SO
G膜であってもよい。
各種数値は、上記記載のものに限定されるものではな
い。さらに、上記第2の実施例において、第2の酸化シ
リコン膜は、水素化シルセスキオキサンを原料とした無
機SOG膜に限定されるものではなく、上記第1の実施
例と同様に、有機SOG膜であってもさしつかえない。
同様に、上記第1の実施例における第2の酸化シリコン
膜が、水素化シルセスキオキサンを原料とした無機SO
G膜であってもよい。
【0050】素子分離領域の製造工程の断面模式図であ
る図3を参照すると、本発明の第1の実施の形態の第3
の実施例によるSTIは、以下のとおりに形成される。
る図3を参照すると、本発明の第1の実施の形態の第3
の実施例によるSTIは、以下のとおりに形成される。
【0051】まず、上記第1,第2の実施例と同様に、
パッド酸化膜102がシリコン基板101の表面に熱酸
化により形成され、窒化シリコン膜103がCVDによ
りパッド酸化膜102の表面上に形成される。素子分離
領域の形成予定領域上の窒化シリコン膜103およびパ
ッド酸化膜102が、それぞれ異方性エッチングにより
順次パターニングされる。窒化シリコン膜103をマス
クにした異方性エッチングにより、溝105が形成され
る。溝105の表面には熱酸化膜107が形成される。
例えば600nm程度の膜厚の第1の酸化シリコン膜
(図に明示せず)がバイアス・スパッタのもとでHD−
PECVDにより形成される。続いて、窒化シリコン膜
103をストッパとして、上記第1の酸化シリコン膜が
CMPされて、第1の酸化シリコン膜111bが残置さ
れる。このCMPによって、酸化シリコン膜111bの
表面にはマイクロ・スクラッチ115が発生する。
パッド酸化膜102がシリコン基板101の表面に熱酸
化により形成され、窒化シリコン膜103がCVDによ
りパッド酸化膜102の表面上に形成される。素子分離
領域の形成予定領域上の窒化シリコン膜103およびパ
ッド酸化膜102が、それぞれ異方性エッチングにより
順次パターニングされる。窒化シリコン膜103をマス
クにした異方性エッチングにより、溝105が形成され
る。溝105の表面には熱酸化膜107が形成される。
例えば600nm程度の膜厚の第1の酸化シリコン膜
(図に明示せず)がバイアス・スパッタのもとでHD−
PECVDにより形成される。続いて、窒化シリコン膜
103をストッパとして、上記第1の酸化シリコン膜が
CMPされて、第1の酸化シリコン膜111bが残置さ
れる。このCMPによって、酸化シリコン膜111bの
表面にはマイクロ・スクラッチ115が発生する。
【0052】次に、液相成長法(LPD)により第2の
酸化シリコン膜121cが形成されて、窒化シリコン膜
103を含めて酸化シリコン膜111cの表面が覆われ
る。LPDに用いる溶液は、(例えば特開平6−613
43号公報に開示されているように)例えばヘキサフル
オロ珪酸(H2 SiF6 )40wt%の水溶液1Lに対
してオルト硼酸(H3 BO3 )0.6wt%の水溶液を
10mL/H〜50mL/H添加して作成される。酸化
シリコン膜121cの膜厚は好ましくは0.1μm〜
0.4μm程度である。酸化シリコン膜121cの形成
は液中で行なわれることから、酸化シリコン膜111c
の表面に形成されたマイクロ・スクラッチ115の中に
もこの酸化シリコン膜121cが形成されることになる
〔図3(a)〕。
酸化シリコン膜121cが形成されて、窒化シリコン膜
103を含めて酸化シリコン膜111cの表面が覆われ
る。LPDに用いる溶液は、(例えば特開平6−613
43号公報に開示されているように)例えばヘキサフル
オロ珪酸(H2 SiF6 )40wt%の水溶液1Lに対
してオルト硼酸(H3 BO3 )0.6wt%の水溶液を
10mL/H〜50mL/H添加して作成される。酸化
シリコン膜121cの膜厚は好ましくは0.1μm〜
0.4μm程度である。酸化シリコン膜121cの形成
は液中で行なわれることから、酸化シリコン膜111c
の表面に形成されたマイクロ・スクラッチ115の中に
もこの酸化シリコン膜121cが形成されることになる
〔図3(a)〕。
【0053】続いて、900℃〜950℃のドライO2
雰囲気で熱処理が施されて、酸化シリコン膜121c,
酸化シリコン膜111cがそれぞれ酸化シリコン膜12
1ca,酸化シリコン膜111caになる。この熱処理
により、酸化シリコン膜121cは緻密化されるととも
に十分な脱水とR基の遊離とが行なわれる〔図3
(b)〕。この熱処理に先だって、酸化シリコン膜12
1c中の水分を予じめ除去するために、500℃〜60
0℃の窒素雰囲気によるキュアー処理を行なってもよ
い。
雰囲気で熱処理が施されて、酸化シリコン膜121c,
酸化シリコン膜111cがそれぞれ酸化シリコン膜12
1ca,酸化シリコン膜111caになる。この熱処理
により、酸化シリコン膜121cは緻密化されるととも
に十分な脱水とR基の遊離とが行なわれる〔図3
(b)〕。この熱処理に先だって、酸化シリコン膜12
1c中の水分を予じめ除去するために、500℃〜60
0℃の窒素雰囲気によるキュアー処理を行なってもよ
い。
【0054】次に、酸化シリコン膜並びに窒化シリコン
膜をエッチングし,酸化シリコン膜に対するエッチング
速度が窒化シリコン膜に対するエッチング速度より高い
エッチング・ガスを用いた異方性エッチングにより、酸
化シリコン膜121caが完全に除去されて、窒化シリ
コン膜103並びに酸化シリコン膜111caのそれぞ
れ一部が除去される。例えば、上記エッチング・レシオ
が概ね2にするならば、オクタフルオロシクロブタン
(C4 F8 )流量1.8×10-2L/min,アルゴン
流量0.4L/minのエッチング・ガスを用い、圧力
2.7Pa,上部電極の高周波電源出力2000W(2
7MHz),下部電極の高周波電源出力1200W(8
00kHz)の条件での高密度プラズマ・エッチング装
置(例えばECRエッチング装置)により、上記異方性
エッチングが施される。これにより、例えば105nm
程度の膜厚の窒化シリコン膜103cと、上面がパッド
酸化膜102の表面より例えば10nm程度高い酸化シ
リコン膜111cbとが残置される〔図3(c)〕。
膜をエッチングし,酸化シリコン膜に対するエッチング
速度が窒化シリコン膜に対するエッチング速度より高い
エッチング・ガスを用いた異方性エッチングにより、酸
化シリコン膜121caが完全に除去されて、窒化シリ
コン膜103並びに酸化シリコン膜111caのそれぞ
れ一部が除去される。例えば、上記エッチング・レシオ
が概ね2にするならば、オクタフルオロシクロブタン
(C4 F8 )流量1.8×10-2L/min,アルゴン
流量0.4L/minのエッチング・ガスを用い、圧力
2.7Pa,上部電極の高周波電源出力2000W(2
7MHz),下部電極の高周波電源出力1200W(8
00kHz)の条件での高密度プラズマ・エッチング装
置(例えばECRエッチング装置)により、上記異方性
エッチングが施される。これにより、例えば105nm
程度の膜厚の窒化シリコン膜103cと、上面がパッド
酸化膜102の表面より例えば10nm程度高い酸化シ
リコン膜111cbとが残置される〔図3(c)〕。
【0055】なお、本第3の実施例において、上記異方
性エッチングよって、第1の酸化シリコン膜111ca
の上面が概ねパッド酸化膜102の表面と一致するまで
窒化シリコン膜103をエッチングして、100nm程
度の膜厚の窒化シリコン膜を残置させておいてもよい。
性エッチングよって、第1の酸化シリコン膜111ca
の上面が概ねパッド酸化膜102の表面と一致するまで
窒化シリコン膜103をエッチングして、100nm程
度の膜厚の窒化シリコン膜を残置させておいてもよい。
【0056】次に、窒化シリコン膜103cが熱燐酸に
よるウェット・エッチングにより選択的に除去されて、
パッド酸化膜102の表面が露出する〔図3(d)〕。
よるウェット・エッチングにより選択的に除去されて、
パッド酸化膜102の表面が露出する〔図3(d)〕。
【0057】続いて、シリコン基板101の表面が露出
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜102が除去される。このとき、熱酸化膜
107,酸化シリコン膜111cbも一部除去されて、
それぞれ熱酸化膜107c,酸化シリコン膜111cc
になる。このエッチングでも、酸化シリコン膜111c
cの上面とシリコン基板101の表面との段差を±5n
m以内に留めることは困難ではない。熱酸化膜107c
の上端は酸化シリコン膜111ccの上面より概ね10
nm程度低くなっている。これにより、熱酸化膜107
cを介して酸化シリコン膜111ccにより溝105が
充填されてなる本第3の実施例によるSTIが完成する
〔図3(e)〕。
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜102が除去される。このとき、熱酸化膜
107,酸化シリコン膜111cbも一部除去されて、
それぞれ熱酸化膜107c,酸化シリコン膜111cc
になる。このエッチングでも、酸化シリコン膜111c
cの上面とシリコン基板101の表面との段差を±5n
m以内に留めることは困難ではない。熱酸化膜107c
の上端は酸化シリコン膜111ccの上面より概ね10
nm程度低くなっている。これにより、熱酸化膜107
cを介して酸化シリコン膜111ccにより溝105が
充填されてなる本第3の実施例によるSTIが完成する
〔図3(e)〕。
【0058】本第2の実施例は、上記第2の実施例の有
した効果を有している。
した効果を有している。
【0059】なお、上記第3の実施例において採用した
各種数値は、上記記載のものに限定されるものではな
い。さらに、上記第3の実施例において、第2の酸化シ
リコン膜は、LPDによるものに限定されるものではな
く、上記第1,第2の実施例と同様に、有機SOG膜,
水素化シルセスキオキサンを原料とした無機SOG膜で
あってもさしつかえない。同様に、上記第1,第2の実
施例における第2の酸化シリコン膜が、LPDにより形
成されたものでもよい。
各種数値は、上記記載のものに限定されるものではな
い。さらに、上記第3の実施例において、第2の酸化シ
リコン膜は、LPDによるものに限定されるものではな
く、上記第1,第2の実施例と同様に、有機SOG膜,
水素化シルセスキオキサンを原料とした無機SOG膜で
あってもさしつかえない。同様に、上記第1,第2の実
施例における第2の酸化シリコン膜が、LPDにより形
成されたものでもよい。
【0060】上記第1の実施の形態では、溝はHD−P
ECVDにより形成された第1の酸化シリコン膜にのみ
よって充填されている。しかしながら本発明は上記第1
の実施の形態に限定されるものではない。
ECVDにより形成された第1の酸化シリコン膜にのみ
よって充填されている。しかしながら本発明は上記第1
の実施の形態に限定されるものではない。
【0061】素子分離領域の製造工程の断面模式図であ
る図4,図5および図6を参照すると、本発明の第2の
実施の形態の一実施例によるSTIは、以下のとおりに
形成される。
る図4,図5および図6を参照すると、本発明の第2の
実施の形態の一実施例によるSTIは、以下のとおりに
形成される。
【0062】まず、例えば20nm程度の膜厚のパッド
酸化膜202が、シリコン基板201の表面に熱酸化に
より形成される。例えば200nm程度の膜厚の窒化シ
リコン膜203が、気相成長法によりパッド酸化膜20
2の表面上に形成される。素子分離領域の形成予定領域
上の窒化シリコン膜303およびパッド酸化膜302
が、それぞれ異方性エッチングにより順次パターニング
される。
酸化膜202が、シリコン基板201の表面に熱酸化に
より形成される。例えば200nm程度の膜厚の窒化シ
リコン膜203が、気相成長法によりパッド酸化膜20
2の表面上に形成される。素子分離領域の形成予定領域
上の窒化シリコン膜303およびパッド酸化膜302
が、それぞれ異方性エッチングにより順次パターニング
される。
【0063】次に、窒化シリコン膜203をマスクにし
た異方性エッチングにより、溝205が形成される。溝
205の最小幅は例えば0.25μm程度であり、溝2
05の最小間隔は例えば0.25μm程度であり、溝2
05の深さは0.3μm〜0.4μm程度である。この
異方性エッチングに用いられるエッチング・ガスは、H
Br(+O2 )あるいはCl2 (+O2 )である。
た異方性エッチングにより、溝205が形成される。溝
205の最小幅は例えば0.25μm程度であり、溝2
05の最小間隔は例えば0.25μm程度であり、溝2
05の深さは0.3μm〜0.4μm程度である。この
異方性エッチングに用いられるエッチング・ガスは、H
Br(+O2 )あるいはCl2 (+O2 )である。
【0064】次に、溝205の表面には、高々20nm
程度の膜厚の熱酸化膜207が、900℃〜950℃で
の熱酸化により形成される。熱酸化膜207の形成によ
り、溝205の上端が丸められる。続いて、例えば10
0nm程度の膜厚の第1の酸化シリコン膜212が、L
PCVDにより形成される。溝205中において、酸化
シリコン膜212には(キー・ホール・ボイドではな
く)窪みが形成されている。溝205をLPCVDのよ
る第1の酸化シリコン膜のみで充填するならば、溝20
5中に第1の酸化シリコン膜によるキー・ホール・ボイ
ドが形成されることから、酸化シリコン膜212の膜厚
は溝205の最小幅の1/2(例えば125nm)以下
であることが好ましい。
程度の膜厚の熱酸化膜207が、900℃〜950℃で
の熱酸化により形成される。熱酸化膜207の形成によ
り、溝205の上端が丸められる。続いて、例えば10
0nm程度の膜厚の第1の酸化シリコン膜212が、L
PCVDにより形成される。溝205中において、酸化
シリコン膜212には(キー・ホール・ボイドではな
く)窪みが形成されている。溝205をLPCVDのよ
る第1の酸化シリコン膜のみで充填するならば、溝20
5中に第1の酸化シリコン膜によるキー・ホール・ボイ
ドが形成されることから、酸化シリコン膜212の膜厚
は溝205の最小幅の1/2(例えば125nm)以下
であることが好ましい。
【0065】次に、第2の酸化シリコン膜221が、例
えば水素化シルセスキオキサンを原料とした無機SOG
膜のスピン・コート法により形成される。溝205中に
形成された酸化シリコン膜212の窪みを完全に充填さ
せるために、酸化シリコン膜221の膜厚は550nm
〜700nm程度あることが好ましい〔図4(a)〕。
なお、本一実施例では、第2の酸化シリコン膜が上記無
機SOG膜に限定されるものではなく、有機SOG膜、
さらには、LPDによる酸化シリコン膜でもよい。
えば水素化シルセスキオキサンを原料とした無機SOG
膜のスピン・コート法により形成される。溝205中に
形成された酸化シリコン膜212の窪みを完全に充填さ
せるために、酸化シリコン膜221の膜厚は550nm
〜700nm程度あることが好ましい〔図4(a)〕。
なお、本一実施例では、第2の酸化シリコン膜が上記無
機SOG膜に限定されるものではなく、有機SOG膜、
さらには、LPDによる酸化シリコン膜でもよい。
【0066】続いて、900℃〜950℃のドライO2
雰囲気で第1の熱処理が施されて、酸化シリコン膜22
1,酸化シリコン膜212がそれぞれ酸化シリコン膜2
21a,酸化シリコン膜212aになる。この熱処理に
より、酸化シリコン膜221は緻密化されるとともに十
分な脱水が行なわれる〔図4(b)〕。この熱処理に先
だって、酸化シリコン膜221中の水分を予じめ除去す
るために、500℃〜600℃の窒素雰囲気によるキュ
アー処理を行なってもよい。
雰囲気で第1の熱処理が施されて、酸化シリコン膜22
1,酸化シリコン膜212がそれぞれ酸化シリコン膜2
21a,酸化シリコン膜212aになる。この熱処理に
より、酸化シリコン膜221は緻密化されるとともに十
分な脱水が行なわれる〔図4(b)〕。この熱処理に先
だって、酸化シリコン膜221中の水分を予じめ除去す
るために、500℃〜600℃の窒素雰囲気によるキュ
アー処理を行なってもよい。
【0067】次に、窒化シリコン膜203をストッパと
して、酸化シリコン膜221a,212aにCMPが施
されて、酸化シリコン膜221b,212bが残置され
る。本一実施例においても、このCMPによって、酸化
シリコン膜221b(あるいは酸化シリコン膜212
b)の表面に、マイクロ・スクラッチ215が発生する
〔図4(c)〕。
して、酸化シリコン膜221a,212aにCMPが施
されて、酸化シリコン膜221b,212bが残置され
る。本一実施例においても、このCMPによって、酸化
シリコン膜221b(あるいは酸化シリコン膜212
b)の表面に、マイクロ・スクラッチ215が発生する
〔図4(c)〕。
【0068】次に、例えば水素化シルセスキオキサンを
原料とした無機SOG膜がスピン・コートされて、第3
の酸化シリコン膜222が形成される。酸化シリコン膜
222の膜厚は、好ましくは0.1μm〜0.4μm程
度である。酸化シリコン膜221bの表面および酸化シ
リコン膜212bの上端面は、この酸化シリコン膜22
2により覆われる。上記第1の実施の形態と同様に、酸
化シリコン膜222の出発原料も液状であることから、
マイクロ・スクラッチ215による空隙もこの酸化シリ
コン膜222により埋め込まれる〔図5(a)〕。な
お、本一実施例における第3の酸化シリコン膜も、本一
実施例の上記第2の酸化シリコン膜と同様に、上記無機
SOG膜に限定されるものではなく、有機SOG膜、さ
らには、LPDによる酸化シリコン膜でもよい。
原料とした無機SOG膜がスピン・コートされて、第3
の酸化シリコン膜222が形成される。酸化シリコン膜
222の膜厚は、好ましくは0.1μm〜0.4μm程
度である。酸化シリコン膜221bの表面および酸化シ
リコン膜212bの上端面は、この酸化シリコン膜22
2により覆われる。上記第1の実施の形態と同様に、酸
化シリコン膜222の出発原料も液状であることから、
マイクロ・スクラッチ215による空隙もこの酸化シリ
コン膜222により埋め込まれる〔図5(a)〕。な
お、本一実施例における第3の酸化シリコン膜も、本一
実施例の上記第2の酸化シリコン膜と同様に、上記無機
SOG膜に限定されるものではなく、有機SOG膜、さ
らには、LPDによる酸化シリコン膜でもよい。
【0069】続いて、900℃〜950℃のドライO2
雰囲気で第2の熱処理が施されて、酸化シリコン膜22
2が酸化シリコン膜222になる。この熱処理により、
酸化シリコン膜222は緻密化されるとともに十分な脱
水が行なわれる〔図5(b)〕。この第2の熱処理に先
だって、酸化シリコン膜222中の水分を予じめ除去す
るために、500℃〜600℃の窒素雰囲気によるキュ
アー処理を行なってもよい。
雰囲気で第2の熱処理が施されて、酸化シリコン膜22
2が酸化シリコン膜222になる。この熱処理により、
酸化シリコン膜222は緻密化されるとともに十分な脱
水が行なわれる〔図5(b)〕。この第2の熱処理に先
だって、酸化シリコン膜222中の水分を予じめ除去す
るために、500℃〜600℃の窒素雰囲気によるキュ
アー処理を行なってもよい。
【0070】次に、例えば上記第1の実施の形態の上記
第3の実施例と同様の異方性エッチングが施されて、酸
化シリコン膜222aが完全に除去され、例えば105
nm程度の膜厚の窒化シリコン膜203aと、上面,上
端面がパッド酸化膜202の表面より例えば10nm程
度高い酸化シリコン膜221c,212cとが残置され
る〔図5(c)〕。
第3の実施例と同様の異方性エッチングが施されて、酸
化シリコン膜222aが完全に除去され、例えば105
nm程度の膜厚の窒化シリコン膜203aと、上面,上
端面がパッド酸化膜202の表面より例えば10nm程
度高い酸化シリコン膜221c,212cとが残置され
る〔図5(c)〕。
【0071】なお、本一実施例においても、上記異方性
エッチングよって、第2の酸化シリコン膜221cの上
面(並びに第1の酸化シリコン膜212cの上端面)が
概ねパッド酸化膜202の表面と一致するまで窒化シリ
コン膜203をエッチングして、100nm程度の膜厚
の窒化シリコン膜を残置させておいてもよい。さらにな
お、この異方性エッチングを上記第1の実施の形態の上
記第1あるいは第2の実施例と同様に行なうことも可能
である。
エッチングよって、第2の酸化シリコン膜221cの上
面(並びに第1の酸化シリコン膜212cの上端面)が
概ねパッド酸化膜202の表面と一致するまで窒化シリ
コン膜203をエッチングして、100nm程度の膜厚
の窒化シリコン膜を残置させておいてもよい。さらにな
お、この異方性エッチングを上記第1の実施の形態の上
記第1あるいは第2の実施例と同様に行なうことも可能
である。
【0072】次に、窒化シリコン膜203aが熱燐酸に
よるウェット・エッチングにより選択的に除去されて、
パッド酸化膜202の表面が露出する〔図6(a)〕。
よるウェット・エッチングにより選択的に除去されて、
パッド酸化膜202の表面が露出する〔図6(a)〕。
【0073】続いて、シリコン基板201の表面が露出
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜202が除去される。このとき、熱酸化膜
207,酸化シリコン膜212c,酸化シリコン膜22
1cもそれぞれ一部除去されて、それぞれ熱酸化膜20
7a,酸化シリコン膜212d,酸化シリコン膜221
dになる。このエッチングでも、酸化シリコン膜212
d,の上端面並びに酸化シリコン膜221dの上面とシ
リコン基板101の表面との段差を±5nm以内に留め
ることは困難ではない。熱酸化膜207aの上端は酸化
シリコン膜221dの上面(および酸化シリコン膜21
2dの上端面)より概ね10nm程度低くなっている。
これにより、熱酸化膜207aを介して酸化シリコン膜
212dおよび酸化シリコン膜221dにより溝205
が充填されてなる本一実施例によるSTIが完成する
〔図6(b)〕。
するまで、バッファード弗酸(もしくは稀弗酸)により
パッド酸化膜202が除去される。このとき、熱酸化膜
207,酸化シリコン膜212c,酸化シリコン膜22
1cもそれぞれ一部除去されて、それぞれ熱酸化膜20
7a,酸化シリコン膜212d,酸化シリコン膜221
dになる。このエッチングでも、酸化シリコン膜212
d,の上端面並びに酸化シリコン膜221dの上面とシ
リコン基板101の表面との段差を±5nm以内に留め
ることは困難ではない。熱酸化膜207aの上端は酸化
シリコン膜221dの上面(および酸化シリコン膜21
2dの上端面)より概ね10nm程度低くなっている。
これにより、熱酸化膜207aを介して酸化シリコン膜
212dおよび酸化シリコン膜221dにより溝205
が充填されてなる本一実施例によるSTIが完成する
〔図6(b)〕。
【0074】本一実施例は、上記第1の実施の形態の上
記第3の実施例の有した効果を有している。さらに、酸
化シリコン膜並びに窒化シリコン膜に対する上記異方性
エッチングの前述の選択により、本一実施例は、上記第
1の実施の形態の上記第1あるいは上記第2の実施例と
同等の効果を有することが可能になる。
記第3の実施例の有した効果を有している。さらに、酸
化シリコン膜並びに窒化シリコン膜に対する上記異方性
エッチングの前述の選択により、本一実施例は、上記第
1の実施の形態の上記第1あるいは上記第2の実施例と
同等の効果を有することが可能になる。
【0075】なお、上記一実施例において採用した各種
数値は、上記記載のものに限定されるものではない。
数値は、上記記載のものに限定されるものではない。
【0076】
【発明の効果】以上説明したように本発明では、窒化シ
リコン膜をマスクにして溝を形成し、溝表面に熱酸化膜
を形成し、溝を完全な形で充填する埋め込み酸化シリコ
ン膜を形成し、窒化シリコン膜をストッパとしてこの埋
め込み酸化シリコン膜にCMPを施した後に、有機SO
G膜または水素化シルセスキオサンを原料とした無機S
OG膜のスピン・コートあるいはLPDにより被覆用の
酸化シリコン膜を形成して上記埋め込み酸化シリコン膜
の表面を覆うため、CMPの段階で埋め込み酸化シリコ
ン膜の表面に発生したマイクロ・スクラッチが実効的に
修復されることになる。
リコン膜をマスクにして溝を形成し、溝表面に熱酸化膜
を形成し、溝を完全な形で充填する埋め込み酸化シリコ
ン膜を形成し、窒化シリコン膜をストッパとしてこの埋
め込み酸化シリコン膜にCMPを施した後に、有機SO
G膜または水素化シルセスキオサンを原料とした無機S
OG膜のスピン・コートあるいはLPDにより被覆用の
酸化シリコン膜を形成して上記埋め込み酸化シリコン膜
の表面を覆うため、CMPの段階で埋め込み酸化シリコ
ン膜の表面に発生したマイクロ・スクラッチが実効的に
修復されることになる。
【0077】そのため、緻密化を兼た酸化雰囲気での熱
処理を行なってから、酸化シリコン膜並びに窒化シリコ
ン膜の共にエッチングする対する異方性エッチングの後
に、ウェット・エッチングを行なってもディボットの発
生は回避される。
処理を行なってから、酸化シリコン膜並びに窒化シリコ
ン膜の共にエッチングする対する異方性エッチングの後
に、ウェット・エッチングを行なってもディボットの発
生は回避される。
【0078】その結果、本発明によれば、マイクロ・ス
クラッチが存在してもディボットの発生の回避が容易に
なり、素子形成領域の実効的な拡大の抑制が容易にな
る。また、MOSトランジスタを含んでなる半導体装置
においては、逆狭チャネル効果の増大の抑制と、電気特
性の低下の抑制と、後工程におけるゲート電極のエッチ
ング残りの誘発の抑制とが容易になる。
クラッチが存在してもディボットの発生の回避が容易に
なり、素子形成領域の実効的な拡大の抑制が容易にな
る。また、MOSトランジスタを含んでなる半導体装置
においては、逆狭チャネル効果の増大の抑制と、電気特
性の低下の抑制と、後工程におけるゲート電極のエッチ
ング残りの誘発の抑制とが容易になる。
【図1】本発明の第1の実施の形態の第1の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図2】上記第1の実施の形態の第2の実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図3】上記第1の実施の形態の第3の実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図4】本発明の第2の実施の形態の一実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図5】上記第2の実施の形態の上記一実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図6】上記第2の実施の形態と上記一実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図7】従来の技術とその課題とを説明するための図で
あり、従来のSTIの製造工程の断面模式図である。
あり、従来のSTIの製造工程の断面模式図である。
101,201,301 シリコン基板
102,202,302 パッド酸化膜
103,103b,103c,203,203a,30
3 窒化シリコン膜 105,205,305 溝 107,107a,107b,107c,207,20
7a,307,307a 熱酸化膜 111,111a,111aa,111ab,111a
c,111b,111ba,111bb,111bc,
111c,111ca,111cb,111cc,12
1a,121aa,121b,121ba,121c,
121ca,212,212a,212b,212c,
212d,221,221a,221b,221c,2
21d,222,222a 酸化シリコン膜 115,215,315 マイクロ・スクラッチ 316,316a ディボット
3 窒化シリコン膜 105,205,305 溝 107,107a,107b,107c,207,20
7a,307,307a 熱酸化膜 111,111a,111aa,111ab,111a
c,111b,111ba,111bb,111bc,
111c,111ca,111cb,111cc,12
1a,121aa,121b,121ba,121c,
121ca,212,212a,212b,212c,
212d,221,221a,221b,221c,2
21d,222,222a 酸化シリコン膜 115,215,315 マイクロ・スクラッチ 316,316a ディボット
Claims (12)
- 【請求項1】 シリコン基板の表面に熱酸化によりパッ
ド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコン
膜を形成し、素子分離領域の形成予定領域の該窒化シリ
コン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なった高密度プラズマ励起気相成長法(HD−PEC
VD)により全面に第1の酸化シリコン膜を形成する工
程と、前記窒化シリコン膜の表面が露出するまで、前記
第1の酸化シリコン膜を化学機械研磨(CMP)する工
程と、前記窒化シリコン膜並びに第1の酸化シリコン膜
の表面を覆う第2の酸化シリコン膜をスピン・コート法
もしくは液相成長法(LPD)により形成し、該第2の
酸化シリコン膜の緻密化処理を兼て酸化雰囲気で熱処理
を行なう工程と、酸化シリコン膜並びに窒化シリコン膜
に対するエッチング速度が等しいエッチング・ガスを用
いた異方性エッチングにより、前記第2の酸化シリコン
膜を除去し、前記窒化シリコン膜並びに前記第1の酸化
シリコン膜を除去する工程と、少なくとも前記シリコン
基板の表面が露出するまで、前記パッド酸化膜,前記熱
酸化膜並びに前記第1の酸化シリコン膜をウェット・エ
ッチングにより除去する工程とを有することを特徴とす
る素子分離領域の形成方法。 - 【請求項2】 前記第2の酸化シリコン膜が、スピン・
コート法により形成され,有機SOG膜もしくは水素化
シルセスキオキサン((HSiO3/2)n)を原料と
した無機SOG膜からなる請求項1記載の素子分離領域
の形成方法。 - 【請求項3】 シリコン基板の表面に熱酸化によりパッ
ド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコン
膜を形成し、素子分離領域の形成予定領域の該窒化シリ
コン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、前記窒化シリコン膜の表面が
露出するまで、前記第1の酸化シリコン膜をCMPする
工程と、前記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、該第2の酸化シリコン
膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工程
と、酸化シリコン膜並びに窒化シリコン膜に対するエッ
チング速度が等しいエッチング・ガスを用いた異方性エ
ッチングにより、前記第2の酸化シリコン膜を除去し、
前記窒化シリコン膜並びに前記第1の酸化シリコン膜の
それぞれ一部を除去する工程と、残置した前記窒化シリ
コン膜を、ウェット・エッチングにより除去する工程
と、少なくとも前記シリコン基板の表面が露出するま
で、残置した前記第2の酸化シリコン膜と、前記パッド
酸化膜,前記熱酸化膜および前記第1の酸化シリコン膜
とを、ウェット・エッチングにより除去する工程とを有
することを特徴とする素子分離領域の形成方法。 - 【請求項4】 前記第2の酸化シリコン膜が、スピン・
コート法により形成され、有機SOG膜もしくは水素化
シルセスキオキサンを原料とした無機SOG膜からなる
請求項3記載の素子分離領域の形成方法。 - 【請求項5】 シリコン基板の表面に熱酸化によりパッ
ド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコン
膜を形成し、素子分離領域の形成予定領域の該窒化シリ
コン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、前記窒化シリコン膜の表面が
露出するまで、前記第1の酸化シリコン膜をCMPする
工程と、前記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、該第2の酸化シリコン
膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工程
と、酸化シリコン膜並びに窒化シリコン膜をエッチング
し,該酸化シリコン膜に対するエッチング速度が該窒化
シリコン膜に対するエッチング速度より高いエッチング
・ガスを用いた異方性エッチングにより、前記第2の酸
化シリコン膜を除去し、前記窒化シリコン膜並びに前記
第1の酸化シリコン膜のそれぞれ一部を除去する工程
と、残置した前記窒化シリコン膜を、ウェット・エッチ
ングにより除去する工程と、少なくとも前記シリコン基
板の表面が露出するまで、前記パッド酸化膜,前記熱酸
化膜および前記第1の酸化シリコン膜を、ウェット・エ
ッチングにより除去する工程とを有することを特徴とす
る素子分離領域の形成方法。 - 【請求項6】 前記第2の酸化シリコン膜が、スピン・
コート法により形成され、有機SOG膜もしくは水素化
シルセスキオキサンを原料とした無機SOG膜からなる
請求項5記載の素子分離領域の形成方法。 - 【請求項7】 シリコン基板の表面に熱酸化によりパッ
ド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコン
膜を形成し、素子分離領域の形成予定領域の該窒化シリ
コン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、バイアス・スパッタを
伴なったHD−PECVDにより全面に第1の酸化シリ
コン膜を形成する工程と、前記窒化シリコン膜の表面が
露出するまで、前記第1の酸化シリコン膜をCMPする
工程と、前記窒化シリコン膜並びに第1の酸化シリコン
膜の表面を覆う第2の酸化シリコン膜をスピン・コート
法もしくはLPDにより形成し、該第2の酸化シリコン
膜の緻密化処理を兼て酸化雰囲気で熱処理を行なう工程
と、酸化シリコン膜並びに窒化シリコン膜をエッチング
し,該酸化シリコン膜に対するエッチング速度が該窒化
シリコン膜に対するエッチング速度より高いエッチング
・ガスを用いた異方性エッチングにより、前記第2の酸
化シリコン膜を除去し、前記窒化シリコン膜の一部を除
去するとともに、前記第1の酸化シリコン膜の表面が前
記パッド酸化膜の表面に等しくなるまで該第1の酸化シ
リコン膜を除去する工程と、残置した前記窒化シリコン
膜を、ウェット・エッチングにより除去する工程と、少
なくとも前記シリコン基板の表面が露出するまで、前記
第2の酸化シリコン膜と、前記パッド酸化膜,前記熱酸
化膜および前記第1の酸化シリコン膜とを、ウェット・
エッチングにより除去する工程とを有することを特徴と
する素子分離領域の形成方法。 - 【請求項8】 前記第2の酸化シリコン膜が、スピン・
コート法により形成され、有機SOG膜もしくは水素化
シルセスキオキサンを原料とした無機SOG膜からなる
請求項7記載の素子分離領域の形成方法。 - 【請求項9】 シリコン基板の表面に熱酸化によりパッ
ド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコン
膜を形成し、素子分離領域の形成予定領域の該窒化シリ
コン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、減圧気相成長法(LP
CVD)により全面に該溝の最小幅の1/2より薄い膜
厚の第1の酸化シリコン膜を形成する工程と、前記第1
の酸化シリコン膜の表面を覆う第2の酸化シリコン膜を
スピン・コート法もしくはLPDにより形成し、該第2
の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第1
の熱処理を行なう工程と、前記窒化シリコン膜の表面が
露出するまで、前記第2並びに第1の酸化シリコン膜を
CMPする工程と、前記窒化シリコン膜並びに第1,第
2の酸化シリコン膜の表面を覆う第3の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、該第
3の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第
2の熱処理を行なう工程と、酸化シリコン膜並びに窒化
シリコン膜に対するエッチング速度が等しいエッチング
・ガスを用いた異方性エッチングにより、前記第3の酸
化シリコン膜を除去し、さらに、前記窒化シリコン膜が
完全に除去されるまで該窒化シリコン膜,前記第2の酸
化シリコン膜並びに前記第1の酸化シリコン膜を除去す
る工程と、少なくとも前記シリコン基板の表面が露出す
るまで、前記パッド酸化膜,前記熱酸化膜,前記第2の
酸化シリコン膜並びに前記第1の酸化シリコン膜をウェ
ット・エッチングにより除去する工程とを有することを
特徴とする素子分離領域の形成方法。 - 【請求項10】 シリコン基板の表面に熱酸化によりパ
ッド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコ
ン膜を形成し、素子分離領域の形成予定領域の該窒化シ
リコン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、減圧気相成長法(LP
CVD)により全面に該溝の最小幅の1/2より薄い膜
厚の第1の酸化シリコン膜を形成する工程と、前記第1
の酸化シリコン膜の表面を覆う第2の酸化シリコン膜を
スピン・コート法もしくはLPDにより形成し、該第2
の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第1
の熱処理を行なう工程と、前記窒化シリコン膜の表面が
露出するまで、前記第2並びに第1の酸化シリコン膜を
CMPする工程と、前記窒化シリコン膜並びに第1,第
2の酸化シリコン膜の表面を覆う第3の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、該第
3の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第
2の熱処理を行なう工程と、酸化シリコン膜並びに窒化
シリコン膜に対するエッチング速度が等しいエッチング
・ガスを用いた異方性エッチングにより、前記第3の酸
化シリコン膜を除去し、さらに、前記窒化シリコン膜の
一部が残置されるように該窒化シリコン膜,前記第2の
酸化シリコン膜並びに前記第1の酸化シリコン膜を除去
する工程と、残置した前記窒化シリコン膜を、ウェット
・エッチングにより除去する工程と、少なくとも前記シ
リコン基板の表面が露出するまで、残置した前記第3の
酸化シリコン膜と、前記パッド酸化膜,前記熱酸化膜,
前記第2の酸化シリコン膜および前記第1の酸化シリコ
ン膜とを、ウェット・エッチングにより除去する工程と
を有することを特徴とする素子分離領域の形成方法。 - 【請求項11】 シリコン基板の表面に熱酸化によりパ
ッド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコ
ン膜を形成し、素子分離領域の形成予定領域の該窒化シ
リコン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、減圧気相成長法(LP
CVD)により全面に該溝の最小幅の1/2より薄い膜
厚の第1の酸化シリコン膜を形成する工程と、前記第1
の酸化シリコン膜の表面を覆う第2の酸化シリコン膜を
スピン・コート法もしくはLPDにより形成し、該第2
の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第1
の熱処理を行なう工程と、前記窒化シリコン膜の表面が
露出するまで、前記第2並びに第1の酸化シリコン膜を
CMPする工程と、前記窒化シリコン膜並びに第1,第
2の酸化シリコン膜の表面を覆う第3の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、該第
3の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第
2の熱処理を行なう工程と、酸化シリコン膜並びに窒化
シリコン膜をエッチングし,該酸化シリコン膜に対する
エッチング速度が該窒化シリコン膜に対するエッチング
速度より高いエッチング・ガスを用いた異方性エッチン
グにより、前記第3の酸化シリコン膜を除去し、前記窒
化シリコン膜,前記第2の酸化シリコン膜並びに前記第
1の酸化シリコン膜のそれぞれ一部を除去する工程と、
残置した前記窒化シリコン膜を、ウェット・エッチング
により除去する工程と、少なくとも前記シリコン基板の
表面が露出するまで、前記パッド酸化膜,前記熱酸化
膜,前記第2の酸化シリコン膜および前記第1の酸化シ
リコン膜を、ウェット・エッチングにより除去する工程
とを有することを特徴とする素子分離領域の形成方法。 - 【請求項12】 シリコン基板の表面に熱酸化によりパ
ッド酸化膜を形成し、該パッド酸化膜を覆う窒化シリコ
ン膜を形成し、素子分離領域の形成予定領域の該窒化シ
リコン膜およびパッド酸化膜を順次異方性エッチングし
て、該窒化シリコン膜をマスクにした異方性エッチング
により該シリコン基板の表面に溝を形成し、前記溝の内
壁面に沿って熱酸化膜を形成し、減圧気相成長法(LP
CVD)により全面に該溝の最小幅の1/2より薄い膜
厚の第1の酸化シリコン膜を形成する工程と、前記第1
の酸化シリコン膜の表面を覆う第2の酸化シリコン膜を
スピン・コート法もしくはLPDにより形成し、該第2
の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第1
の熱処理を行なう工程と、前記窒化シリコン膜の表面が
露出するまで、前記第2並びに第1の酸化シリコン膜を
CMPする工程と、前記窒化シリコン膜並びに第1,第
2の酸化シリコン膜の表面を覆う第3の酸化シリコン膜
をスピン・コート法もしくはLPDにより形成し、該第
3の酸化シリコン膜の緻密化処理を兼て酸化雰囲気で第
2の熱処理を行なう工程と、酸化シリコン膜並びに窒化
シリコン膜をエッチングし,該酸化シリコン膜に対する
エッチング速度が該窒化シリコン膜に対するエッチング
速度より高いエッチング・ガスを用いた異方性エッチン
グにより、前記第3の酸化シリコン膜を除去し、前記窒
化シリコン膜の一部を除去するとともに、前記第2の酸
化シリコン膜の表面並びに前記第1の酸化シリコン膜の
上端面が前記パッド酸化膜の表面に等しくなるまで該第
2並びに第1の酸化シリコン膜を除去する工程と、残置
した前記窒化シリコン膜を、ウェット・エッチングによ
り除去する工程と、少なくとも前記シリコン基板の表面
が露出するまで、前記第3の酸化シリコン膜と、前記パ
ッド酸化膜,前記熱酸化膜,前記第2の酸化シリコン膜
および前記第1の酸化シリコン膜とを、ウェット・エッ
チングにより除去する工程とを有することを特徴とする
素子分離領域の形成方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000078773A JP3492279B2 (ja) | 2000-03-21 | 2000-03-21 | 素子分離領域の形成方法 |
TW090106346A TW479320B (en) | 2000-03-21 | 2001-03-19 | Method for forming element isolating region |
EP01250099A EP1137057A2 (en) | 2000-03-21 | 2001-03-20 | Method for forming element isolation region |
KR10-2001-0014351A KR100399255B1 (ko) | 2000-03-21 | 2001-03-20 | 소자 분리 영역 형성 방법 |
US09/812,876 US6417073B2 (en) | 2000-03-21 | 2001-03-20 | Method for forming element isolating region |
CN01109191A CN1314706A (zh) | 2000-03-21 | 2001-03-21 | 形成元件隔离区的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000078773A JP3492279B2 (ja) | 2000-03-21 | 2000-03-21 | 素子分離領域の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267411A JP2001267411A (ja) | 2001-09-28 |
JP3492279B2 true JP3492279B2 (ja) | 2004-02-03 |
Family
ID=18596138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000078773A Expired - Fee Related JP3492279B2 (ja) | 2000-03-21 | 2000-03-21 | 素子分離領域の形成方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6417073B2 (ja) |
EP (1) | EP1137057A2 (ja) |
JP (1) | JP3492279B2 (ja) |
KR (1) | KR100399255B1 (ja) |
CN (1) | CN1314706A (ja) |
TW (1) | TW479320B (ja) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN104716035A (zh) * | 2013-12-12 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 化学机械抛光的方法 |
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US9748111B2 (en) * | 2016-02-01 | 2017-08-29 | United Microelectronics Corp. | Method of fabricating semiconductor structure using planarization process and cleaning process |
FR3051973B1 (fr) | 2016-05-24 | 2018-10-19 | X-Fab France | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3109549B2 (ja) | 1992-08-04 | 2000-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
US5872043A (en) * | 1996-07-25 | 1999-02-16 | Industrial Technology Research Institute | Method of planarizing wafers with shallow trench isolation |
US5728621A (en) * | 1997-04-28 | 1998-03-17 | Chartered Semiconductor Manufacturing Pte Ltd | Method for shallow trench isolation |
JPH11135613A (ja) * | 1997-10-29 | 1999-05-21 | Hitachi Ltd | 半導体装置の製造方法 |
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JP2000294627A (ja) * | 1999-04-09 | 2000-10-20 | Seiko Epson Corp | 半導体装置の製造方法 |
-
2000
- 2000-03-21 JP JP2000078773A patent/JP3492279B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-19 TW TW090106346A patent/TW479320B/zh not_active IP Right Cessation
- 2001-03-20 KR KR10-2001-0014351A patent/KR100399255B1/ko not_active IP Right Cessation
- 2001-03-20 US US09/812,876 patent/US6417073B2/en not_active Expired - Fee Related
- 2001-03-20 EP EP01250099A patent/EP1137057A2/en not_active Withdrawn
- 2001-03-21 CN CN01109191A patent/CN1314706A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
KR100399255B1 (ko) | 2003-09-26 |
CN1314706A (zh) | 2001-09-26 |
US20010026994A1 (en) | 2001-10-04 |
KR20010092398A (ko) | 2001-10-24 |
TW479320B (en) | 2002-03-11 |
JP2001267411A (ja) | 2001-09-28 |
US6417073B2 (en) | 2002-07-09 |
EP1137057A2 (en) | 2001-09-26 |
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