JP4258159B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜を形成する工程を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図５及び図６は、従来の半導体装置の製造方法を説明する断面図である。この半導体装置の製造方法は、ＳＴＩ（shallow trench isolation）トレンチを形成する工程を有するものである。
【０００３】
まず、ＳＯＩ(silicon on insulator)基板１０４を準備する。ＳＯＩ基板１０４は、単結晶シリコンからなる支持基板１０１と、この支持基板１０１上に形成された埋め込み酸化膜（ＢＯＸ層）１０２と、この埋め込み酸化膜１０２上に形成された単結晶Ｓｉ層１０３と、から構成されている。
【０００４】
次いで、図５（ａ）に示すように、単結晶Ｓｉ層１０３の表面上に熱酸化法によりシリコン酸化膜１０５を形成する。次いで、このシリコン酸化膜１０５の上にＣＶＤ(Chemical Vapor Deposition)法によりシリコン窒化膜（ＳｉＮ膜）１０６を堆積する。このシリコン窒化膜１０６は後述するＣＭＰ(Chemical Mechanical Polishing)時の研磨ストッパーとして作用するものである。次いで、シリコン窒化膜１０６の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜１０６上にはトレンチ形成領域の上方が開口されたレジストパターンが形成される。
【０００５】
次に、このレジストパターンをマスクとしてシリコン窒化膜１０６及びシリコン酸化膜１０５を選択的にエッチングする。これにより、シリコン窒化膜１０６及びシリコン酸化膜１０５には開口部が形成され、この開口部下の単結晶Ｓｉ層１０３の表面が露出する。
【０００６】
次いで、レジストパターンを剥離する。この後、シリコン窒化膜１０６をマスクとして単結晶Ｓｉ層１０３を選択的にエッチングすることにより、単結晶Ｓｉ層１０３にはトレンチ１０３ａが形成される。次いで、トレンチ内にフッ酸処理を施す。このフッ酸処理は、効果的にラウンド酸化工程を行うための処理である。
【０００７】
次に、図５（ｂ）に示すように、トレンチ１０３ａの角部に丸みを形成するためのラウンド酸化工程を行う。即ち、トレンチ１０３ａ内に熱酸化法によりシリコン酸化膜１０７を形成する。
【０００８】
この後、図６（ｃ）に示すように、トレンチ１０３ａ内及びシリコン窒化膜１０６上にプラズマＣＶＤ法により素子分離用のシリコン酸化膜１０８を堆積する。
【０００９】
次に、図６（ｄ）に示すように、シリコン窒化膜１０６を研磨ストッパーとしてシリコン酸化膜１０８をＣＭＰ技術により研磨する。次いで、残っているシリコン窒化膜１０６を選択的に除去し、その後、シリコン酸化膜１０５を選択的にエッチング除去する。このようにしてトレンチ１０３ａ内にシリコン酸化膜が埋め込まれ、トレンチ素子分離膜１０８ａが形成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、効果的なラウンド酸化をするために、ラウンド酸化工程を行う前にトレンチ内にフッ酸処理を行っている。ＳＯＩ基板１０４の場合、単結晶Ｓｉ層１０３の下に埋め込み酸化膜１０２が存在するため、トレンチ内のフッ酸処理及びラウンド酸化により図５（ｂ）に示すように埋め込み酸化膜１０２との界面の単結晶Ｓｉ層１０３に逆テーパー形状が形成されてしまう。このように逆テーパー形状を有するトレンチ１０３ａ内にプラズマＣＶＤ法によりシリコン酸化膜１０８を埋め込むと、完全にシリコン酸化膜が埋め込まれず、ステップカバレージが悪くなり、逆テーパー形状部分の近傍にボイド１０９が発生することがある。これにより、半導体装置の信頼性が低下してしまう。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、トレンチ素子分離膜にボイドの発生を抑制した半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜を形成する半導体装置の製造方法であって、
単結晶Ｓｉ層にトレンチを形成する工程と、
このトレンチ内の底部にトレンチ深さ２０％以上５０％以下の厚さの第１酸化膜を埋め込む工程と、
トレンチ内にラウンド酸化を施す工程と、
トレンチ内に第２酸化膜を埋め込むことにより、トレンチ素子分離膜を形成する工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、トレンチ内にラウンド酸化を行う際、単結晶Ｓｉ層とその下の埋め込み酸化膜との界面はすでに第１酸化膜で埋め込まれている。このため、トレンチ内にラウンド酸化を行っても、従来技術のような逆テーパー形状が形成されるのを抑制できる。従って、トレンチ内に第２酸化膜を埋め込むと、トレンチ内に完全に酸化膜が埋め込まれ、その結果、従来の半導体装置のようにトレンチ内にボイドが発生することを抑制できる。
【００１４】
また、本発明に係る半導体装置の製造方法においては、上記第１酸化膜を埋め込む工程と上記ラウンド酸化を施す工程の間に、トレンチ内にフッ酸処理を施す工程をさらに含むことも可能である。
【００１５】
また、本発明に係る半導体装置の製造方法においては、上記第１酸化膜を埋め込む工程は、トレンチ内の底部にシリコン酸化膜を高密度プラズマＣＶＤ法により形成する工程であることが好ましい。
【００１６】
また、本発明に係る半導体装置の製造方法においては、上記トレンチを形成する工程は、単結晶Ｓｉ層上にシリコン窒化膜を形成し、このシリコン窒化膜のトレンチ形成領域の上方に位置する部分を開口し、シリコン窒化膜をマスクとして単結晶Ｓｉ層をエッチング加工することにより単結晶Ｓｉ層にトレンチを形成する工程であることが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜を形成する半導体装置の製造方法であって、
単結晶Ｓｉ層上にシリコン窒化膜を形成する工程と、
このシリコン窒化膜のトレンチ形成領域の上方に位置する部分を開口する工程と、
シリコン窒化膜をマスクとして単結晶Ｓｉ層をエッチング加工することにより単結晶Ｓｉ層にトレンチを形成する工程と、
このトレンチ内及びシリコン窒化膜上にトレンチ深さ２０％以上５０％以下の厚さの第１酸化膜を高密度プラズマＣＶＤ法により形成する工程
トレンチの角にラウンド酸化を施す工程と、
トレンチ内及び第１酸化膜上に第２酸化膜を形成する工程と、
シリコン窒化膜を研磨ストッパーとして第２酸化膜及び第１酸化膜をＣＭＰにより研磨することにより、トレンチ内にトレンチ素子分離膜を形成する工程と、
を具備することを特徴とする。
【００１８】
本発明に係る半導体装置は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜が形成された半導体装置であって、
単結晶Ｓｉ層に形成されたトレンチと、
このトレンチ内の底部に埋め込まれたトレンチ深さ２０％以上５０％以下の厚さの第１酸化膜と、
トレンチ内に埋め込まれ、第１酸化膜上に形成された第２酸化膜と、
を具備し、
トレンチ素子分離膜は第１酸化膜及び第２酸化膜から構成されていることを特徴とする。
【００１９】
また、本発明に係る半導体装置において、上記第１酸化膜は、トレンチ内の底部に高密度プラズマＣＶＤ法により形成したシリコン酸化膜であることが好ましい。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図４は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、ＳＴＩトレンチを形成する工程を有するものである。
【００２１】
まず、図１（ａ）に示すように、ＳＯＩ基板４を準備する。ＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された埋め込み酸化膜（ＢＯＸ層）２と、この埋め込み酸化膜２上に形成された単結晶Ｓｉ層３と、から構成されている。
【００２２】
次いで、単結晶Ｓｉ層３の表面上に熱酸化法により厚さ１０〜３０ｎｍ程度のシリコン酸化膜５を形成する。このシリコン酸化膜５は単結晶Ｓｉ層３上の応力を緩和するための膜である。次いで、このシリコン酸化膜５の上にＣＶＤ法により厚さ１００〜２００ｎｍ程度のシリコン窒化膜（ＳｉＮ膜）６を堆積する。このシリコン窒化膜６は後述するＣＭＰ時の研磨ストッパーとして作用するものである。
【００２３】
次いで、シリコン窒化膜６の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜６上にはトレンチ形成領域の上方が開口されたレジストパターン１０が形成される。
【００２４】
次いで、このレジストパターン１０をマスクとしてシリコン窒化膜６を選択的にエッチング除去した後、シリコン酸化膜５を選択的にエッチング除去する。これにより、シリコン窒化膜６及びシリコン酸化膜５には開口部６ａが形成され、この開口部下の単結晶Ｓｉ層３の表面が露出する。その後、レジストパターン１０を剥離する。
【００２５】
次に、図１（ｂ）に示すように、シリコン窒化膜６をマスクとして単結晶Ｓｉ層３を選択的にエッチングすることにより、単結晶Ｓｉ層３には深さ１６０ｎｍ程度のトレンチ３ａが形成される。この際のエッチング条件は、Ｃｌ2とＯ2を用いたＩＣＰ方式の異方性エッチングである。
【００２６】
この後、図２（ｃ）に示すように、トレンチ３ａ内及びシリコン窒化膜６上に高密度プラズマＣＶＤ法によりシリコン酸化膜１１を堆積する。このシリコン酸化膜１１の厚さは、トレンチ３ａの深さの２０％以上５０％以下が好ましく、本実施の形態では３２ｎｍ以上８０ｎｍ以下が好ましい。また、高密度プラズマＣＶＤ法とは、例えばＳｉＨ4（シラン）とＯ2（酸素）をベースとした原料ガスをプラズマ密度１０11／ｃｍ3以上のプラズマで反応させてシリコン酸化膜を堆積させるＣＶＤ法である。高密度プラズマＣＶＤ法を用いているのは、トレンチ内の底部にカバレージ良くシリコン酸化膜１１を埋め込むためであるが、高密度プラズマＣＶＤ法に限定されるものではなく、カバレージ良く埋め込むことができれば他の方法を用いることも可能である。例えば、ＴＥＯＳ(tetraethylorthosilicate)を用いた減圧ＣＶＤ法やオゾンとＴＥＯＳを用いた常圧ＣＶＤ法でも良い。
【００２７】
次に、図２（ｄ）に示すように、トレンチ３ａ内にフッ酸処理を施す。このフッ酸処理は、効果的にラウンド酸化工程を行うための処理であり、その条件は、熱酸化膜の膜厚換算で５〜５０ｎｍの量を除去する条件の処理であることが望ましい。次いで、トレンチ３ａの角部に丸みを形成するためのラウンド酸化工程を行う。即ち、トレンチ３ａ内に熱酸化法によりシリコン酸化膜７を形成する。この際の条件は、９００℃〜１２００℃、より好ましくは９５０℃〜１０５０℃の温度で酸化量が１０〜５０ｎｍであることが好ましい。また、雰囲気はドライ又はウエットのどちらでも同様な効果が得られる。また、ラウンド酸化の効果はシリコン酸化膜１１を通して単結晶Ｓｉ層３と埋め込み酸化膜２との界面に影響するので、エッチング後のダメージ等は除去される。従って、ボイド無しの埋め込みが可能となる。
【００２８】
次に、図３（ｅ）に示すように、トレンチ３ａ内及びシリコン酸化膜１１上にプラズマＣＶＤ法により素子分離用のシリコン酸化膜８を堆積する。
【００２９】
この後、図３（ｆ）に示すように、シリコン窒化膜６を研磨ストッパーとしてシリコン酸化膜８，１１をＣＭＰ技術により研磨する。これにより、トレンチ内にはトレンチ素子分離膜８ａ，１１が形成される。この際、シリコン窒化膜３は僅かに残される。また、このときのＣＭＰ研磨条件は、テーブル回転数が７５ｒｐｍ、トップリング回転数が５０ｒｐｍ、加圧が２０ｋＰａであり、研磨クロスは発泡ポリウレタン系を用い、スラリーにはシリカ系を用いることが好ましい。
【００３０】
次に、図４に示すように、シリコン窒化膜６を選択的にエッチング除去し、その後、シリコン酸化膜５を選択的にエッチング除去する。
【００３１】
上記実施の形態によれば、図２（ｄ）に示すラウンド酸化を行う際、単結晶Ｓｉ層３と埋め込み酸化膜２との界面はすでに高密度プラズマＣＶＤ法によるシリコン酸化膜１１で埋め込まれている。このため、トレンチ内にフッ酸処理を施し、トレンチ内にラウンド酸化を行っても、従来技術のような逆テーパー形状が形成されるのを抑制できる。従って、トレンチ３ａ内に素子分離用のシリコン酸化膜８を埋め込むと、トレンチ内に完全にシリコン酸化膜が埋め込まれ、その結果、従来の半導体装置のようにトレンチ内にボイドが発生することを抑制できる。これにより、半導体装置の信頼性の低下を抑制できる。
【００３２】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【００３３】
【発明の効果】
以上説明したように本発明によれば、トレンチ内にラウンド酸化を行う際、単結晶Ｓｉ層とその下の埋め込み酸化膜との界面はすでに第１酸化膜で埋め込まれている。したがって、トレンチ素子分離膜にボイドの発生を抑制した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施の形態による半導体装置の製造方法を示す断面図であり、（ｂ）は、（ａ）に示す工程の次の工程を示す断面図である。
【図２】（ｃ）は、本発明の実施の形態による半導体装置の製造方法を示すものであって図１（ｂ）に示す工程の次の工程を示す断面図であり、（ｄ）は、（ｃ）に示す工程の次の工程を示す断面図である。
【図３】（ｅ）は、本発明の実施の形態による半導体装置の製造方法を示すものであって図２（ｄ）に示す工程の次の工程を示す断面図であり、（ｆ）は、（ｅ）に示す工程の次の工程を示す断面図である。
【図４】本発明の実施の形態による半導体装置の製造方法を示すものであって図３（ｆ）に示す工程の次の工程を示す断面図である。
【図５】（ａ）は、従来の半導体装置の製造方法を示す断面図であり、（ｂ）は、（ａ）に示す工程の次の工程を示す断面図である。
【図６】（ｃ）は、従来の半導体装置の製造方法を示すものであって図５（ｂ）に示す工程の次の工程を示す断面図であり、（ｄ）は、（ｃ）に示す工程の次の工程を示す断面図である。
【符号の説明】
１，１０１…支持基板
２，１０２…埋め込み酸化膜（ＢＯＸ層）
３，１０３…単結晶Ｓｉ層
３ａ，１０３ａ…トレンチ
４，１０４…ＳＯＩ基板
５，１０５…シリコン酸化膜
６，１０６…シリコン窒化膜
６ａ…開口部
７，８，１０７，１０８…シリコン酸化膜
８ａ，１０８ａ…トレンチ素子分離膜
１０…レジストパターン
１１…シリコン酸化膜
１０９…ボイド
【発明の属する技術分野】
本発明は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜を形成する工程を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図５及び図６は、従来の半導体装置の製造方法を説明する断面図である。この半導体装置の製造方法は、ＳＴＩ（shallow trench isolation）トレンチを形成する工程を有するものである。
【０００３】
まず、ＳＯＩ(silicon on insulator)基板１０４を準備する。ＳＯＩ基板１０４は、単結晶シリコンからなる支持基板１０１と、この支持基板１０１上に形成された埋め込み酸化膜（ＢＯＸ層）１０２と、この埋め込み酸化膜１０２上に形成された単結晶Ｓｉ層１０３と、から構成されている。
【０００４】
次いで、図５（ａ）に示すように、単結晶Ｓｉ層１０３の表面上に熱酸化法によりシリコン酸化膜１０５を形成する。次いで、このシリコン酸化膜１０５の上にＣＶＤ(Chemical Vapor Deposition)法によりシリコン窒化膜（ＳｉＮ膜）１０６を堆積する。このシリコン窒化膜１０６は後述するＣＭＰ(Chemical Mechanical Polishing)時の研磨ストッパーとして作用するものである。次いで、シリコン窒化膜１０６の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜１０６上にはトレンチ形成領域の上方が開口されたレジストパターンが形成される。
【０００５】
次に、このレジストパターンをマスクとしてシリコン窒化膜１０６及びシリコン酸化膜１０５を選択的にエッチングする。これにより、シリコン窒化膜１０６及びシリコン酸化膜１０５には開口部が形成され、この開口部下の単結晶Ｓｉ層１０３の表面が露出する。
【０００６】
次いで、レジストパターンを剥離する。この後、シリコン窒化膜１０６をマスクとして単結晶Ｓｉ層１０３を選択的にエッチングすることにより、単結晶Ｓｉ層１０３にはトレンチ１０３ａが形成される。次いで、トレンチ内にフッ酸処理を施す。このフッ酸処理は、効果的にラウンド酸化工程を行うための処理である。
【０００７】
次に、図５（ｂ）に示すように、トレンチ１０３ａの角部に丸みを形成するためのラウンド酸化工程を行う。即ち、トレンチ１０３ａ内に熱酸化法によりシリコン酸化膜１０７を形成する。
【０００８】
この後、図６（ｃ）に示すように、トレンチ１０３ａ内及びシリコン窒化膜１０６上にプラズマＣＶＤ法により素子分離用のシリコン酸化膜１０８を堆積する。
【０００９】
次に、図６（ｄ）に示すように、シリコン窒化膜１０６を研磨ストッパーとしてシリコン酸化膜１０８をＣＭＰ技術により研磨する。次いで、残っているシリコン窒化膜１０６を選択的に除去し、その後、シリコン酸化膜１０５を選択的にエッチング除去する。このようにしてトレンチ１０３ａ内にシリコン酸化膜が埋め込まれ、トレンチ素子分離膜１０８ａが形成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、効果的なラウンド酸化をするために、ラウンド酸化工程を行う前にトレンチ内にフッ酸処理を行っている。ＳＯＩ基板１０４の場合、単結晶Ｓｉ層１０３の下に埋め込み酸化膜１０２が存在するため、トレンチ内のフッ酸処理及びラウンド酸化により図５（ｂ）に示すように埋め込み酸化膜１０２との界面の単結晶Ｓｉ層１０３に逆テーパー形状が形成されてしまう。このように逆テーパー形状を有するトレンチ１０３ａ内にプラズマＣＶＤ法によりシリコン酸化膜１０８を埋め込むと、完全にシリコン酸化膜が埋め込まれず、ステップカバレージが悪くなり、逆テーパー形状部分の近傍にボイド１０９が発生することがある。これにより、半導体装置の信頼性が低下してしまう。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、トレンチ素子分離膜にボイドの発生を抑制した半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜を形成する半導体装置の製造方法であって、
単結晶Ｓｉ層にトレンチを形成する工程と、
このトレンチ内の底部にトレンチ深さ２０％以上５０％以下の厚さの第１酸化膜を埋め込む工程と、
トレンチ内にラウンド酸化を施す工程と、
トレンチ内に第２酸化膜を埋め込むことにより、トレンチ素子分離膜を形成する工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、トレンチ内にラウンド酸化を行う際、単結晶Ｓｉ層とその下の埋め込み酸化膜との界面はすでに第１酸化膜で埋め込まれている。このため、トレンチ内にラウンド酸化を行っても、従来技術のような逆テーパー形状が形成されるのを抑制できる。従って、トレンチ内に第２酸化膜を埋め込むと、トレンチ内に完全に酸化膜が埋め込まれ、その結果、従来の半導体装置のようにトレンチ内にボイドが発生することを抑制できる。
【００１４】
また、本発明に係る半導体装置の製造方法においては、上記第１酸化膜を埋め込む工程と上記ラウンド酸化を施す工程の間に、トレンチ内にフッ酸処理を施す工程をさらに含むことも可能である。
【００１５】
また、本発明に係る半導体装置の製造方法においては、上記第１酸化膜を埋め込む工程は、トレンチ内の底部にシリコン酸化膜を高密度プラズマＣＶＤ法により形成する工程であることが好ましい。
【００１６】
また、本発明に係る半導体装置の製造方法においては、上記トレンチを形成する工程は、単結晶Ｓｉ層上にシリコン窒化膜を形成し、このシリコン窒化膜のトレンチ形成領域の上方に位置する部分を開口し、シリコン窒化膜をマスクとして単結晶Ｓｉ層をエッチング加工することにより単結晶Ｓｉ層にトレンチを形成する工程であることが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜を形成する半導体装置の製造方法であって、
単結晶Ｓｉ層上にシリコン窒化膜を形成する工程と、
このシリコン窒化膜のトレンチ形成領域の上方に位置する部分を開口する工程と、
シリコン窒化膜をマスクとして単結晶Ｓｉ層をエッチング加工することにより単結晶Ｓｉ層にトレンチを形成する工程と、
このトレンチ内及びシリコン窒化膜上にトレンチ深さ２０％以上５０％以下の厚さの第１酸化膜を高密度プラズマＣＶＤ法により形成する工程
トレンチの角にラウンド酸化を施す工程と、
トレンチ内及び第１酸化膜上に第２酸化膜を形成する工程と、
シリコン窒化膜を研磨ストッパーとして第２酸化膜及び第１酸化膜をＣＭＰにより研磨することにより、トレンチ内にトレンチ素子分離膜を形成する工程と、
を具備することを特徴とする。
【００１８】
本発明に係る半導体装置は、ＳＯＩ基板の単結晶Ｓｉ層にトレンチ素子分離膜が形成された半導体装置であって、
単結晶Ｓｉ層に形成されたトレンチと、
このトレンチ内の底部に埋め込まれたトレンチ深さ２０％以上５０％以下の厚さの第１酸化膜と、
トレンチ内に埋め込まれ、第１酸化膜上に形成された第２酸化膜と、
を具備し、
トレンチ素子分離膜は第１酸化膜及び第２酸化膜から構成されていることを特徴とする。
【００１９】
また、本発明に係る半導体装置において、上記第１酸化膜は、トレンチ内の底部に高密度プラズマＣＶＤ法により形成したシリコン酸化膜であることが好ましい。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図４は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、ＳＴＩトレンチを形成する工程を有するものである。
【００２１】
まず、図１（ａ）に示すように、ＳＯＩ基板４を準備する。ＳＯＩ基板４は、単結晶シリコンからなる支持基板１と、この支持基板１上に形成された埋め込み酸化膜（ＢＯＸ層）２と、この埋め込み酸化膜２上に形成された単結晶Ｓｉ層３と、から構成されている。
【００２２】
次いで、単結晶Ｓｉ層３の表面上に熱酸化法により厚さ１０〜３０ｎｍ程度のシリコン酸化膜５を形成する。このシリコン酸化膜５は単結晶Ｓｉ層３上の応力を緩和するための膜である。次いで、このシリコン酸化膜５の上にＣＶＤ法により厚さ１００〜２００ｎｍ程度のシリコン窒化膜（ＳｉＮ膜）６を堆積する。このシリコン窒化膜６は後述するＣＭＰ時の研磨ストッパーとして作用するものである。
【００２３】
次いで、シリコン窒化膜６の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜６上にはトレンチ形成領域の上方が開口されたレジストパターン１０が形成される。
【００２４】
次いで、このレジストパターン１０をマスクとしてシリコン窒化膜６を選択的にエッチング除去した後、シリコン酸化膜５を選択的にエッチング除去する。これにより、シリコン窒化膜６及びシリコン酸化膜５には開口部６ａが形成され、この開口部下の単結晶Ｓｉ層３の表面が露出する。その後、レジストパターン１０を剥離する。
【００２５】
次に、図１（ｂ）に示すように、シリコン窒化膜６をマスクとして単結晶Ｓｉ層３を選択的にエッチングすることにより、単結晶Ｓｉ層３には深さ１６０ｎｍ程度のトレンチ３ａが形成される。この際のエッチング条件は、Ｃｌ2とＯ2を用いたＩＣＰ方式の異方性エッチングである。
【００２６】
この後、図２（ｃ）に示すように、トレンチ３ａ内及びシリコン窒化膜６上に高密度プラズマＣＶＤ法によりシリコン酸化膜１１を堆積する。このシリコン酸化膜１１の厚さは、トレンチ３ａの深さの２０％以上５０％以下が好ましく、本実施の形態では３２ｎｍ以上８０ｎｍ以下が好ましい。また、高密度プラズマＣＶＤ法とは、例えばＳｉＨ4（シラン）とＯ2（酸素）をベースとした原料ガスをプラズマ密度１０11／ｃｍ3以上のプラズマで反応させてシリコン酸化膜を堆積させるＣＶＤ法である。高密度プラズマＣＶＤ法を用いているのは、トレンチ内の底部にカバレージ良くシリコン酸化膜１１を埋め込むためであるが、高密度プラズマＣＶＤ法に限定されるものではなく、カバレージ良く埋め込むことができれば他の方法を用いることも可能である。例えば、ＴＥＯＳ(tetraethylorthosilicate)を用いた減圧ＣＶＤ法やオゾンとＴＥＯＳを用いた常圧ＣＶＤ法でも良い。
【００２７】
次に、図２（ｄ）に示すように、トレンチ３ａ内にフッ酸処理を施す。このフッ酸処理は、効果的にラウンド酸化工程を行うための処理であり、その条件は、熱酸化膜の膜厚換算で５〜５０ｎｍの量を除去する条件の処理であることが望ましい。次いで、トレンチ３ａの角部に丸みを形成するためのラウンド酸化工程を行う。即ち、トレンチ３ａ内に熱酸化法によりシリコン酸化膜７を形成する。この際の条件は、９００℃〜１２００℃、より好ましくは９５０℃〜１０５０℃の温度で酸化量が１０〜５０ｎｍであることが好ましい。また、雰囲気はドライ又はウエットのどちらでも同様な効果が得られる。また、ラウンド酸化の効果はシリコン酸化膜１１を通して単結晶Ｓｉ層３と埋め込み酸化膜２との界面に影響するので、エッチング後のダメージ等は除去される。従って、ボイド無しの埋め込みが可能となる。
【００２８】
次に、図３（ｅ）に示すように、トレンチ３ａ内及びシリコン酸化膜１１上にプラズマＣＶＤ法により素子分離用のシリコン酸化膜８を堆積する。
【００２９】
この後、図３（ｆ）に示すように、シリコン窒化膜６を研磨ストッパーとしてシリコン酸化膜８，１１をＣＭＰ技術により研磨する。これにより、トレンチ内にはトレンチ素子分離膜８ａ，１１が形成される。この際、シリコン窒化膜３は僅かに残される。また、このときのＣＭＰ研磨条件は、テーブル回転数が７５ｒｐｍ、トップリング回転数が５０ｒｐｍ、加圧が２０ｋＰａであり、研磨クロスは発泡ポリウレタン系を用い、スラリーにはシリカ系を用いることが好ましい。
【００３０】
次に、図４に示すように、シリコン窒化膜６を選択的にエッチング除去し、その後、シリコン酸化膜５を選択的にエッチング除去する。
【００３１】
上記実施の形態によれば、図２（ｄ）に示すラウンド酸化を行う際、単結晶Ｓｉ層３と埋め込み酸化膜２との界面はすでに高密度プラズマＣＶＤ法によるシリコン酸化膜１１で埋め込まれている。このため、トレンチ内にフッ酸処理を施し、トレンチ内にラウンド酸化を行っても、従来技術のような逆テーパー形状が形成されるのを抑制できる。従って、トレンチ３ａ内に素子分離用のシリコン酸化膜８を埋め込むと、トレンチ内に完全にシリコン酸化膜が埋め込まれ、その結果、従来の半導体装置のようにトレンチ内にボイドが発生することを抑制できる。これにより、半導体装置の信頼性の低下を抑制できる。
【００３２】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【００３３】
【発明の効果】
以上説明したように本発明によれば、トレンチ内にラウンド酸化を行う際、単結晶Ｓｉ層とその下の埋め込み酸化膜との界面はすでに第１酸化膜で埋め込まれている。したがって、トレンチ素子分離膜にボイドの発生を抑制した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施の形態による半導体装置の製造方法を示す断面図であり、（ｂ）は、（ａ）に示す工程の次の工程を示す断面図である。
【図２】（ｃ）は、本発明の実施の形態による半導体装置の製造方法を示すものであって図１（ｂ）に示す工程の次の工程を示す断面図であり、（ｄ）は、（ｃ）に示す工程の次の工程を示す断面図である。
【図３】（ｅ）は、本発明の実施の形態による半導体装置の製造方法を示すものであって図２（ｄ）に示す工程の次の工程を示す断面図であり、（ｆ）は、（ｅ）に示す工程の次の工程を示す断面図である。
【図４】本発明の実施の形態による半導体装置の製造方法を示すものであって図３（ｆ）に示す工程の次の工程を示す断面図である。
【図５】（ａ）は、従来の半導体装置の製造方法を示す断面図であり、（ｂ）は、（ａ）に示す工程の次の工程を示す断面図である。
【図６】（ｃ）は、従来の半導体装置の製造方法を示すものであって図５（ｂ）に示す工程の次の工程を示す断面図であり、（ｄ）は、（ｃ）に示す工程の次の工程を示す断面図である。
【符号の説明】
１，１０１…支持基板
２，１０２…埋め込み酸化膜（ＢＯＸ層）
３，１０３…単結晶Ｓｉ層
３ａ，１０３ａ…トレンチ
４，１０４…ＳＯＩ基板
５，１０５…シリコン酸化膜
６，１０６…シリコン窒化膜
６ａ…開口部
７，８，１０７，１０８…シリコン酸化膜
８ａ，１０８ａ…トレンチ素子分離膜
１０…レジストパターン
１１…シリコン酸化膜
１０９…ボイド
Claims (4)
- 絶縁膜上に単結晶Ｓｉ層を備えるＳＯＩ基板の、前記単結晶Ｓｉ層に該単結晶Ｓｉ層を貫通するトレンチを形成する工程と、
前記トレンチの底部に、前記トレンチが有する深さの２０％以上５０％以下の膜厚を有する第１酸化膜を形成する工程と、
前記トレンチにフッ酸処理を施す工程と、
前記トレンチ内にラウンド酸化を施す工程と、
前記トレンチ内に第２酸化膜を埋め込む工程と、を含み、
前記フッ酸処理を施す工程後の前記トレンチの底部は、前記第１酸化膜で完全に覆われていることを特徴とする半導体装置の製造方法。 - 前記第１酸化膜を形成する工程は、前記トレンチの底部に高密度プラズマＣＶＤ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記トレンチを形成する工程は、
前記単結晶Ｓｉ層上にシリコン窒化膜を形成する工程と、
前記トレンチ形成領域の上方に位置する部分の前記シリコン窒化膜を開口する工程と、を更に含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。 - 絶縁膜上に単結晶Ｓｉ層を備えるＳＯＩ基板の、前記単結晶Ｓｉ層上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜に開口部を形成する工程と、
前記開口部を介して、前記単結晶Ｓｉ層をエッチングすることにより、前記単結晶Ｓｉ層に該単結晶Ｓｉ層を貫通するトレンチを形成する工程と、
前記トレンチの底部に、前記トレンチが有する深さの２０％以上５０％以下の膜厚を有する第１酸化膜を高密度プラズマＣＶＤ法により形成する工程と、
前記トレンチにフッ酸処理を施す工程と、
前記トレンチの角部にラウンド酸化を施す工程と、
前記トレンチ内及び前記第１酸化膜上に第２酸化膜を形成する工程と、
前記シリコン窒化膜が露出するまで、ＣＭＰにより研磨する工程と、を含み、
前記フッ酸処理を施す工程後の前記トレンチの底部は、前記第１酸化膜で完全に覆われていることを特徴とする半導体装置の製造方法。
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