KR0154798B1 - 글리치에 무관한 제어신호 발생회로 - Google Patents

Abstract

본 발명은 신호 지연에 의해 발생하는 글리치(glitch)에 영향을 받지않는 제어신호 발생회로에 관한 것이다.

카운터수단(100)은 제1클럭신호 CK1을 수신하여 상기 제1클럭신호 CK1에 동기되어 정해진 일련의 상태들을 수행하여 출력 a0~a5들을 출력한다. 디코더수단(210)은 카운터수단(100)의 출력 a0~a5를 디코드하여 출력 X1, X2를 출력하며 출력 X1, X2는 카운터수단(100)의 출력들 a0~a5가 제1클럭신호보다 지연되어 출력되므로 글리치가 발생한다. 글리치필터수단(220)은 디코더수단(210)의 출력들 X1, X2를 수신하여 제2클럭신호 CK2에 동기되어 디코더수단(210)의 출력에서 발생하는 글리치를 제거하여 긴 폭의 펄스를 출력하기 위하여 긴 폭의 펄스의 시작을 나타내는 제1펄스 및 긴 폭의 펄스의 끝을 나타내는 제2펄스를 출력한다. 래치수단(300)은 제1펄스가 하이논리값을 가질때부터 제2펄스가 하이논리값을 가질때까지 하이논리값을 갖는 긴 폭의 펄스를 출력한다.

Description

글래치에 무관한 제어신호 발생회로

제1도는 긴 폭의 펄스를 갖는 제어신호를 출력하는 종래의 제어신호 발생회로.

제2도는 제1도의 파형도.

제3도는 긴 폭의 펄스를 갖는 제어신호를 출력하는 본 발명의 제어신호 발생회로.

제4도는 제3도의 파형도.

본 발명은 제어신호 발생회로에 관한 것으로, 특히 신호 지연에 의해 발생하는 글리치(glitch)에 영향을 받지 않는 제어신호 발생회로에 관한 것이다.

제어신호를 발생하는 제어회로를 구현하기 위해서 중앙처리장치(CPU) 등을 제어하기 위해 사용되는 마이크로 프로그래밍(Micro-programming)방식, 카운터(Counter)와 프로그램가능 논리배열(Programmable Logic Array)을 이용하는 방식 및 카운터와 디코더를 사용하는 방식이 있으며 이중에서 카운터와 디코더를 사용하는 방식이 제어회로 설계시 용이하므로 많이 사용된다. 그러나 상기의 카운터와 디코더를 사용하는 방식으로 긴 폭의 펄스를 갖는 제어신호를 출력하는 제어회로를 구현할 경우에 카운터가 64진 이상의 카운터일때에는 디코더를 구현하기 위해서 컴퓨터 프로그램을 사용하여 논리 최적화(Logic Optimization)를 하여야 하며 디코더의 구성이 상당히 복잡해 진다. 따라서 상기의 긴 폭의 펄스를 갖는 제어신호를 출력하는 종래의 제어신호 발생회로는 제1도에 도시된 바와같이 카운터(10), 디코더(20) 및 래치회로(30)로 구성되어 디코더(20)는 카운터(10)의 출력들을 수신하여 상기의 긴 폭의 펄스가 시작되는 시점과 끝나는 시점을 나타내는 펄스를 출력하며 래치회로(30)는 디코더(20)의 출력을 수신하여 긴 폭의 펄스를 갖는 제어신호를 출력할 수 있다. 따라서 제1도의 종래의 제어신호 발생회로에 있어 디코더(20)의 구성은 단순하다.

상기의 제1도의 긴 폭의 펄스를 갖는 제어신호를 출력하는 종래의 제어신호 발생회로는 디코더(20)를 단순하게 구현할 수 있는 장점은 있으나 디코더(20)에 입력되는 카운터(10)의 출력신호들은 카운터(10)에 입력되는 클럭신호 CK와 동기되어 출력되지만 그 출력신호들은 각각 기생 캐패시터 또는 신호연결을 위한 메탈(Metal)이나 폴리실리콘(Polysilicon)에 의한 저항에 의해 클럭신호 CK와 동기되는 시점보다 일정 시간 지연되어 출력되므로 각 출력신호들의 지연시간의 차이에 의해 디코더(20)의 출력신호 X1 및 X2에 글리치가 발생할 수 있으며 이로인해 래치회로(30)의 출력 OUT은 원하는 신호의 폭보다 길거나 짧은 폭의 제어신호를 출력하는 문제점이 있다.

본 발명의 목적은 카운터의 각 출력신호들이 일정 시간 지연되어 출력되어 각 출력신호들의 지연시간의 차이에 의해 디코더의 출력신호들에 글리치가 발생하더라도 이 신호를 글리치필터회로에 의해 글리치를 제거하여 원하는 폭만큼의 펄스를 갖는 제어신호를 출력하는 글리치에 무관한 제어신호 발생회로를 제공하는 데 있다.

상기의 목적들을 달성하기 위하여 긴 폭의 펄스를 갖는 제어신호를 출력하는 본 발명의 제어신호 발생회로는 제1클럭신호를 수신하여 제1클럭신호에 따라 정해진 일련의 상태들을 수행하는 카운터수단, 카운터수단의 출력들을 수신하여 카운터수단의 출력들이 제1클럭신호보다 지연되어 출력함으로서 발생하는 글리치를 제거하여 상기의 긴 폭의 펄스의 시작과 끝을 나타내는 제1펄스와 제2펄스를 출력하는 펄스발생회로 및 상기의 제1펄스와 제2펄스를 수신하여 이를 래치하는 래치수단을 구비한 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 제어신호 발생회로를 상세히 설명하고자 한다.

제3도는 긴 폭의 펄스를 갖는 제어신호를 출력하는 본 발명의 제어신호 발생회로에 관한 것이다. 제3도의 제어신호 발생회로는 제1클럭신호 CK1을 수신하여 제1클럭신호 CK1에 따라 정해진 일련의 상태들을 수행하는 카운터수단(100), 카운터수단(100)의 출력들을 수신하여 카운터수단(100)의 출력들이 제1클럭신호보다 지연되어 출력함으로서 발생하는 글리치를 제거하여 긴 폭의 펄스의 시작과 끝을 나타내는 제1펄스와 제2펄스를 출력하는 펄스발생회로(200) 및 제1펄스와 제2펄스를 수신하여 이를 래치하는 래치수단(300)으로 구성되어 있다.

펄스발생회로(200)는 카운터수단(100)의 출력들을 수신하여 이를 디코드하는 디코더수단(210) 및 디코더수단(210)의 출력들을 수신하여 이에 발생하는 글리치를 제거하여 긴 폭의 펄스의 시작과 끝을 나타내는 제1펄스와 제2펄스를 출력하는 글리치필터수단(220)으로 구성되어 있다.

제3도의 본 발명의 실시예에서 카운터수단(100)은 64진 카운터회로를 사용하였고, 디코더수단(210)은 논리곱회로로 구현하였으며, 글리치필터수단(220)은 디코더수단(210)의 출력을 입력하는 입력단D와 제2클럭신호를 수신하는 클럭단CK를 가지는 다수의 플립플롭으로 구성되어 있으며, 래치수단(300)은 제1펄스에 연결된 제1입력을 가지고 있는 제1부정논리합회로(310), 제1부정논리합회로(310)의 출력에 연결된 제1입력과 제2펄스에 연결된 제2입력을 가지며 출력이 제1부정논리합회로(310)의 제2입력에 연결된 제2부정논리합회로(320)로 구성되어 있다.

래치수단(300)은 디코더수단(210)을 논리곱회로 대신에 부정논리곱회로를 사용하는 경우 제1, 2부정논리곱회로를 사용하여 구현할 수 있다. 즉 래치수단(300)은 제1펄스에 연결된 제1입력을 가지고 있는 제1부정논리곱회로 및 제1부정논리곱회로의 출력에 연결된 제1입력과 상기의 제2펄스에 연결된 제2입력을 가지며 출력이 제1부정논리곱회로의 제2입력에 연결된 제2부정논리곱회로로 구성할 수 있다.

상기의 구성에 따른 긴 폭의 펄스를 갖는 제어신호를 출력하는 본 발명의 제어신호 발생회로의 동작을 상세히 설명하고자 한다.

제3도의 본 발명의 제어신호 발생회로에 있어서 카운터수단(100)은 제1클럭신호 CK1을 수신하여 상기의 제1클럭신호 CK1에 동기되어 정해진 일련의 상태들을 수행한다. 예를들어 64진 카운터회로의 경우 카운터의 출력들은 최상위비트a5에서 최하위비트a0를 제1클럭신호 CK1의 상승부분(rising edge)에 동기되어 출력한다. 상기의 카운터출력 a0~a5들은 제1클럭신호에 동기되어 출력되지만 카운터수단(100)의 내부회로의 레이아우트(LAY OUT) 배치도에 따라 각각 기생 캐패시터 또는 신호연결을 위한 메탈(Metal)이나 폴리실리콘(Polysilicon)에 의한 저항에 의해 제1클럭신호 CK1에 동기되는 시점보다 일정 시간 지연되어 출력된다. 디코더수단(210)은 상기의 카운터수단(100)의 출력 a0~a5를 디코드한다. 즉 디코더수단(210)의 출력들 a0~a5들중 임의의 신호들을 수신하여 이들을 논리곱하여 출력 X1 및 출력 X2를 출력한다. 제4도는 제3도의 파형도를 도시한 것으로 출력 X1, X2는 카운터수단(100)의 출력들 a0~a5가 제1클럭신호보다 지연되어 출력되므로 글리치가 발생한다. 글리치필터수단(220)은 디코더수단(210)의 출력들 X1, X2를 수신하여 제2클럭신호 CK2에 동기되어, 즉 제2클럭신호 CK2의 상승부분에서 출력 Y1 및 Y2를 출력한다. 만약에 제2클럭신호 CK2를 제1클럭신호 CK1의 반전된 클럭으로 할 경우에 제4도의 파형도에 도시된 바와같이 디코더수단(210)의 출력 X1, X2에서 글리치는 제1클럭신호 CK1의 상승부분에서 일정 시간이상 지난 후에 발생하지만 제1클럭신호 CK1의 반클럭을 초과하지 않으므로 글리치필터수단(220)에 의하여 상기의 글리치는 제거되어 글리치필터수단(220)의 출력 Y1은 긴 폭의 펄스를 출력하기 위하여 긴 폭의 펄스의 시작을 나타내는 제1펄스를 출력하고, 글리치필터수단(220)의 출력 Y2는 긴 폭의 펄스의 끝을 나타내는 제2펄스를 출력한다. 래치수단(300)은 제1펄스가 하이논리값을 가질 때 제1부정논리합회로(310)는 로우논리값을 출력하므로 제2부정논리합회로(320)의 출력 OUT은 하이논리값을 출력하며 제1펄스가 로우논리값이고 제2펄스가 하이논리값을 갖기 전까지 래치수단(300)의 출력 OUT은 전 상태인 하이논리값을 갖고 제2펄스가 하이논리값일 때 제2부정논리합(320)의 출력 OUT은 로운논리값을 갖게되고 제1부정논리합회로(310)은 하이논리값을 갖게되어 래치수단(300)의 출력 OUT은 제1펄스가 하이논리값을 가질때까지 계속 로우논리값을 출력한다.

따라서 래치수단(300)의 출력 OUT은 제1펄스가 하이논리값을 가질때부터 제2펄스가 하이논리값을 가질때까지 하이논리값을 갖는 긴 폭의 펄스를 출력한다. 만약에 래치수단(320)의 출력 OUT을 제3도의 본 발명의 실시예보다 더 긴 폭의 펄스를 출력하면 상기의 카운터수단(100) 및 디코더수단(200)을 다르게 구성함으로 실행할 수 있다.

Claims (2)

1. 일정한 긴 폭을 갖는 제어신호를 출력하는 제어신호 발생회로에 있어서, 제1클럭신호를 수신하여 상기 제1클럭신호에 따라 정해진 일련의 상태들을 수행하는 카운터수단; 상기 카운터수단의 출력들을 수신하여 이를 디코드하여, 각각 제1펄스를 가지는 제1신호와 제2펄스를 가지는 제2신호를 출력하는 제1 및 제2디코더수단; 각각 상기 제1신호와 제2신호를 입력으로 하는 입력단과 상기 제1클럭신호를 반전한 제2클럭신호를 공통 수신하는 클럭단을 가지며, 상기 제1신호의 글리치와 상기 제2신호의 글리치를 제거하기 위한 제1 및 제2플립플롭과; 상기 제1 및 제2플립플롭의 출력신호를 입력으로하여, 이를 래치하는 래치 수단을 포함하는 것을 특징으로 하는 제어신호 발생회로.
2. 제1항에서, 상기 래치수단은 상기 제1플립플롭의 출력에 연결된 제1입력을 가지는 제1부정논리합회로와, 상기 제1부정논리합회로의 출력에 연결된 제1입력과 상기 제2플립플롭의 출력에 연결된 제2입력을 가지며, 출력이 상기 제1부정논리합회로의 제2입력에 연결된 제2부정논리합회로로 구성된 것을 특징으로 하는 제어신호 발생회로.