KR200222679Y1 - 입력신호의 상승에지 및 하강에지의 선택적 검출장치 - Google Patents
입력신호의 상승에지 및 하강에지의 선택적 검출장치 Download PDFInfo
- Publication number
- KR200222679Y1 KR200222679Y1 KR2020000033028U KR20000033028U KR200222679Y1 KR 200222679 Y1 KR200222679 Y1 KR 200222679Y1 KR 2020000033028 U KR2020000033028 U KR 2020000033028U KR 20000033028 U KR20000033028 U KR 20000033028U KR 200222679 Y1 KR200222679 Y1 KR 200222679Y1
- Authority
- KR
- South Korea
- Prior art keywords
- edge
- input signal
- rising edge
- unit
- falling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000630 rising effect Effects 0.000 title claims abstract description 73
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims 1
- 238000003708 edge detection Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
본 고안은 입력신호의 상승에지 및 하강에지의 선택적 검출장치를 제공하기 위한 것으로, 이러한 본 고안은 입력신호를 입력받아 래치 시키는 래치부(11)와; 입력신호와 상기 래치부(11)의 출력을 입력받아 하강에지를 생성하는 하강에지 생성부(12)와; 입력신호와 상기 래치부(11)의 출력을 입력받아 상승에지를 생성하는 상승에지 생성부(13)(14)와; 상기 하강에지 생성부(12)와 상기 상승에지 생성부(14)의 출력을 입력받아 하강에지와 상승에지를 선택하여 출력하는 선택부(15)와; 상기 래치부(11)를 리셋 시키는 리셋부(16)를 포함하여 구성함으로써, 외부 클럭신호에 따라 입력신호의 상승에지 및 하강에지에서 펄스를 발생시켜 상승에지 및 하강에지를 선택적으로 검출할 수 있게 되는 것이다.
Description
본 고안은 입력신호의 에지 검출장치에 관한 것으로, 특히 외부 클럭신호에 따라 입력신호의 상승에지 및 하강에지에서 펄스를 발생시켜 상승에지 및 하강에지를 선택적으로 검출하기에 적당하도록 한 입력신호의 상승에지 및 하강에지의 선택적 검출장치에 관한 것이다.
일반적으로 상승에지(Rising Edge)는 파형이 10%에서 90%로 상승하는 순간의 시점이고, 하강에지(Falling Edge)는 파형이 90%에서 10%로 하강하는 순간의 시점이다.
종래의 에지 검출 장치는 입력신호를 래치하는 플립플롭과 입력신호를 지연시키는 지연부와 리셋부와 상승에지와 하강에지를 선택하여 출력하는 선택부로 구성되어 있다.
도 1은 종래 입력신호의 에지 검출장치의 블록 구성도 이다.
이에 도시된 바와 같이, 입력된 신호를 지연시키는 제 1 및 제 2 지연부(1)(2)와; 상기 제 1 지연부(1)에서 지연된 신호를 입력받아 입력된 신호를 래치하는 제 1 플립플롭(3)과; 상기 제 2 지연부(2)에서 지연된 신호를 입력받아 입력된 신호를 래치하는 제 2 플립플롭(4)과; 상기 제 1 플립플롭(3)에서 래치된 신호에서 하강에지를 입력받고 상기 제 2 플립플롭(4)에서 래치된 신호에서 상승에지를 입력받아 하강에지와 상승에지 중 하나를 선택하여 출력하는 선택부(5)와; 상기 제 1 및 제 2 플립플롭(3)(4)에서 각각 하강에지와 상승에지를 검출하도록 리셋 펄스를 출력하여 상기 제 1 및 제 2 플립플롭(3)(4)을 각각 리셋 시키는 리셋부(6)로 구성된다.
도 2는 도 1에서 상승에지 선택시의 타이밍도 이다.
그래서 도 1에서와 같이 일정한 데이터가 입력되면 제 1 지연부(1)는 입력데이터를 약간 지연시킨다. 그러면 제 1 플립플롭(3)에서는 제 1 지연부(1)에서 지연된 신호를 입력받아 반전시킨 타이밍으로 입력데이터를 래치시킨다. 이때 제 1 플립플롭(3)의 출력은 입력데이터의 하강에지에서 데이터가 나오게 된다. 그리고 리셋부(6)는 리셋 펄스를 발생시켜 제 1 플립플롭(3)에서 하강에지가 발생하게 한다. 따라서 제 1 플립플롭(3)에서는 하강에지를 검출할 수 있게 된다.
또한 일정한 데이터가 입력되면 제 2 지연부(2)는 입력데이터를 약간 지연시킨다. 그러면 제 2 플립플롭(4)에서는 제 2 지연부(4)에서 지연된 신호를 입력받아 반전시킨 타이밍으로 입력데이터를 래치시킨다. 이때 제 2 플립플롭(4)의 출력은 입력데이터의 상승에지에서 데이터가 나오게 된다. 그리고 리셋부(6)는 리셋 펄스를 발생시켜 제 2 플립플롭(4)에서 상승에지가 발생하게 한다. 따라서 제 2 플립플롭(4)에서는 하강에지를 검출할 수 있게 된다.
따라서 상승에지는 제 2 플립플롭(4)에 들어가는 클럭과 데이터를 반대로 넣음으로서 상승에지를 검출할 수 있게 된다.
이렇게 생성된 상승에지와 하강에지를 다중화기로 이루어진 선택부(5)에서 선택적으로 검출할 수 있게 된다.
그러나 이러한 종래의 에지 검출장치는 입력 데이터를 지연시켜서 에지를 검출하기 때문에 지연 회로의 특성이 나쁘다면 그 만큼 에지 검출 장치에 영향을 미쳐 에지 검출 특성이 불량하게 되는 문제점이 있었다.
이에 본 고안은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 고안의 목적은 외부 클럭신호에 따라 입력신호의 상승에지 및 하강에지에서 펄스를 발생시켜 상승에지 및 하강에지를 선택적으로 검출할 수 있는 입력신호의 상승에지 및 하강에지의 선택적 검출장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 고안의 일 실시예에 의한 입력신호의 상승에지 및 하강에지의 선택적 검출장치는,
입력신호를 입력받아 래치시키는 래치부와; 입력신호와 상기 래치부의 출력을 입력받아 하강에지를 생성하는 하강에지 생성부와; 입력신호와 상기 래치부의 출력을 입력받아 상승에지를 생성하는 상승에지 생성부와; 상기 하강에지 생성부와 상기 상승에지 생성부의 출력을 입력받아 하강에지와 상승에지를 선택하여 출력하는 선택부와; 상기 래치부를 리셋 시키는 리셋부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.
도 1은 종래 입력신호의 에지 검출장치의 블록 구성도 이고,
도 2는 도 1에서 상승에지 선택시의 타이밍도 이며,
도 3은 본 고안에 의한 입력신호의 상승에지 및 하강에지의 선택적 검출장치의 블록 구성도 이고,
도 4는 도 3에서 상승에지 선택시의 타이밍도 이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 래치부 12 : 하강에지 생성부
13 : 인버터 14 : 상승에지 생성부
15 : 선택부 16 : 리셋부
이하, 상기와 같은 본 고안, 입력신호의 상승에지 및 하강에지의 선택적 검출장치의 기술적 사상에 따른 일 실시예를 설명하면 다음과 같다.
도 3은 본 고안에 의한 입력신호의 상승에지 및 하강에지의 선택적 검출장치의 블록 구성도 이다.
이에 도시된 바와 같이, 입력신호를 입력받아 래치시키는 래치부(11)와; 입력신호와 상기 래치부(11)의 출력을 입력받아 하강에지를 생성하는 하강에지 생성부(12)와; 입력신호와 상기 래치부(11)의 출력을 입력받아 상승에지를 생성하는 상승에지 생성부(13)(14)와; 상기 하강에지 생성부(12)와 상기 상승에지 생성부(14)의 출력을 입력받아 하강에지와 상승에지를 선택하여 출력하는 선택부(15)와; 상기 래치부(11)를 리셋 시키는 리셋부(16)를 포함하여 구성된다.
상기에서 하강에지 생성부(12)는, 상기 입력신호와 상기 래치부(11)의 출력을 입력받아 논리합 연산하여 하강에지를 생성하는 논리합 소자로 구성한다.
상기에서 상승에지 생성부(13)(14)는, 입력신호의 위상을 반전시켜 출력하는 인버터(13)와; 상기 인버터(13)에서 위상 반전된 입력신호와 상기 래치부(11)의 출력을 입력받아 상승에지를 생성하는 상승에지 생성부(13)를 포함하여 구성된다.
상기에서 상승에지 생성부(14)는, 상기 인버터(13)에서 위상 반전된 입력신호와 상기 래치부(11)의 출력을 입력받아 논리합 연산하여 상승에지를 생성하는 논리합 소자로 구성한다.
상기에서 선택부(15)는, 상기 하강에지 생성부(12)와 상기 상승에지 생성부(14)의 출력을 입력받아 다중화하여 하강에지와 상승에지를 선택하고 출력하는 다중화기(Mux)로 구성한다.
상기에서 선택부(15)는, 상기 하강에지 생성부(12)와 상기 상승에지 생성부(14)의 출력을 입력받아 부정논리곱 연산하여 하강에지와 상승에지를 동시에 검출하여 출력하는 부정논리합 소자로 구성한다.
이와 같이 구성된 본 고안에 의한 입력신호의 상승에지 및 하강에지의 선택적 검출장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 도 4는 도 3에서 상승에지 선택시의 타이밍도 이다.
그래서 입력 데이터 보다 빠른 주기를 갖는 클럭으로 입력 데이터를 클럭의 상승에지에 맞게 래치부(11)에서 래치하여, 래치부(11)인 플립플롭의 Qn과 입력 데이터를 제 1 논리합 소자로 구성된 하강에지 생성부(13)에서 논리합 연산하여 하강에지를 검출한다. 이때 리셋부(16)는 플립플롭으로 구성된 래치부(11)를 리셋 시켜준다.
래치부(11)인 플립플롭의 Q와 인버터(13)에서 반전된 입력데이터를 논리합 연산시켜 제 2 논리합 소자로 구성된 상승에지 생성부(14)에서 상승에지를 검출한다. 이때 리셋부(16)는 리셋 펄스를 발생시켜 플립플롭(11)을 리셋 시켜준다.
그러면 선택부(15)에서는 상승에지 검출인지 아니면 하강에지 검출인지를 선택할 수 있게 된다.
이러한 선택부(15)를 다중화기로 구성할 경우, 하강에지와 상승에지를 다중화 하여 선택하고 출력할 수 있다.
또한 선택부(15)를 부정논리합 소자로 구성할 경우, 하강에지 생성부(12)와 상승에지 생성부(14)의 출력을 입력받아 부정논리곱 연산하여 하강에지와 상승에지를 동시에 검출하여 출력할 수 있다.
이처럼 본 고안은 외부 클럭신호에 따라 입력신호의 상승에지 및 하강에지에서 펄스를 발생시켜 상승에지 및 하강에지를 선택적으로 검출하게 되는 것이다.
따라서 입력 데이터를 지연시키지 않고 에지를 검출하기 때문에 지연 회로의 특성과는 무관하게 상승에지 및 하강에지를 검출할 수 있고, 지연이 거의 없이 에지 검출이 가능하게 된다.
이상에서 본 고안의 바람직한 실시예를 설명하였으나, 본 고안은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 고안은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 실용신안등록청구범위의 한계에 의해 정해지는 본 고안의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 고안에 의한 입력신호의 상승에지 및 하강에지의 선택적 검출장치는 외부 클럭신호에 따라 입력신호의 상승에지 및 하강에지에서 펄스를 발생시켜 상승에지 및 하강에지를 선택적으로 검출할 수 있는 효과가 있게 된다.
또한 본 고안은 지연 회로를 사용하지 않고 내부 클럭을 이용하여 에지를 검출하기 때문에 지연 회로의 특성을 따를 필요가 없어져 지연 회로의 특성과는 무관하게 상승에지 및 하강에지를 검출할 수 있고, 지연이 거의 없이 에지를 검출할 수 있는 효과도 있게 된다.
더불어 본 고안은 지연 수단을 사용하지 않음으로써 단순한 논리 게이트의 조합으로 에지 검출 장치를 구현할 수 있으며, 상승에지와 하강에지를 선택적으로 검출할 수 있는 효과가 있게 된다.
Claims (2)
- 입력신호를 입력받아 래치시키는 래치부(11)와;입력신호와 상기 래치부(11)의 출력을 입력받아 하강에지를 생성하는 하강에지 생성부(12)와;입력신호와 상기 래치부(11)의 출력을 입력받아 상승에지를 생성하는 상승에지 생성부(13)(14)와;상기 하강에지 생성부(12)와 상기 상승에지 생성부(14)의 출력을 입력받아 하강에지와 상승에지를 선택하여 출력하는 선택부(15)와;상기 래치부(11)를 리셋 시키는 리셋부(16)를 포함하여 구성된 것을 특징으로 하는 입력신호의 상승에지 및 하강에지의 선택적 검출장치.
- 제 1 항에 있어서, 상기 상승에지 생성부(13)(14)는,입력신호의 위상을 반전시켜 출력하는 인버터(13)와;상기 인버터(13)에서 위상 반전된 입력신호와 상기 래치부(11)의 출력을 입력받아 상승에지를 생성하는 상승에지 생성부(13)를 포함하여 구성된 것을 특징으로 하는 입력신호의 상승에지 및 하강에지의 선택적 검출장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020000033028U KR200222679Y1 (ko) | 2000-11-25 | 2000-11-25 | 입력신호의 상승에지 및 하강에지의 선택적 검출장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020000033028U KR200222679Y1 (ko) | 2000-11-25 | 2000-11-25 | 입력신호의 상승에지 및 하강에지의 선택적 검출장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR200222679Y1 true KR200222679Y1 (ko) | 2001-05-15 |
Family
ID=73092080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2020000033028U Expired - Fee Related KR200222679Y1 (ko) | 2000-11-25 | 2000-11-25 | 입력신호의 상승에지 및 하강에지의 선택적 검출장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200222679Y1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200036148A (ko) * | 2018-09-27 | 2020-04-07 | 현대오트론 주식회사 | 신호 분배 장치 및 그 동작 방법 |
-
2000
- 2000-11-25 KR KR2020000033028U patent/KR200222679Y1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200036148A (ko) * | 2018-09-27 | 2020-04-07 | 현대오트론 주식회사 | 신호 분배 장치 및 그 동작 방법 |
| KR102099465B1 (ko) | 2018-09-27 | 2020-04-10 | 현대오트론 주식회사 | 신호 분배 장치 및 그 동작 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100301056B1 (ko) | 싱크로너스 데이터 샘플링 회로 | |
| US9203415B2 (en) | Modulated clock synchronizer | |
| KR20020049387A (ko) | 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 | |
| US5744992A (en) | Digital phase shifter | |
| KR200222679Y1 (ko) | 입력신호의 상승에지 및 하강에지의 선택적 검출장치 | |
| EP3065136B1 (en) | Semiconductor storage device for scan chain having synchronous and asynchronous modes | |
| KR100366137B1 (ko) | 내부클럭신호발생방법및장치 | |
| US6172544B1 (en) | Timing signal generation circuit for semiconductor test system | |
| JP2000134070A (ja) | ノイズ除去回路 | |
| US6166574A (en) | Circuit for turning on and off a clock without a glitch | |
| KR100305027B1 (ko) | 지연장치 | |
| KR0141711B1 (ko) | 상승/하강 에지 검출장치 | |
| US6400188B1 (en) | Test mode clock multiplication | |
| EP1618660A1 (en) | Enabling method to prevent glitches in waveform | |
| KR100366793B1 (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
| JP3662411B2 (ja) | トリガ回路 | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| KR930004087B1 (ko) | 디지탈 신호 천이 검출회로 | |
| KR0146060B1 (ko) | 데이타 동기 클럭 발생 장치 | |
| KR910006325Y1 (ko) | 다이내믹 프로세서의 클럭속도 선택회로 | |
| JP2545010B2 (ja) | ゲ―ト装置 | |
| JP2599759B2 (ja) | フリップフロップテスト方式 | |
| JP3074953B2 (ja) | ピーク検出回路 | |
| KR100549931B1 (ko) | 반도체 메모리 장치의 데이터 출력회로 | |
| KR940003181A (ko) | 디지틀 신호의 엣지 검출 및 펄스 발생회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| UA0108 | Application for utility model registration |
Comment text: Application for Utility Model Registration Patent event code: UA01011R08D Patent event date: 20001125 |
|
| REGI | Registration of establishment | ||
| UR0701 | Registration of establishment |
Patent event date: 20010222 Patent event code: UR07011E01D Comment text: Registration of Establishment |
|
| UR1002 | Payment of registration fee |
Start annual number: 1 End annual number: 1 Payment date: 20001127 |
|
| UG1601 | Publication of registration | ||
| UR1001 | Payment of annual fee |
Payment date: 20011224 Start annual number: 2 End annual number: 3 |
|
| UR1001 | Payment of annual fee |
Payment date: 20031230 Start annual number: 4 End annual number: 4 |
|
| UR1001 | Payment of annual fee |
Payment date: 20041227 Start annual number: 5 End annual number: 5 |
|
| UR1001 | Payment of annual fee |
Payment date: 20060131 Start annual number: 6 End annual number: 6 |
|
| UR1001 | Payment of annual fee |
Payment date: 20070129 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20080124 Year of fee payment: 8 |
|
| UR1001 | Payment of annual fee |
Payment date: 20080124 Start annual number: 8 End annual number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| UC1903 | Unpaid annual fee |
Termination date: 20100109 Termination category: Default of registration fee |