JP3662411B2 - トリガ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路に関する。
【０００２】
【従来の技術】
たとえばディジタイザなどの測定器においては、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路を内蔵している。
【０００３】
このような従来のトリガ回路は、図３に示すように、フリップフロップ回路３１、可変抵抗器ＶＲ1 、およびキャパシタンスＣ1 を備えたモノマルチバイブレータにより実現されていた。
【０００４】
しかし、上記従来のモノマルチバイブレータからなるトリガ回路では、可変抵抗器ＶＲ1 やキャパシタンスＣ1 などの外部部品が必要であり、これらの調整作業に多くの時間を要するとともに、動作が不安定になり易いという課題があった。さらには、外部部品を接続するための外部ピンを設置しなければならず、たとえばＦＰＧＡ（field programmable gate array ）などに内蔵するには不利であるという課題もあった。
【０００５】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、外部部品を設けることなく、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成できるトリガ回路を提供することを、その課題とする。
【０００６】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００７】
本願発明の第１の側面によれば、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路であって、入力トリガパルスをラッチするラッチ回路と、複数段に縦続接続されてクロック信号に同期して動作する複数のフリップフロップ回路からなるとともにラッチ回路の出力を遅延させる遅延回路と、ラッチ回路の出力と遅延回路の出力とに基づいて、クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路とを備えており、論理回路は、ラッチ回路の出力と遅延回路の出力との排他的論理和を出力するＥＸＯＲ回路と、ラッチ回路の出力とＥＸＯＲ回路の出力との論理積を出力するＡＮＤ回路とを有することを特徴とする、トリガ回路が提供される。
【０００９】
本願発明によれば、ラッチ回路により入力トリガパルスをラッチし、遅延回路によりラッチ回路の出力を遅延させて、論理回路によりラッチ回路の出力と遅延回路の出力とに基づいて出力トリガパルスを生成するので、外部部品を設けることなく、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成できる。したがって、外部部品の調整作業をなくすことができるとともに、動作の安定化を図ることができ、さらには外部部品を接続するための外部ピンをなくすことができる。
【００１０】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１１】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１２】
図１は、本願発明に係るトリガ回路の回路ブロック図であって、このトリガ回路は、フリップフロップ回路１〜３、ＥＸＯＲ回路４、およびＡＮＤ回路５を備えている。
【００１３】
フリップフロップ回路１は、Ｄフリップフロップからなり、入力端Ｄは電源によりハイレベルに維持されている。クロック入力端には、外部から端子６を介して入力トリガパルスが入力され、リセット端ＲＳＴには、端子７を介してリセット信号♯ＲＳＴが入力される。なお、♯は反転を表す記号である。
【００１４】
フリップフロップ回路２は、Ｄフリップフロップからなり、入力端Ｄにはフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、クロック入力端には端子８を介してクロック信号ＣＬＫが入力される。
【００１５】
フリップフロップ回路３は、Ｄフリップフロップからなり、入力端Ｄにはフリップフロップ回路２の非反転出力端Ｑからの出力が入力され、クロック入力端には端子８を介してクロック信号ＣＬＫが入力される。
【００１６】
ＥＸＯＲ回路４は、一方の入力端にフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、他方の入力端にフリップフロップ回路３の非反転出力端Ｑからの出力が入力される。
【００１７】
ＡＮＤ回路５は、一方の入力端にフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、他方の入力端にＥＸＯＲ回路４の出力が入力される。ＡＮＤ回路５の出力端は端子９に接続されている。
【００１８】
すなわち、フリップフロップ回路１は、入力トリガパルスをラッチするラッチ回路を構成している。フリップフロップ回路２，３は、複数段に縦続接続されてクロック信号に同期して動作する複数のフリップフロップ回路からなり、ラッチ回路の出力を遅延させる遅延回路を構成している。ＥＸＯＲ回路４およびＡＮＤ回路５は、ラッチ回路の出力と遅延回路の出力とに基づいて、クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路を構成している。
【００１９】
図２は、図１に示すトリガ回路の動作を説明するためのタイミングチャートであって、このタイミングチャートを参照しながら上記トリガ回路の動作を説明する。
【００２０】
端子７を介してフリップフロップ回路１のリセット端ＲＳＴに入力されているリセット信号♯ＲＳＴがハイレベルのときに、端子６を介してフリップフロップ回路１のクロック入力端に入力されている入力トリガパルスがハイレベルになると、その立上がりエッジに同期して、フリップフロップ回路１の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。
【００２１】
フリップフロップ回路１の非反転出力端Ｑから出力されてフリップフロップ回路２の入力端Ｄに入力されている信号がハイレベルになると、端子８を介してフリップフロップ回路２のクロック入力端に入力されているクロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路２の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。
【００２２】
フリップフロップ回路２の非反転出力端Ｑから出力されてフリップフロップ回路３の入力端Ｄに入力されている信号がハイレベルになると、端子８を介してフリップフロップ回路３のクロック入力端に入力されているクロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路３の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。すなわち、フリップフロップ回路３の非反転出力端Ｑから出力される信号は、フリップフロップ回路２の非反転出力端Ｑから出力される信号よりもクロック信号ＣＬＫの１周期分遅れてハイレベルになる。
【００２３】
フリップフロップ回路３の非反転出力端Ｑから出力されてＥＸＯＲ回路４の他方の入力端に入力されている信号がハイレベルになると、ＥＸＯＲ回路４の出力端から出力されている信号がハイレベルからローレベルに反転する。すなわち、ＥＸＯＲ回路４の出力端から出力される信号は、フリップフロップ回路１の非反転出力端Ｑから出力される信号がハイレベルになった時点から、フリップフロップ回路３の非反転出力端Ｑから出力される信号がハイレベルになった時点までの期間、ハイレベルを維持する。
【００２４】
したがって、フリップフロップ回路１の非反転出力端Ｑから出力される信号が一方の入力端に入力され、ＥＸＯＲ回路４の出力端から出力される信号が他方の入力端に入力されているＡＮＤ回路５は、端子６を介してフリップフロップ回路１のクロック入力端に入力されている入力トリガパルスがハイレベルになった時点から、フリップフロップ回路３の非反転出力端Ｑから出力される信号がハイレベルになった時点までの期間、ハイレベルの出力トリガパルスを端子９に出力する。なお、出力トリガパルスがハイレベルになる時点は、入力トリガパルスがハイレベルになった時点よりも、フリップフロップ回路１、ＥＸＯＲ回路４、およびＡＮＤ回路５の通過ディレイ時間だけ遅延するが、この時間は極めて微小であり、実用上問題になることはない。
【００２５】
端子７を介してフリップフロップ回路１のリセット端ＲＳＴに入力されているリセット信号♯ＲＳＴがローレベルになれば、フリップフロップ回路１の非反転出力端Ｑから出力される信号がローレベルになり、クロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路２，３の非反転出力端Ｑから出力される信号も順次ローレベルになる。
【００２６】
このように、外部から端子６を介して入力される入力トリガパルスのパルス幅の大小に係わらず、クロック信号ＣＬＫの１周期分よりも大きく２周期分よりも小さいパルス幅の出力トリガパルスを端子９から出力できる。
【００２７】
ここで、クロック信号ＣＬＫの周期をＴCLK 、出力トリガパルスのパルス幅をＴW 、遅延回路を構成するフリップフロップ回路２，３の段数をＮとすると、下記数式１が成立する。本実施形態ではＮ＝２である。
【００２８】
【数１】
【００２９】
したがって、入力トリガパルスの入力タイミングに起因する出力トリガパルスのパルス幅ＴW のばらつきを小さくするには、クロック信号ＣＬＫの周期ＴCLK を十分に小さくすればよい。
【００３０】
なお、上記実施形態においては、遅延回路を構成するフリップフロップ回路２．３を２段に設けたが、遅延回路を構成するフリップフロップ回路を３段以上設けてもよく、このフリップフロップ回路の段数により出力トリガパルスのパルス幅ＴW を任意に設定可能である。
【図面の簡単な説明】
【図１】本願発明に係るトリガ回路の回路ブロック図である。
【図２】図１に示すトリガ回路の動作を説明するためのタイミングチャートである。
【図３】従来のトリガ回路の回路ブロック図である。
【符号の説明】
１ フリップフロップ回路
２ フリップフロップ回路
３ フリップフロップ回路
４ ＥＸＯＲ回路
５ ＡＮＤ回路
【発明の属する技術分野】
本願発明は、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路に関する。
【０００２】
【従来の技術】
たとえばディジタイザなどの測定器においては、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路を内蔵している。
【０００３】
このような従来のトリガ回路は、図３に示すように、フリップフロップ回路３１、可変抵抗器ＶＲ1 、およびキャパシタンスＣ1 を備えたモノマルチバイブレータにより実現されていた。
【０００４】
しかし、上記従来のモノマルチバイブレータからなるトリガ回路では、可変抵抗器ＶＲ1 やキャパシタンスＣ1 などの外部部品が必要であり、これらの調整作業に多くの時間を要するとともに、動作が不安定になり易いという課題があった。さらには、外部部品を接続するための外部ピンを設置しなければならず、たとえばＦＰＧＡ（field programmable gate array ）などに内蔵するには不利であるという課題もあった。
【０００５】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、外部部品を設けることなく、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成できるトリガ回路を提供することを、その課題とする。
【０００６】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００７】
本願発明の第１の側面によれば、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路であって、入力トリガパルスをラッチするラッチ回路と、複数段に縦続接続されてクロック信号に同期して動作する複数のフリップフロップ回路からなるとともにラッチ回路の出力を遅延させる遅延回路と、ラッチ回路の出力と遅延回路の出力とに基づいて、クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路とを備えており、論理回路は、ラッチ回路の出力と遅延回路の出力との排他的論理和を出力するＥＸＯＲ回路と、ラッチ回路の出力とＥＸＯＲ回路の出力との論理積を出力するＡＮＤ回路とを有することを特徴とする、トリガ回路が提供される。
【０００９】
本願発明によれば、ラッチ回路により入力トリガパルスをラッチし、遅延回路によりラッチ回路の出力を遅延させて、論理回路によりラッチ回路の出力と遅延回路の出力とに基づいて出力トリガパルスを生成するので、外部部品を設けることなく、クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成できる。したがって、外部部品の調整作業をなくすことができるとともに、動作の安定化を図ることができ、さらには外部部品を接続するための外部ピンをなくすことができる。
【００１０】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１１】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１２】
図１は、本願発明に係るトリガ回路の回路ブロック図であって、このトリガ回路は、フリップフロップ回路１〜３、ＥＸＯＲ回路４、およびＡＮＤ回路５を備えている。
【００１３】
フリップフロップ回路１は、Ｄフリップフロップからなり、入力端Ｄは電源によりハイレベルに維持されている。クロック入力端には、外部から端子６を介して入力トリガパルスが入力され、リセット端ＲＳＴには、端子７を介してリセット信号♯ＲＳＴが入力される。なお、♯は反転を表す記号である。
【００１４】
フリップフロップ回路２は、Ｄフリップフロップからなり、入力端Ｄにはフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、クロック入力端には端子８を介してクロック信号ＣＬＫが入力される。
【００１５】
フリップフロップ回路３は、Ｄフリップフロップからなり、入力端Ｄにはフリップフロップ回路２の非反転出力端Ｑからの出力が入力され、クロック入力端には端子８を介してクロック信号ＣＬＫが入力される。
【００１６】
ＥＸＯＲ回路４は、一方の入力端にフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、他方の入力端にフリップフロップ回路３の非反転出力端Ｑからの出力が入力される。
【００１７】
ＡＮＤ回路５は、一方の入力端にフリップフロップ回路１の非反転出力端Ｑからの出力が入力され、他方の入力端にＥＸＯＲ回路４の出力が入力される。ＡＮＤ回路５の出力端は端子９に接続されている。
【００１８】
すなわち、フリップフロップ回路１は、入力トリガパルスをラッチするラッチ回路を構成している。フリップフロップ回路２，３は、複数段に縦続接続されてクロック信号に同期して動作する複数のフリップフロップ回路からなり、ラッチ回路の出力を遅延させる遅延回路を構成している。ＥＸＯＲ回路４およびＡＮＤ回路５は、ラッチ回路の出力と遅延回路の出力とに基づいて、クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路を構成している。
【００１９】
図２は、図１に示すトリガ回路の動作を説明するためのタイミングチャートであって、このタイミングチャートを参照しながら上記トリガ回路の動作を説明する。
【００２０】
端子７を介してフリップフロップ回路１のリセット端ＲＳＴに入力されているリセット信号♯ＲＳＴがハイレベルのときに、端子６を介してフリップフロップ回路１のクロック入力端に入力されている入力トリガパルスがハイレベルになると、その立上がりエッジに同期して、フリップフロップ回路１の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。
【００２１】
フリップフロップ回路１の非反転出力端Ｑから出力されてフリップフロップ回路２の入力端Ｄに入力されている信号がハイレベルになると、端子８を介してフリップフロップ回路２のクロック入力端に入力されているクロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路２の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。
【００２２】
フリップフロップ回路２の非反転出力端Ｑから出力されてフリップフロップ回路３の入力端Ｄに入力されている信号がハイレベルになると、端子８を介してフリップフロップ回路３のクロック入力端に入力されているクロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路３の非反転出力端Ｑから出力される信号がローレベルからハイレベルに反転する。すなわち、フリップフロップ回路３の非反転出力端Ｑから出力される信号は、フリップフロップ回路２の非反転出力端Ｑから出力される信号よりもクロック信号ＣＬＫの１周期分遅れてハイレベルになる。
【００２３】
フリップフロップ回路３の非反転出力端Ｑから出力されてＥＸＯＲ回路４の他方の入力端に入力されている信号がハイレベルになると、ＥＸＯＲ回路４の出力端から出力されている信号がハイレベルからローレベルに反転する。すなわち、ＥＸＯＲ回路４の出力端から出力される信号は、フリップフロップ回路１の非反転出力端Ｑから出力される信号がハイレベルになった時点から、フリップフロップ回路３の非反転出力端Ｑから出力される信号がハイレベルになった時点までの期間、ハイレベルを維持する。
【００２４】
したがって、フリップフロップ回路１の非反転出力端Ｑから出力される信号が一方の入力端に入力され、ＥＸＯＲ回路４の出力端から出力される信号が他方の入力端に入力されているＡＮＤ回路５は、端子６を介してフリップフロップ回路１のクロック入力端に入力されている入力トリガパルスがハイレベルになった時点から、フリップフロップ回路３の非反転出力端Ｑから出力される信号がハイレベルになった時点までの期間、ハイレベルの出力トリガパルスを端子９に出力する。なお、出力トリガパルスがハイレベルになる時点は、入力トリガパルスがハイレベルになった時点よりも、フリップフロップ回路１、ＥＸＯＲ回路４、およびＡＮＤ回路５の通過ディレイ時間だけ遅延するが、この時間は極めて微小であり、実用上問題になることはない。
【００２５】
端子７を介してフリップフロップ回路１のリセット端ＲＳＴに入力されているリセット信号♯ＲＳＴがローレベルになれば、フリップフロップ回路１の非反転出力端Ｑから出力される信号がローレベルになり、クロック信号ＣＬＫの立上がりエッジに同期して、フリップフロップ回路２，３の非反転出力端Ｑから出力される信号も順次ローレベルになる。
【００２６】
このように、外部から端子６を介して入力される入力トリガパルスのパルス幅の大小に係わらず、クロック信号ＣＬＫの１周期分よりも大きく２周期分よりも小さいパルス幅の出力トリガパルスを端子９から出力できる。
【００２７】
ここで、クロック信号ＣＬＫの周期をＴCLK 、出力トリガパルスのパルス幅をＴW 、遅延回路を構成するフリップフロップ回路２，３の段数をＮとすると、下記数式１が成立する。本実施形態ではＮ＝２である。
【００２８】
【数１】
したがって、入力トリガパルスの入力タイミングに起因する出力トリガパルスのパルス幅ＴW のばらつきを小さくするには、クロック信号ＣＬＫの周期ＴCLK を十分に小さくすればよい。
【００３０】
なお、上記実施形態においては、遅延回路を構成するフリップフロップ回路２．３を２段に設けたが、遅延回路を構成するフリップフロップ回路を３段以上設けてもよく、このフリップフロップ回路の段数により出力トリガパルスのパルス幅ＴW を任意に設定可能である。
【図面の簡単な説明】
【図１】本願発明に係るトリガ回路の回路ブロック図である。
【図２】図１に示すトリガ回路の動作を説明するためのタイミングチャートである。
【図３】従来のトリガ回路の回路ブロック図である。
【符号の説明】
１ フリップフロップ回路
２ フリップフロップ回路
３ フリップフロップ回路
４ ＥＸＯＲ回路
５ ＡＮＤ回路
Claims (1)
- クロック信号と非同期でかつ任意パルス幅の入力トリガパルスに基づいて、所定パルス幅の出力トリガパルスを生成するトリガ回路であって、
前記入力トリガパルスをラッチするラッチ回路と、
複数段に縦続接続されて前記クロック信号に同期して動作する複数のフリップフロップ回路からなるとともに前記ラッチ回路の出力を遅延させる遅延回路と、
前記ラッチ回路の出力と前記遅延回路の出力とに基づいて、前記クロック信号の１周期分以上のパルス幅を有する出力トリガパルスを生成する論理回路とを備えており、
前記論理回路は、
前記ラッチ回路の出力と前記遅延回路の出力との排他的論理和を出力するＥＸＯＲ回路と、
前記ラッチ回路の出力と前記ＥＸＯＲ回路の出力との論理積を出力するＡＮＤ回路とを有することを特徴とする、トリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02960598A JP3662411B2 (ja) | 1998-02-12 | 1998-02-12 | トリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02960598A JP3662411B2 (ja) | 1998-02-12 | 1998-02-12 | トリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234094A JPH11234094A (ja) | 1999-08-27 |
| JP3662411B2 true JP3662411B2 (ja) | 2005-06-22 |
Family
ID=12280708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02960598A Expired - Fee Related JP3662411B2 (ja) | 1998-02-12 | 1998-02-12 | トリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3662411B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5100801B2 (ja) * | 2010-09-01 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | クロック制御回路 |
| CN111049504A (zh) * | 2019-11-22 | 2020-04-21 | 深圳市德赛微电子技术有限公司 | 一种脉冲产生电路 |
-
1998
- 1998-02-12 JP JP02960598A patent/JP3662411B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11234094A (ja) | 1999-08-27 |
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