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KR100301056B1 - 싱크로너스 데이터 샘플링 회로 - Google Patents

싱크로너스 데이터 샘플링 회로 Download PDF

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KR100301056B1
KR100301056B1 KR1019990023489A KR19990023489A KR100301056B1 KR 100301056 B1 KR100301056 B1 KR 100301056B1 KR 1019990023489 A KR1019990023489 A KR 1019990023489A KR 19990023489 A KR19990023489 A KR 19990023489A KR 100301056 B1 KR100301056 B1 KR 100301056B1
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KR
South Korea
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clock signal
signal
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sampling
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윤종용
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Abstract

클럭신호의 한 싸이클 동안에 4개의 데이터를 샘플링할 수 있는 싱크로너스 데이터 샘플링 회로 및 방법이 개시된다. 상기 싱크로너스 데이터 샘플링 회로에서는, 제1펄스신호 발생기가 상기 클럭신호를 받아 상기 클럭신호의 논리'로우' 구간동안에 제1펄스신호를 발생하고, 제2펄스신호 발생기가 상기 클럭신호를 받아 상기 클럭신호의 논리'하이' 구간동안에 제2펄스신호를 발생한다. 제1샘플링 수단이 상기 클럭신호의 하강에지에 응답하여 입력단을 통해 입력되는 제1데이터를 샘플링하여 출력단으로 출력하고, 제2샘플링 수단이 상기 제1펄스신호의 상승에지 또는 하강에지에 응답하여 상기 입력단을 통해 입력되는 제2데이터를 샘플링하여 상기 출력단으로 출력한다. 또한 제3샘플링 수단이 상기 클럭신호의 상승에지에 응답하여 상기 입력단을 통해 입력되는 제3데이터를 샘플링하여 상기 출력단으로 출력하고, 제4샘플링 수단이 상기 제2펄스신호의 상승에지 또는 하강에지에 응답하여 상기 입력단을 통해 입력되는 제4데이터를 샘플링하여 상기 출력단으로 출력한다. 따라서 상기 클럭신호의 한 싸이클 동안에 4개의 데이터가 샘플링되므로, 종래의 DDR(Dual Data Rate) 방식의 데이터 샘플링 스킴에 비하여 데이터 샘플링 효율이 2배로 증가된다.

Description

싱크로너스 데이터 샘플링 회로{Synchronous data sampling circuit}
본 발명은 반도체장치에 관한 것으로서, 특히 데이터 샘플링 회로에 관한 것이다.
반도체 메모리장치의 고속동작을 위해 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었다. 또한 근래에는 더 높은 동작주파수의 요구에 따라, 클럭의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램 및 램버스(Rambus) 디램이 개발되었다.
도 1은 종래의 DDR 방식의 데이터 샘플링 회로의 회로도이고, 도 2는 도 1에 도시된 DDR 방식의 데이터 샘플링 회로의 타이밍도이다.
도 1 및 도 2를 참조하면, 상기 DDR 방식의 데이터 샘플링 회로에서는 클럭(CLOCK)의 하강에지, 즉 클럭(CLOCK)의 레벨이 논리'하이'에서 논리'로우'로 천이하는 네거티브 에지에서 플립플럽(11)이 입출력 패드(DQ)를 통해 입력되는 데이터(Data1)을 샘플링하여 데이터 입출력라인(DIO)로 출력한다. 또한 클럭(CLOCK)의 상승에지, 즉 클럭(CLOCK)의 레벨이 논리'로우'에서 논리'하이'로 천이하는 포지티브 에지에서 플립플럽(13)이 입출력 패드(DQ)를 통해 입력되는 데이터(Data2)을 샘플링하여 데이터 입출력라인(DIO)로 출력한다.
따라서 상기 DDR 방식의 데이터 샘플링 스킴에서는 클럭(CLOCK)의 한 싸이클(tCYCLE) 동안에 단지 2개의 데이터만을 샘플링할 수 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 데이터 샘플링 효율을 증가시키기 위해 클럭의 한 싸이클 동안에 4개의 데이터를 샘플링할 수 있는 싱크로너스 데이터 샘플링 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 데이터 샘플링 효율을 증가시키기 위해 클럭의 한 싸이클 동안에 4개의 데이터를 샘플링할 수 있는 싱크로너스 데이터 샘플링 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 DDR 방식의 데이터 샘플링 회로의 회로도이다.
도 2는 도 1에 도시된 종래의 DDR 방식의 데이터 샘플링 회로의 동작 타이밍도이다.
도 3은 본 발명의 바람직한 제1실시예에 따른 싱크로너스 데이터 샘플링 회로의 회로도이다.
도 4는 도 3에 도시된 본 발명의 제1실시예에 따른 싱크로너스 데이터 샘플링 회로의 동작 타이밍도이다.
도 5는 본 발명의 바람직한 제2실시예에 따른 싱크로너스 데이터 샘플링 회로의 회로도이다.
도 6은 도 5에 도시된 본 발명의 제2실시예에 따른 싱크로너스 데이터 샘플링 회로의 동작 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 싱크로너스 데이터 샘플링 회로는, 제1 및 제2펄스신호 발생기, 제1 내지 제4샘플링 수단을 구비하는 것을 특징으로 한다.
상기 제1 및 제2펄스신호 발생기는 클럭신호를 받아 상기 클럭신호의 일정한 레벨 구간 동안에 펄스신호를 발생한다. 상기 제1펄스신호 발생기는 상기 클럭신호를 받아 상기 클럭신호의 논리'로우' 구간동안에 제1펄스신호를 발생하고, 상기 제2펄스신호 발생기는 상기 클럭신호를 받아 상기 클럭신호의 논리'하이' 구간동안에 제2펄스신호를 발생한다.
상기 제1 내지 제4샘플링 수단의 입력노드들은 데이터가 입력되는 입력단에 공통연결되고 상기 제1 내지 제4샘플링 수단의 출력노드들은 출력단에 공통연결된다. 상기 제1샘플링 수단은 상기 클럭신호의 하강에지에 응답하여 상기 입력단을 통해 입력되는 제1데이터를 샘플링하여 상기 출력단으로 출력하고, 상기 제2샘플링 수단은 상기 제1펄스신호의 상승에지 또는 하강에지에 응답하여 상기 입력단을 통해 입력되는 제2데이터를 샘플링하여 상기 출력단으로 출력한다. 상기 제3샘플링 수단은 상기 클럭신호의 상승에지에 응답하여 상기 입력단을 통해 입력되는 제3데이터를 샘플링하여 상기 출력단으로 출력하고, 상기 제4샘플링 수단은 상기 제2펄스신호의 상승에지 또는 하강에지에 응답하여 상기 입력단을 통해 입력되는 제4데이터를 샘플링하여 상기 출력단으로 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 싱크로너스 데이터 샘플링 방법은, 클럭신호를 받아 상기 클럭신호의 논리'로우' 구간동안에 제1펄스신호를 발생하는 단계, 상기 클럭신호를 받아 상기 클럭신호의 논리'하이' 구간동안에 제2펄스신호를 발생하는 단계, 상기 클럭신호의 하강에지에 응답하여 입력단을 통해 입력되는 제1데이터를 샘플링하여 출력단으로 출력하는 단계, 상기 제1펄스신호의 상승에지 또는 하강에지에 응답하여 상기 입력단을 통해 입력되는 제2데이터를 샘플링하여 상기 출력단으로 출력하는 단계, 상기 클럭신호의 상승에지에 응답하여 상기 입력단을 통해 입력되는 제3데이터를 샘플링하여 상기 출력단으로 출력하는 단계, 및 상기 제2펄스신호의 상승에지 또는 하강에지에 응답하여 상기 입력단을 통해 입력되는 제4데이터를 샘플링하여 상기 출력단으로 출력하는 단계를 구비하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 싱크로너스 데이터 샘플링 회로 및 방법에 의하면, 상기 클럭신호의 하강에지, 상기 클럭신호의 논리'로우' 구간동안에 발생되는 상기 제1펄스신호의 에지, 상기 클럭신호의 상승에지, 및 상기 클럭신호의 논리'하이' 구간동안에 발생되는 상기 제2펄스신호의 에지에서 각각 데이터가 샘플링된다. 즉 상기 클럭신호의 한 싸이클 동안에 4개의 데이터가 샘플링된다. 따라서 종래의 DDR 방식의 데이터 샘플링 스킴에 비하여 데이터 샘플링 효율이 2배로 증가된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 바람직한 제1실시예에 따른 싱크로너스 데이터 샘플링 회로의 회로도이고, 도 4는 도 3에 도시된 본 발명의 제1실시예에 따른 싱크로너스 데이터 샘플링 회로의 동작 타이밍도이다. 상기 데이터 샘플링 회로는 본 발명에 따른 데이터 샘플링 방법에 따라 동작된다.
먼저 도 3을 참조하면, 본 발명의 제1실시예에 따른 싱크로너스 데이터 샘플링 회로는, 제1 및 제2펄스신호 발생기(31,32), 제1 내지 제4샘플링 수단(33,34,35,36)을 구비한다.
상기 제1 및 제2펄스신호 발생기(31,32)는 클럭신호(CLOCK)를 받아 상기 클럭신호(CLOCK)의 일정한 레벨 구간 동안에 펄스신호를 발생한다. 즉 도 4의 타이밍도에 도시된 바와 같이, 상기 제1펄스신호 발생기(31)는 상기 클럭신호(CLOCK)를 받아 상기 클럭신호(CLOCK)의 논리'로우' 구간동안에 논리'하이' 의 제1펄스신호(A)를 발생하고, 상기 제2펄스신호 발생기(32)는 상기 클럭신호(CLOCK)를 받아 상기 클럭신호(CLOCK)의 논리'하이' 구간동안에 논리'로우'의제2펄스신호(B)를 발생한다. 상기 클럭신호(CLOCK)는 반도체장치의 외부에서 입력되는 시스템 클럭이거나 또는 반도체장치의 내부에서 발생되는 신호이다.
여기에서 상기 제1펄스신호 발생기(31)는 직렬연결된 짝수개의 인버터들(31a,31b)로 구성되는 지연기와, 인버터(31c)로 구성되는 반전지연기, 및 앤드게이트(31d)로 구성되어 있다. 또한 상기 제2펄스신호 발생기(32)는 직렬연결된 짝수개의 인버터들(32a,32b)로 구성되는 지연기와, 인버터(32c)로 구성되는 반전지연기, 및 오아게이트(32d)로 구성되어 있다. 상기 반전지연기들의 지연시간은 상기 지연기들의 지연시간보다 짧다.
상기 제1 및 제2펄스신호 발생기(31,32)는 다른 여러가지 논리게이트들로 구성될 수 있으며 이는 당업계에서 통상의 지식을 가진자에게 자명하다.
상기 제1 및 제4샘플링 수단(33,36)은 입력클럭의 네거티브 에지에서 트리거되는 플립플럽으로 구성되고, 상기 제2 및 제3샘플링 수단(34,35)은 입력클럭의 포지티브 에지에서 트리거되는 플립플럽으로 구성된다. 상기 제1 내지 제4샘플링 수단(33,34,35,36)의 입력노드들(D)은 데이터가 입력되는 입력단(DQ)에 공통연결되고 상기 제1 내지 제4샘플링 수단(33,34,35,36)의 출력노드들(Q)은 출력단(DIO)에 공통연결된다. 상기 제1실시예에 따른 싱크로너스 데이터 샘플링 회로가 반도체장치의 입력회로로 사용될 경우에는 상기 반도체장치의 입출력 패드가 상기 입력단(DQ)에 해당하고 상기 반도체장치 내부의 데이터버스가 상기 출력단(DIO)에 해당한다.
도 3 및 도 4를 참조하면, 상기 제1샘플링 수단(33)은 상기 클럭신호(CLOCK)의 하강에지, 즉 논리'하이'로부터 논리'로우'로 천이하는 네거티브 에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제1데이터(Data1)를 샘플링하여 상기 출력단(DIO)으로 출력한다. 상기 제2샘플링 수단(34)은 상기 제1펄스신호(A)의 상승에지, 즉 논리'로우'로부터 논리'하이'로 천이하는 포지티브 에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제2데이터(Data2)를 샘플링하여 상기 출력단(DIO)으로 출력한다. 상기 제3샘플링 수단(35)은 상기 클럭신호(CLOCK)의 상승에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제3데이터(Data3)를 샘플링하여 상기 출력단(DIO)으로 출력한다. 또한 상기 제4샘플링 수단(36)은 상기 제2펄스신호(B)의 하강에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제4데이터(Data4)를 샘플링하여 상기 출력단(DIO)으로 출력한다.
즉 상술한 본 발명의 제1실시예에 따른 싱크로너스 데이터 샘플링 회로는, 상기 클럭신호(CLOCK)의 하강에지, 상기 클럭신호(CLOCK)의 논리'로우' 구간동안에 발생되는 상기 제1펄스신호(A)의 상승에지, 상기 클럭신호(CLOCK)의 상승에지, 및 상기 클럭신호(CLOCK)의 논리'하이' 구간동안에 발생되는 상기 제2펄스신호(B)의 하강에지에서 순차적으로 각각 데이터가 샘플링된다. 결국 상기 클럭신호(CLOCK)의 한 싸이클(tCYCLE) 동안에 4개의 데이터가 샘플링된다.
도 5는 본 발명의 바람직한 제2실시예에 따른 싱크로너스 데이터 샘플링 회로의 회로도이고, 도 6은 도 5에 도시된 본 발명의 제2실시예에 따른 싱크로너스 데이터 샘플링 회로의 동작 타이밍도이다. 상기 데이터 샘플링 회로는 본 발명에 따른 데이터 샘플링 방법에 따라 동작된다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 싱크로너스 데이터 샘플링 회로는, 제1 및 제2펄스신호 발생기(51,52), 제1 내지 제4샘플링 수단(53,54,55,56)을 구비한다.
도 6의 타이밍도에 도시된 바와 같이, 상기 제1펄스신호 발생기(51)는 상기 클럭신호(CLOCK)를 받아 상기 클럭신호(CLOCK)의 논리'로우' 구간동안에 논리'로우'의 제1펄스신호(E)를 발생하고, 상기 제2펄스신호 발생기(52)는 상기 클럭신호(CLOCK)를 받아 상기 클럭신호(CLOCK)의 논리'하이' 구간동안에 논리'하이'의 제2펄스신호(F)를 발생한다. 즉 상기 제1펄스신호 발생기(51) 및 상기 제2펄스신호 발생기(52)는 도 3의 제1실시예에서의 제1펄스신호 발생기(31) 및 제2펄스신호 발생기(32)의 출력신호들과 반대의 위상을 갖는 출력신호들을 발생한다.
여기에서 상기 제1펄스신호 발생기(51)는 직렬연결된 짝수개의 인버터들(51a,51b)로 구성되는 지연기와, 인버터(51c)로 구성되는 반전지연기, 및 낸드게이트(51d)로 구성되어 있다. 또한 상기 제2펄스신호 발생기(52)는 직렬연결된 짝수개의 인버터들(52a,52b)로 구성되는 지연기와, 인버터(52c)로 구성되는 반전지연기, 및 노아게이트(52d)로 구성되어 있다. 상기 반전지연기들의 지연시간은 상기 지연기들의 지연시간보다 짧다. 상기 제1 및 제2펄스신호 발생기(51,52)는 다른 여러가지 논리게이트들로 구성될 수 있는 것은 자명하다.
상기 제1 및 제2샘플링 수단(53,54)은 입력클럭의 네거티브 에지에서 트리거되는 플립플럽으로 구성되고, 상기 제3 및 제4샘플링 수단(55,56)은 입력클럭의 포지티브 에지에서 트리거되는 플립플럽으로 구성된다. 상기 제1 내지 제4샘플링 수단(53,54,55,56)의 입력노드들(D)은 데이터가 입력되는 입력단(DQ)에 공통연결되고상기 제1 내지 제4샘플링 수단(53,54,55,56)의 출력노드들(Q)은 출력단(DIO)에 공통연결된다.
도 5 및 도 6을 참조하면, 상기 제1실시예에서와 마찬가지로 상기 제1샘플링 수단(53)은 상기 클럭신호(CLOCK)의 하강에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제1데이터(Data1)를 샘플링하여 상기 출력단(DIO)으로 출력하고, 상기 제3샘플링 수단(55)은 상기 클럭신호(CLOCK)의 상승에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제3데이터(Data3)를 샘플링하여 상기 출력단(DIO)으로 출력한다. 반면에 상기 제2샘플링 수단(54)은 상기 제1펄스신호(E)의 하강에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제2데이터(Data2)를 샘플링하여 상기 출력단(DIO)으로 출력하고, 상기 제4샘플링 수단(56)은 상기 제2펄스신호(F)의 상승에지에 응답하여 상기 입력단(DQ)을 통해 입력되는 제4데이터(Data4)를 샘플링하여 상기 출력단(DIO)으로 출력한다.
즉 상술한 본 발명의 제2실시예에 따른 싱크로너스 데이터 샘플링 회로는, 상기 클럭신호(CLOCK)의 하강에지, 상기 클럭신호(CLOCK)의 논리'로우' 구간동안에 발생되는 상기 제1펄스신호(E)의 하강에지, 상기 클럭신호(CLOCK)의 상승에지, 및 상기 클럭신호(CLOCK)의 논리'하이' 구간동안에 발생되는 상기 제2펄스신호(F)의 상승에지에서 순차적으로 각각 데이터가 샘플링된다. 결국 상기 클럭신호(CLOCK)의 한 싸이클(tCYCLE) 동안에 4개의 데이터가 샘플링된다.
한편 상기 본 발명에 따른 싱크로너스 데이터 샘플링 회로 및 방법은, 필요에 따라 상기 클럭신호(CLOCK)의 하강에지, 상기 클럭신호(CLOCK)의 상승에지, 및상기 클럭신호(CLOCK)의 논리'로우' 구간 또는 논리'하이' 구간중 어느 하나에서 각각 데이터를 샘플링하도록 구성될 수 있다. 또한 상기 본 발명에 따른 싱크로너스 데이터 샘플링 회로 및 방법은 반도체장치의 출력회로에 적용될 수도 있으며 또한 데이터 샘플링 효율을 증가시키기 위한 여러가지 응용들에 다양하게 적용될 수 있다.
본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 싱크로너스 데이터 샘플링 회로 및 방법에 의하면, 클럭신호의 한 싸이클 동안에 4개의 데이터가 샘플링되므로 종래의 DDR 방식의 데이터 샘플링 스킴에 비하여 데이터 샘플링 효율이 2배로 증가되는 장점이 있다.

Claims (19)

  1. 입력단을 통해 순차적으로 입력되는 데이터를 샘플링하여 출력단으로 출력하는 데이터 샘플링 회로에 있어서,
    클럭신호를 받아 상기 클럭신호의 논리'로우' 구간동안에 제1펄스신호를 발생하는 제1펄스신호 발생기;
    상기 클럭신호를 받아 상기 클럭신호의 논리'하이' 구간동안에 제2펄스신호를 발생하는 제2펄스신호 발생기;
    상기 클럭신호의 하강에지에 응답하여, 상기 입력단을 통해 입력되는 제1데이터를 샘플링하여 상기 출력단으로 출력하는 제1샘플링 수단;
    상기 제1펄스신호의 에지에 응답하여, 상기 입력단을 통해 입력되는 제2데이터를 샘플링하여 상기 출력단으로 출력하는 제2샘플링 수단;
    상기 클럭신호의 상승에지에 응답하여, 상기 입력단을 통해 입력되는 제3데이터를 샘플링하여 상기 출력단으로 출력하는 제3샘플링 수단; 및
    상기 제2펄스신호의 에지에 응답하여, 상기 입력단을 통해 입력되는 제4데이터를 샘플링하여 상기 출력단으로 출력하는 제4샘플링 수단을 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  2. 제1항에 있어서, 상기 제1펄스신호의 상기 에지는 상승에지인 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  3. 제1항에 있어서, 상기 제1펄스신호의 상기 에지는 하강에지인 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  4. 제1항에 있어서, 상기 제2펄스신호의 상기 에지는 상승에지인 것을 특징으로하는 싱크로너스 데이터 샘플링 회로.
  5. 제1항에 있어서, 상기 제2펄스신호의 상기 에지는 하강에지인 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  6. 제1항에 있어서, 상기 제1펄스신호 발생기는,
    상기 클럭신호를 지연시키는 지연기;
    상기 지연기의 지연시간보다 지연시간이 짧고 상기 클럭신호를 반전시키고 지연시키는 반전지연기; 및
    상기 지연기의 출력신호 및 상기 반전지연기의 출력신호를 논리곱하여 상기 제1펄스신호를 출력하는 논리곱 수단을 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  7. 제1항에 있어서, 상기 제2펄스신호 발생기는,
    상기 클럭신호를 지연시키는 지연기;
    상기 지연기의 지연시간보다 지연시간이 짧고 상기 클럭신호를 반전시키고 지연시키는 반전지연기; 및
    상기 지연기의 출력신호 및 상기 반전지연기의 출력신호를 논리합하여 상기 제2펄스신호를 출력하는 논리합 수단을 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  8. 제1항에 있어서, 상기 제1 내지 제4샘플링 수단은 플립플럽으로 구성되는 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  9. 제1항에 있어서, 상기 제1펄스신호 발생기는,
    상기 클럭신호를 지연시키는 지연기;
    상기 지연기의 지연시간보다 지연시간이 짧고 상기 클럭신호를 반전시키고 지연시키는 반전지연기; 및
    상기 지연기의 출력신호 및 상기 반전지연기의 출력신호를 논리곱하고 그 결과를 반전시켜 상기 제1펄스신호를 출력하는 반전논리곱 수단을 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  10. 제1항에 있어서, 상기 제2펄스신호 발생기는,
    상기 클럭신호를 지연시키는 지연기;
    상기 지연기의 지연시간보다 지연시간이 짧고 상기 클럭신호를 반전시키고 지연시키는 반전지연기; 및
    상기 지연기의 출력신호 및 상기 반전지연기의 출력신호를 논리합하고 그 결과를 반전시켜 상기 제2펄스신호를 출력하는 반전논리합 수단을 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 회로.
  11. 입력단을 통해 순차적으로 입력되는 데이터를 샘플링하여 출력단으로 출력하는 데이터 샘플링 방법에 있어서,
    클럭신호를 받아 상기 클럭신호의 논리'로우' 구간동안에 제1펄스신호를 발생하는 단계;
    상기 클럭신호를 받아 상기 클럭신호의 논리'하이' 구간동안에 제2펄스신호를 발생하는 단계;
    상기 클럭신호의 하강에지에 응답하여, 상기 입력단을 통해 입력되는 제1데이터를 샘플링하여 상기 출력단으로 출력하는 단계;
    상기 제1펄스신호의 에지에 응답하여, 상기 입력단을 통해 입력되는 제2데이터를 샘플링하여 상기 출력단으로 출력하는 단계;
    상기 클럭신호의 상승에지에 응답하여, 상기 입력단을 통해 입력되는 제3데이터를 샘플링하여 상기 출력단으로 출력하는 단계; 및
    상기 제2펄스신호의 에지에 응답하여, 상기 입력단을 통해 입력되는 제4데이터를 샘플링하여 상기 출력단으로 출력하는 단계를 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  12. 제11항에 있어서, 상기 제1펄스신호의 상기 에지는 상승에지인 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  13. 제11항에 있어서, 상기 제1펄스신호의 상기 에지는 하강에지인 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  14. 제11항에 있어서, 상기 제2펄스신호의 상기 에지는 상승에지인 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  15. 제11항에 있어서, 상기 제2펄스신호의 상기 에지는 하강에지인 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  16. 제11항에 있어서, 상기 제1펄스신호를 발생하는 단계는,
    상기 클럭신호를 소정의 시간 지연시키는 단계;
    상기 클럭신호를 반전시키고 그 결과를 상기 소정의 시간보다 짧은 시간만큼 지연시키는 단계; 및
    상기 클럭신호가 지연된 신호와 상기 클럭신호가 반전지연된 신호를 논리곱하여 상기 제1펄스신호를 발생하는 단계를 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  17. 제11항에 있어서, 상기 제2펄스신호를 발생하는 단계는,
    상기 클럭신호를 소정의 시간 지연시키는 단계;
    상기 클럭신호를 반전시키고 그 결과를 상기 소정의 시간보다 짧은 시간만큼 지연시키는 단계; 및
    상기 클럭신호가 지연된 신호와 상기 클럭신호가 반전지연된 신호를 논리합하여 상기 제2펄스신호를 발생하는 단계를 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  18. 제11항에 있어서, 상기 제1펄스신호를 발생하는 단계는,
    상기 클럭신호를 소정의 시간 지연시키는 단계;
    상기 클럭신호를 반전시키고 그 결과를 상기 소정의 시간보다 짧은 시간만큼 지연시키는 단계;
    상기 클럭신호가 지연된 신호와 상기 클럭신호가 반전지연된 신호를 논리곱하는 단계; 및
    상기 논리곱된 신호를 반전시켜 상기 제1펄스신호를 발생하는 단계를 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
  19. 제11항에 있어서, 상기 제2펄스신호를 발생하는 단계는,
    상기 클럭신호를 소정의 시간 지연시키는 단계;
    상기 클럭신호를 반전시키고 그 결과를 상기 소정의 시간보다 짧은 시간만큼 지연시키는 단계;
    상기 클럭신호가 지연된 신호와 상기 클럭신호가 반전지연된 신호를 논리합하는 단계; 및
    상기 논리합된 신호를 반전시켜 상기 제2펄스신호를 발생하는 단계를 구비하는 것을 특징으로 하는 싱크로너스 데이터 샘플링 방법.
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