KR0141711B1 - 상승/하강 에지 검출장치 - Google Patents

Abstract

본 발명은 에지 검출장치에 관한 것으로, 특히 외부에서 입력되는 클럭을 사용하지 않고, 또한 신호가 있을 때만 자체적으로 클럭을 발생시킴으로서 배선이 간단하여 전력소모가 적은 상승/하강 에지 검출장치에 관한 것으로, 종래에는 항상 클럭신호가 회로에 인가되어 전력소모가 클 뿐만 아니라, 외부에서 인가되는 클럭을 사용함으로써 회로내부의 배선이 복잡해지는 문제점이 있었으나, 본 발명에서는 입력신호가 인가될때만 클럭신호를 인가하게 하고, 이러한 클럭신호를 회로 내부에서 발생하게 구성하여 전력소모 측면이나 배선의 복잡성을 해결하는데 큰 효과가 있다.

Description

상승/하강 에지 검출장치

제1도는 종래의 상승/하강 에지 검출장치의 블럭도.

제2도는 제1도 각 단의 파형도.

제3도는 본 발명 상승/하강 에지 검출장치의 블럭도.

제4도는 제3도 각 단의 파형도.

* 도면의 주요부분에 대한 부호의 설명

200:래치부 210:제 1 디 플립플롭

220:제 2 디 플립플롭 230:오아 게이트

240:클럭 발생기 250:익스클루시브 오아 게이트

본 발명은 에지 검출장치에 관한 것으로, 특히 외부에서 입력되는 클럭을 사용하지 않고, 또한 입력신호가 있을 때만 자체적으로 클럭을 발생시킴으로서 배선이 간단하며 전력소모가 적은 상승/하강 에지 검출장치에 관한 것이다.

제 1 도는 종래의 상승/하강 에지 검출장치의 블럭도로서 이에 도시된 바와 같이, 입력신호(IN) 및 외부 클럭신호(CLK)를 인가받아 한 클럭주기만큼 지연시켜 출력하는 제 1 디 플립플롭(100)와, 상기 제 1 디 플립플롭(100)의 출력 및 상기 외부 클럭신호(CLK)를 인가받아 한 클럭주기만큼 지연시켜 출력하는 제 2 플립플롭과, 사이 제 1 플립플롭(100) 및 제 2 플립플롭(110)의 출력을 인가받아 배타적 논리합을 행하는 익스클루시브 오아 게이트(120)로 구성된다.

이와같이 구성된 종래의 상승/하강 에지 검출장치를 상세히 설명한다.

제 1 디 플립플롭(100)은 제 2 도 (a)에 도시된 바와같은 입력신호(IN) 및 제 2 도 (b)에 도시된 바와같은 외부에서 인가되는 클럭신호(CLK)를 신호입력단(D) 및 클럭입력단(CK)으로 인가받아 한 클럭주기만큼 지연시켜 출력단(Q)을 통해 출력하게 되며, 제 2 디 플립플롭(110)은 상기 제 1 디 플립플롭(100)의 출력신호를 신호입력단(D)으로 인가받아 클럭입력단(CK)으로 입력되는 클럭신호(CLK)에 의해 상기 제 1 디 플립플롭(100)의 출력보다 한 클럭주기만큼 더 지연된 신호를 출력단(Q)을 통해 출력하게 된다.

이로써, 익스클루시브 오아 게이트(120)는 상기 제 1 디 플립플롭(100)의 출력 및 제 2 디 플립플롭(110)의 출력을 인가받아 이에 대하여 배타적 논리합을 행함을로써 제 2 도 (c)에 도시된 바와같은 신호를 출력(OUT)하게 되는데, 이 배타적 논리합 결과, 입력신호(IN)의 상승 에지와 하강에지에서 신호가 발생함으로써 각각의 에지를 검출하게 된다.

그런데, 이와같은 경우에 항상 클럭신호가 회로에 인가되어 전력소모가 클뿐만 아니라, 외부에서 인가되는 클럭을 사용함으로써 회로내부의 배선이 복잡해지는 문제점이 있었다.

따라서, 본 발명은 신호가 인가될때만 클럭신호를 인가하게 되고, 이러한 클럭신호를 회로 내부에서 발생하게 구성하여 전력소모 측면이나 배선의 복잡성을 해결하는데 그 목적이 있는 것으로, 이와같은 목적을 갖는 본 발명을 상세히 설명한다.

제 2 도는 본 발명 상승/하강 에지 검출장치의 블럭도로서 이에 도시한 바와 같이, 입력신호(IN)를 인가받아 래치시켜 출력하는 래치부(200)와, 상기 래치부(200)의 출력신호 및 클럭발생기(240)에서 출력되는 클럭신호를 입력받아 한 클럭주기만큼 지연시켜 출력하는 제 1 디 플립플롭(210)과, 상기 제 1 디 플립플롭(210)의 출력신호 및 클럭발생기(240)에서 출력되는 클럭신호를 입력받아 한 클럭주기만큼 지연시켜 출력하는 제 2 디 플립플롭(220)과, 상기 래치부(200)의 출력신호 및 제 2 플립플롭(220)의 출력신호를 인가받아 이를 논리조합하는 오아 게이트(230)와, 상기 오아 게이트(230)의 출력신호가 있을때만 구동되어 일정주기의 클럭신호를 발생하여 출력하는 클럭발생기(240)와, 상기 제 1 디 플립플롭(210) 및 제 2 디 플립플롭(220)의 출력신호를 인가받아 배타적 논리합을 행하는 익스클루시브 오아 게이트(250)로 구성한다.

이와같이 구성한 본 발명의 작용 및 효과를 상세히 설명한다.

래치부(200)에서는 제 4 도 (a)에 도시한 바와같은 입력신호(IN)을 입력단(D)으로 인가받아 이를 래치시켜 제 4 도 (b)에 도시한 바와같은 신호를 출력단(Q)을 통해 출력하게 되며, 그 신호를 제 1 디 플립플롭(210)의 입력단(D)으로 인가된다.

이때 제 1 플립플롭(210)은 상기 래치부(200)의 출력신호 및 제 4 도 (d)에 도시한 바와같이 클럭발생기(240)에서 발생되어 출력되는 일정주기의 클럭신호를 인가받아 한 클럭주기만큼 지연시켜 출력단(Q)을 통해 제 4 도 (e)에 도시한 바와같은 신호를 출력하게 되는데, 이 신호를 제 2 디 플립플롭(220)은 입력단(D)을 통해 입력받으며 클럭입력단(CK)을 통해서는 상기 클럭발생기(240)의 클럭신호를 인가받게 된다.

이로써, 제 2 디 플립플롭(220)은 제 4 도 (f)에 도시한 바와같이 제 1 디 플립플롭(210)의 출력보다 한 클럭주기만큼 지연된 신호를 출력하게되고, 익스클루시브 오아 게이트(250)는 상기 제 1 디 플립플롭(210) 및 제 2 디 플립플롭(220)의 출력신호를 인가받아 배타적 논리합을 행함으로써 제 4 도 (g)에 도시한 바와같은 입력신호(IN)의 상승 및 하강 에지의 검출신호를 출력(OUT)하게 된다.

한편, 오아 게이트(230)는 래치부(200) 및 제 2 플립플롭(220)의 출려신호를 인가받아 이를 논리조합하여 제 4 도 (c)에 도시한 바와같은 신호를 발생하여 클럭발생기(240)의 인에이블신호 입력단(EN)으로 인가하게 되고, 이 신호에 의해 상기 클럭발생기(240)는 구동되어 제 4 도 (d)에 도시한 바와같은 클럭신호를 발생하게 된다.

그러므로, 래치부(200)의 출력 즉, 입력신호(IN)가 있을때만 클럭발생기(240)는 구동되어 클럭을 발생하게 되며, 제 2 디 플립플롭(240)의 출력이 없게 되면 클럭발생을 중단하게 된다.

이상에서 상세히 설명한 바와같이 본 발명은 입력신호가 인가될때만 클럭신호를 인가하게 하고, 이러한 클럭신호를 회로 내부에서 발생하게 구성하여 전력소모 측면이나 배선의 복잡성을 해결하는데 큰 효과가 있게 된다.

Claims (1)

1. 입력신호를 인가받아 래치시켜 출력하는 래치부와, 상기 래치부의 출력신호 및 클럭발생기에서 출력되는 클럭신호를 입력받아 한 클럭주기만큼 지연시켜 출력하는 제 1 디 플립플롭과, 상기 제 1 디 플립플롭의 출력신호 및 클럭발생기에서 출력되는 클럭신호를 입력받아 한 클럭주기만큼 지연시켜 출력하는 제 2 디 플립플롭과, 상기 래치부의 출력신호 및 제 2 플립플롭의 출력신호를 인가받아 이를 논리조합하는 오아 게이트와, 상기 오아 게이트의 출력신호가 있을때만 구동되어 일정주기의 클럭신호를 발생하여 출력하는 클럭발생기와, 상기 제 1 디 플립플롭 및 제 2 디 플립플롭의 출력신호를 인가받아 배타적 논리합을 행하는 익스클루시브 오아 게이트로 구성하여 된 것을 특징으로 하는 상승/하강 에지 검출장치.