KR950010541Y1 - 펄스발생회로 - Google Patents

Abstract

내용 없음.

Description

펄스발생회로

제1도는 종래의 펄스발생회로도.

제2a 내지 e도는 제1도에 따른 안정된 입력시의 각부 타이밍도.

제3a 내지 e도는 제1도에 따른 불안정한 입력시 각부 타이밍도.

제4도는 본 고안에 따른 펄스발생회로도.

제5a 내지 h도는 제4도에 따른 불안정한 입력시 각부 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

AND1 : 앤드게이트 F/F1,F/F2,F/F11 : 디-플립플롭

IN : 입력 OR11 :오아게이트

Out : 출력

본 고안은 디지탈 논리회로에서 펄스(pulse)를 발생시키는 펄스 발생기(pulse generator)에 관한 것으로 특히, 불안정한 입력신호에도 안정된 펄스를 출력할 수 있도록 한 펄스발생회로에 관한 것이다.

제1도는 종래의 펄스발생회로도에서, 이에 도시한 바와같이 공통으로 클럭(CK)을 인가받는 디-플립플롭(F/F1), (F/F2)중 입력신호(IN)을 입력(D1)받는 상기 디-플립플롭(F/F1)의 출력(Q1)이 다른 디-플립플롭(F/F2)의 입력(D2)으로 인가됨과 아울러 그 디-플립플롭(F/F2)의 반전출력(Q2)과 함께 앤드게이트(AND1)에 입력되고, 그 앤드게이트(AND1)를 통해 최종 펄스출력(Out)이 되도록 구성되었다.

이와같이 구성된 종래 펄스발생회로의 작용 및 문제점을 설명하면 다음과 같다.

제2a 내지 e도는 종래 펄스발생회로에서 안정된 입력의 경우 각부타이밍도로서, 제2a도와 같은 클럭(CK)신호가 디-플립플롭(F/F1), (F/F2)의 클럭신호로 입력될 때, 제2b도와 같이 입력(IN)신호가 디-플립플롭(F/F1)에 입력(D1)되면 그 디-플립플롭(F/F1)은 클럭(CK)신호의 하강에지에 입력(IN)이 고전위이므로 그의 출력(Q1)은 고전위가 되고, 다음 클럭(CK)의 하강에지에는 상기 입력(IN)이 저전위이므로 그의 출력(Q1)은 저전위가 되어 제2c도와 같은 파형의 신호가 출력된다. 이와같이 출력하는 제2c도의 신호가 다음 디-플립플롭(F/F2)의 입력(D2)이 되므로 도면에서 두번째 클럭(CK)이 그의 클럭신호로 인가될때, 즉 하강에지시간에 그의 입력(D2)인 상기 디-플립플롭(F/F1)의 출력(Q1)이 고전위이므로 그의 반전출력은 저전위가 되며, 다음 클럭(CK)의 하강에지시 그의 입력(D2)이 저전위이므로 그의 반전출력(Q2)은 고전위로 반전되어 제2d도와 같은 파형이 된다.

따라서 상기 디-플립플롭(F/F1)의 출력(Q1)과 상기 디-플립플롭(F/F2)의 반전출력을 앤드게이트(AND1)에서 앤드조합하면 즉, 제2c와 d도의 신호를 앤드화하면, 제2e도와 같은 파형의 펄스가 최종출력(Out) 된다.

제3a 내지 e도는 종래 펄스발생회로의 불안정한 입력의 경우 각부 타이밍도로서, 제3a도와 같은 클럭(CK) 신호가 각 디-플립플롭(F/F1), (F/F2)의 클럭신호로 인가되고, 제3b도와 같은 펄스입력(IN)이 디-플립플롭(F/F1)의 입력(D1)에 인가되면, 즉 클럭(CK)의 하강에 지시간에 입력(IN)의 저전위 타이밍인 불안정한 입력의 경우에는 그 디-플립플롭(F/F1)의 출력(Q1)은 입력(IN)과 무관하게 제3c도와 같이 계속 저전위가 되고, 이에 따라 디-플립플롭(F/F2)의 반전출력(Q2)은 제3d도와 같이 계속 고전위이므로 앤드게이트(AND1)의 출력인 최종출력(Out)은 제3e도와 같이 계속 저전위로서 펄스가 발생되지 못한다.

이와같이 입력(IN)과 입력클럭(CK) 신호의 타이밍이 맞지않는 불안정한 입력(IN)의 경우에는 펄스를 발생시키지 못하여 펄스발생기는 정상동작을 하지 못하는 문제점이 있었다.

본 고안은 이와같은 종래의 문제점을 해소하기 위하여, 종래의 회로에 공통클럭을 반전시킨 클럭신호를 인가받는 플립플롭에 입력을 인가시켜 불안정한 입력에 대비하도록 함으로써 불안정한 입력이 가해지더라도 안정된 하나의 펄스신호를 발생시키도록 한 펄스발생회로를 안출한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.

제4도는 본 고안에 따른 펄스발생회로도로서, 이에도시한 바와같이 입력(IN) 신호를 디-플립플롭(F/F1), (F/F11)의 입력(D1), (D11)으로 인가하고, 그들의 출력(Q1), (Q11)을 오아게이트(OR11)에 입력시키며, 그 오아게이트(OR11)의 출력을 디-플립플롭(F/F2)의 입력(D2)으로 인가함과 아울러 그의 반전출력(Q2)과 함께 앤드게이트(AND1)에 입력시키고, 클럭(CK)신호를 상기 디-플립플롭(F/F1), (F/F2)의 클럭으로 공통 인가함과 아울러 인버터(I11)를 통해 반전시킨 반전클럭을 상기 디-플립플롭(F/F11)의 클럭신호로 인가하여 상기 앤드게이트(AND1)에서 최종출력(Out)을 하도록 구성하였다.

이와같이 구성한 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.

정상적인 안정된 입력(IN)이 입력될 경우 즉, 클럭(CK)의 하강에지에 입력(IN)의 고전위 타이밍이 되는 경우에는 디-플립플롭(F/F1)의 출력(Q1)이 클럭(CK)의 하강에지 타이밍에 고전위가 되어 다음 디-플립플롭(F/F2)에 인가되므로 그 이후 클럭(CK)의 하강에지 입력시 그 디-플립플롭(F/F1)의 출력(Q1)은 저전위로 반전되고, 디-플립플롭(F/F2)의 반전출력이 반전되어 저전위가 된다. 따라서 안정된 입력(IN)시 디-플립플롭(F/F1)의 출력(Q1)과 디-플립플롭(F/F2)의 반전출력이 앤드게이트(AND1)에서 조합되어 최종출력(Out)으로 펄스가 출력된다.

제5a 내지 h도는 본 고안에 따른 펄스발생회로의 불안정한 입력시 각부 타이밍도로서, 제5a도와 같은 클럭(CK)신호가 디-플립플롭(F/F1), (F/F2)의 클럭신호로 인가되고, 제5b도와 같이 인버터(I11)를 통한 반전클럭신호가 디-플립플롭(F/F11)의 클럭신호로 인가될때 제5c도와 같이 불안정한 입력(IN) 신호 즉, 디-플립플롭(F/F1)에 인가되는 클럭(CK)신호의 하강에지 타이밍에 입력(IN)이 저전위 타이밍인 불안정한 입력(IN)일 경우 인버터(I11)를 통해 반전클럭을 인가받는 디-플립플롭(F/F11)은 그의 입력클럭인 제5b도와 같은 반전클럭의 하강 에지에 상기 제5c도와 같은 불안정한 입력(IN)이 고전위 타이밍이므로 상기 디-플립플롭(F/F1)의 출력(Q1)은 제5d도와 같이 계속 저전위가 유지되고, 상기 디-플립플롭(F/F11)의 출력(Q11)은 제5e도와 같은 펄스출력이 되고, 이 출력(Q11)은 오아게이트(OR11)를 통해 (제5f도) 디-플립플롭(F/F2)의 입력(D2)이 됨과 아울러 앤드게이트(AND1)에 인가되어 그 앤드게이트(AND1)의 출력을 고전위로 상승시키고, 제5a도와 같은 클럭(CK) 신호를 인가받는 그 디-플립플롭(F/F2)은 클럭(CK)신호의 하강에지에 그의 반전출력을 제5g도와 같이 출력하며, 이에따라 앤드게이트(AND1)의 출력은 저전위로 하강되어 제5h와 같은 펄스출력(Out)이 된다.

따라서, 입력(IN)신호가 안정된 즉, 입력 클럭(CK)신호의 하강에지 타이밍에 고전위 타이밍인 안정된 입력시는 디-플립플롭(F/F1)을 통해 펄스가 발생되어 앤드게이트(AND1)에서 최종출력(Out)으로 펄스가 발생되고, 입력클럭(CK)신호의 하강 에지타이밍에 저전위타이밍이 되는 불안정한 입력(IN)일 경우 상기 입력클럭(CK)을 반전시킨 반전클럭의 하강에지 타이밍에 입력(IN)의 고전위 타이밍이 있으므로 디-플립플롭(F/F11)을 통해 펄스가 발생되어 앤드게이트(AND1)에서 최종출력(Out)으로 펄스를 출력한다. 단, 상기 디-플립플롭은 클럭의 하강에지에 동작하는 것으로 설명하였고, 상승에지에 동작하는 경우도 마찬가지이다.

이상에서 설명한 바와같이 본 고안은 불안정한 입력 신호에도 하나의 펄스신호를 발생시킬 수 있으므로, 입력신호에 따라 항상 안정된 하나의 펄스신호를 발생시킬 수 있는 효과가 있게 된다.

Claims (1)

1. 입력신호 및 클럭신호를 입력단자 및 클럭단자에 각기 인가받는 디-플립플롭(F/F1)과, 상기 디-플립플롭(F/F1)의 출력(Q1)과 상기 클럭신호를 입력단자 및 클럭단자에 각기 인가받는 디-플립플롭(F/F2)과, 상기 디-플립플롭(F/F1)의 출력(Q1)과 상기 디-플립플롭(F/F2)의 반전출력을 앤드조합하여 출력하는 앤드게이트(AND1)로 구성된 펄스발생회로에 있어서, 상기 클럭신호를 반전하는 인버터(I11)와, 상기 입력신호 및 상기 인버터(I11)의 출력신호를 입력단자 및 클럭단자에 각기 인가받는 디-플립플롭(F/F11)과, 상기 디-플립플롭(F/F1), (F/F11)의 출력(Q1), (Q11)을 오아조합하여 상기 디-플립플롭(F/F2)의 입력 및 상기 앤드게이트(AND1)의 입력으로 인가하는 오아게이트(OR11)를 포함하여 구성된 것을 특징으로 하는 펄스발생회로.