KR0158660B1

KR0158660B1 - 주파수 변환 샘플링 시스템을 위한 클럭 생성기

Info

Publication number: KR0158660B1
Application number: KR1019950026163A
Authority: KR
Inventors: 이제석
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-08-23
Filing date: 1995-08-23
Publication date: 1999-03-20
Also published as: KR970013691A

Abstract

이 발명은 주파수 변환 샘플링 시스템을 위한 클럭 생성기에 관한 것으로서, 주파수 A의 제1클럭으로 데이타를 샘플링하는 제1기억소자와, 상기 제1기억소자의 출력을 지연시키는 지연소자와, 상기 제1기억소자와 지연소자의 출력을 입력으로 하여 배타적 논리합 연산을 하는 배타적 논리합 수단과, 상기 배타적 논리합 수단의 출력을 반전시키는 인버터와, 상기 인버터의 출력과 주파수 B의 제2클럭을 입력으로 하여 부정 논리곱 연산을 하는 부정 논리곱 수단과, 상기 배타적 논리합 수단의 출력과 주파수 B의 제2클럭을 입력으로 하여 논리합 연산을 하는 논리합 수단과, 상기 부정 논리곱 수단의 출력을 세트 신호로 공급받고, 상기 논리합 수단의 출력을 리세트 신호로 공급받는 제2기억소자로 구성되어, 주파수 A인 클럭에 동기하는 데이타를 주파수가 B인 클럭에 동기하도록 실시간으로 주파수 변환 샘플링을 할 수 있는 효과를 가진 주파수 변환 샘플링 시스템을 위한 클럭 생성기에 관한 것이다.

Description

주파수 변환 샘플링 시스템을 위한 클럭 생성기

제1도는 주파수가 정수배 관계에 있지 않은 2가지 샘플링 클럭의 타이밍도이고,

제2도는 이 발명의 실시예에 따른 주파수 변환 샘플링 시스템을 위한 클럭 생성기의 회로도이고,

제3도는 이 발생의 실시예에 따른 데이타의 안정화와 비안정화 구간을 나타내는 타이밍도이고,

제4도는 이 발명의 실시예에 따른 데이타가 비안정화인 구간과 변환하고자 하는 주파수의 클럭에 대한 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 제1D-플립플롭 20 : 데이타의 안정화 구간 판별부

21 : 지연소자 22 : XOR 게이트

30 : 인버터 40 : 새로운 클럭 생성부

41 : NAND 게이트 42 : OR 게이트

43 : 제2D-플립플롭

이 발명은 주파수 변환 샘플링 시스템을 위한 클럭 생성기에 관한 것으로서, 더욱 상세하게 말하자면 주파수가 A인 클럭에 동기하는 데이타를 주파수가 B인 클럭에 동기하도록 실시간으로 주파수 변환 샘플링을 할 수 있는 주파수 변환 샘플링 시스템을 위한 클럭 생성기에 관한 것이다.

이하, 첨부된 도면을 참조로 하여 종래의 주파수 변환 샘플링 시스템에 대하여 설명하기로 한다.

제1도는 주파수가 정수배 관계에 있지 않은 2가지 샘플링 클럭의 타이밍도이다.

주파수 A인 클럭에 동기하는 데이타를 주파수가 B인 클럭에 동기하도록 하는 주파수 변환 샘플링 시스템에서 주파수 A와 주파수 B가 서로 정수배 관계에 있지 않으면 클럭과 클럭이 서로 엇갈리는 부분이 발생하여 특정 시점에서는 데이타의 변환이 이루어지지 않을 수 있다.

상기 제1도에 도시되어 있는 바와 같이, 제1클럭과 제2클럭의 주파수가 정수배가 아닐 때 제1클럭과 제2클럭의 샘플링 시점이 (a)에서처럼 서로 비슷한 시점에서 발생하는 부분이 있으며, 이 경우 플립플롭등의 기억 장치의 특성상 셋업 타임(set up time), 홀드 타임(hold time)을 만족시키지 못할 수 있어 제1클럭으로 샘플링한 데이타가 안정화되지 못하여 부정확한 데이타로 변환될 수 있다.

종래의 주파수 변환 샘플링 시스템에서는 미리 전체의 데이타를 기억장치에 기억시켜 놓고, 제2클럭으로 나중에 읽어내는 방법을 이용한다.

그러나 상기한 종래의 기술은 커다란 기억장치가 필요하고, 실시간으로 주파수 변환 샘플링을 할 수 없다는 문제점이 있다.

따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 간단하게 회로를 구성하고, 주파수가 A인 클럭에 동기하는 데이타를 주파수가 B인 클럭에 동기하도록 실시간으로 주파수 변환 샘플링을 할 수 있는 주파수 변환 샘플링 시스템을 위한 클럭 생성기를 제공하기 위한 것이다.

상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은, 주파수 A의 제1클럭으로 데이타를 샘플링하는 제1기억소자와, 상기 제1기억소자의 출력을 가지고 데이타의 안정화 여부를 판단하는 데이타의 안정화 구간 판별부와, 상기 데이타의 안정화 구간 판별부의 출력을 반전시키는 인버터와, 상기 데이타의 안정화 구간 판별부의 출력, 상기 인버터의 출력과 주파수 B의 제2클럭을 입력받고, 상기 제1클럭으로 샘플링한 데이타가 안정화되지 않은 구간을 피해 세트, 리세트 동작을 하도록 하여 새로운 제3클럭을 생성하는 새로운 클럭 생성부로 이루어진다.

상기 데이타의 안정화 구간 판별부의 구성은, 상기 기억소자의 출력을 지연시키는 지연소자와, 상기 제1기억소자의 출력과 지연소자의 출력을 입력으로 하여 배타적 논리합 연산을 하는 배타적 논리합 수단으로 이루어진다.

상기 새로운 클럭 생성부의 구성은, 상기 인버터의 출력과 주파수 B의 제2클럭을 입력으로 하여 부정 논리곱 연산을 하는 부정 논리곱 수단과, 상기 배타적 논리합 수단의 출력과 주파수 B의 제2클럭을 입력으로 하여 논리합 연산을 하는 논리합 수단과, 상기 부정 논리곱 수단의 출력을 세트 신호로 공급받고, 상기 논리합 수단의 출력을 리세트 신호로 공급받아 새로운 제3클럭을 출력하는 제2기억소자로 이루어진다.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.

제2도는 이 발명의 실시예에 따른 주파수 변환 샘플링 시스템을 위한 클럭 생성기의 회로도이다.

첨부한 제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 주파수 변환 샘플링 시스템을 위한 클럭 생성기의 구성은, 주파수 A의 제1클럭으로 데이타(D)를 샘플링하는 제1D-플립플롭(10)과, 상기 제1D-플립플롭(10)의 출력을 가지고 데이타의 안정화 여부를 판단하는 데이타의 안정화 구간 판별부(20)와, 상기 데이타의 안정화 구간 판별부(20)의 출력을 반전시키는 인버터(30)와, 상기 데이타의 안정화 구간 판별부의 출력, 상기 인버터의 출력과 주파수 B의 제2클럭을 입력받고, 상기 제1클럭으로 샘플링한 데이타가 안정화되지 않은 구간을 피해 세트, 리세트 동작을 하도록 하여 새로운 제3클럭을 생성하는 새로운 클럭 생성부(40)로 이루어진다.

상기 데이타의 안정화 구간 판별부(20)의 구성은, 상기 제1D-플립플롭(10)의 출력을 지연시키는 버퍼(21)와, 상기 제1D-플립플롭(10)과 버퍼(21)의 출력을 입력으로 하여 배타적 논리합 연산을 하는 XOR 게이트(22)로 이루어진다.

상기 새로운 클럭 생성부(40)의 구성은, 상기 인버터(30)의 출력과 주파수 B의 제2클럭을 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트(41)와, 상기 XOR 게이트(22)의 출력과 주파수 B의 제2클럭을 입력으로 하여 논리합 연산을 하는 OR 게이트(42)와, 상기 NAND 게이트(41)를 세트 신호(SN)로 공급받고 상기 OR 게이트(42)의 출력을 리세트 신호(RN)로 공급받으며 입력단(D)과 클럭단(CLK)을 접지한 제2D-플립플롭(43)으로 이루어진다.

상기한 구성에 의한, 이 발명의 실시예에 따른 주파수 변환 샘플링 시스템을 위한 클럭 생성기의 작용은 다음과 같다.

먼저, 제1D-플립플롭(10)에서 주파수 A의 제1클럭으로 데이타(D)를 샘플링한다. 상기 D-플립플롭(10)의 출력 신호(Q)와 이 출력 신호(Q)가 지연소자(21)를 거친 신호가 XOR 게이트(22)로 입력되어 배타적 논리합 연산이 이루어진다.

상기 지연소자(21)는 제1D-플립플롭(10)의 출력이 안정화되는 시간보다 좀더 여유있는 지연 시간을 갖도록 설게한다. 그러면 상기 XOR 게이트(22)의 배타적 논리합 출력은 제1D-플립플롭(10)의 출력이 변화하여 안정하지 못한 기간동안만 논리1의 상태에 있게 된다.

제3도는 이 발명의 실시예에 따른 데이타의 안정화와 비안정화 구간을 나타내는 타이밍도이다.

(a)는 제1D-플립플롭(10)의 출력 신호(Q)이고, (b)는 제1D-플립플롭(10)의 출력 신호(Q)가 지연소자(21)를 거친 신호이며, 지연시간차는 제1D-플립플롭(10)의 안정화 시간보다 여유가 있어야 한다. (c)는 XOR 게이트(22)의 배타적 논리합 출력으로 이 신호가 논리1인 구간동안 제1D-플립플롭(10)의 출력 신호(Q)는 안정화되지 못하고 천이가 일어나고 있음을 나타낸다.

(a)는 XOR 게이트(22)의 배타적 논리합 출력으로 제1D-플립플롭(10)의 출력이 불안정함을 나타내고, (b), (c), (d)는 (a)에 대한 제2클럭의 경우의 수를 나타낸다.

제2클럭이 (b)나 (c)인 경우에는 제1D-플립플롭(10)의 출력이 안정화되어 있는 구간에서 샘플링하므로 안정되게 주파수 변환을 하여 샘플링을 할 수 있다. 그러나, 제2클럭이 (d)인 경우에는 제1D-플립플롭(10)의 출력이 불안정한 구간에서 샘플링을 하므로 부정확한 주파수 변환 샘플링이 될 수 있다. 그러므로 상기 구간에서는 (e)의 경우처럼 제2클럭을 (a)의 논리1 구간을 피해서 샘플링하여야 한다. 이를 위하여 새로운 제3클럭을 생성한다.

제1D-플립플롭(10)의 출력이 안정화된 구간에서 제2클럭에 따른 NAND 게이트(41)와 OR 게이트(42)의 출력은 다음 표에 나타나 있다.

상기 표에 나타나 있듯이, 제1D-플립플롭(10)의 출력이 안정화된 구간에서는 XOR 게이트(22)의 배타적 논리합 출력이 논리0이므로 NAND 게이트(41)의 한 입력으로는 XOR 게이트(22)의 출력이 인버터(30)를 거쳐 논리1로 입력되어 NAND 게이트(41)의 출력은 제2클럭의 부정 출력을 갖는다.

OR 게이트(42)의 한 입력으로는 XOR 게이트(22)의 출력인 논리0이 입력되어 OR 게이트(42)의 출력은 제2클럭과 같게 된다.

그러므로 XOR 게이트(22)의 출력이 논리0, 즉 제1D-플립플롭(10)의 출력이 안정화된 구간에서 제2클럭이 논리1인 경우 NAND 게이트(41)의 출력은 논리0, OR 게이트(42)의 출력은 논리1이 되어 제2D-플립플롭(43)은 세트 동작을 하고, 제3클럭은 논리1로 된다.

또한, XOR 게이트(22)의 출력이 논리0, 즉 제1D-플립플롭(10)의 출력이 안정화된 구간에서 제2클럭이 논리0인 경우에는 NAND 게이트(41)의 출력은 논리1, OR 게이트(42)의 출력은 논리0이 되어 제2D-플립플롭(43)은 리세트 동작을 하고 제3클럭은 논리0으로 된다.

즉, 제1D-플립플롭(10)의 출력이 안정화된 구간에서는 제2클럭과 제3클럭이 같다.

제1D-플립플롭(10)의 출력이 불안정한 구간에서 제2클럭에 따른 NAND 게이트(41)와 OR 게이트(42)의 출력은 다음 표에 나타나 있다.

상기 표에 나타나 있듯이, 제1D-플립플롭(10)의 출력이 불안정한 구간에서는 XOR 게이트(22)의 배타적 논리합 출력이 논리1이므로 NAND 게이트(41)의 한 입력으로는 XOR 게이트(22)의 출력이 인버터(30)를 거쳐 논리0으로 입력되어 제2클럭의 상태에 관계없이 NAND 게이트(41)의 출력은 논리1이 된다.

OR 게이트(42)의 한 입력으로는 XOR 게이트(22)의 출력인 논리1이 입력되어 제2클럭의 상태에 관계없이 OR 게이트(42)의 출력도 논리1이 된다.

그러므로 XOR 게이트(42)의 출력이 논리1, 즉 제1D-플립플롭(10)의 출력이 불안정한 구간에서 제2클럭의 상태에 관계없이 NAND 게이트(41)의 출력과 OR 게이트(42)의 출력이 논리1이 되어 제2D-플립플롭(43)은 동작이 변화가 없다.

그 후, XOR 게이트(22)의 출력이 논리0이 되었을 때 비로소 동작을 하게 된다.

즉, 제4도의 (d)의 경우처럼, 제1D-플립플롭(10)의 출력이 불안정한 구간동안 XOR 게이트(22)의 논리1부분과 동시에 논리1이 되는 제2클럭을 논리0으로 하여 샘플링을 하지 않게 하는 (e)의 경우처럼 만든다.

이상에서와 같이 이 발명의 실시예에서, 간단하게 회로를 구성하고, 주파수 A인 클럭에 동기하는 데이타를 주파수가 B인 클럭에 동기하도록 실시간으로 주파수 변환 샘플링을 할 수 있는 효과를 가진 주파수 변환 샘플링 시스템을 위한 클럭 생성기를 제공할 수 있다.

이 발명의 이러한 효과는 캠코더(Camcorder)용 신호 처리기(Signal Processor)분야에 이용될 수 있다.

Claims

주파수 A의 제1클럭으로 데이타를 샘플링하는 제1기억소자와, 상기 제1기억소자의 출력을 가지고 데이타의 안정화 여부를 판단하는 데이타의 안정화 구간 판별부와, 상기 데이타의 안정화 구간 판별부의 출력을 반전시키는 인버터와, 상기 데이타의 안정화 구간 판별부의 출력, 상기 인버터의 출력과 주파수 B의 제2클럭을 입력받고, 상기 제1클럭으로 샘플링한 데이타가 안정화되지 않은 구간을 피해 세트, 리세트 동작을 하도록 하여 새로운 제3클럭을 생성하는 새로운 클럭 생성부로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링 시스템을 위한 클럭 생성기.
제1항에 있어서, 상기한 데이타의 안정화 구간 판별부는, 상기 기억소자의 출력을 지연시키는 지연소자와, 상기 제1기억소자의 출력과 지연소자의 출력을 입력으로 하여 배타적 논리합 연산을 하는 배타적 논리합 수단으로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링 시스템을 위한 클럭 생성기.
제1항에 있어서, 상기한 새로운 클럭 생성부는, 상기 인버터의 출력과 주파수 B의 제2클럭을 입력으로 하여 부정 논리곱 연산을 하는 부정 논리곱 수단과, 상기 배타적 논리합 수단의 출력과 주파수 B의 제2클럭을 입력으로 하여 논리합 연산을 하는 논리합 수단과, 상기 부정 논리곱 수단의 출력을 세트 신호로 공급받고, 상기 논리합 수단의 출력을 리세트 신호로 공급받는 제2기억소자로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링 시스템을 위한 클럭 생성기.
제1항에 있어서, 상기한 제1기억소자는 D-플립플롭으로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링 시스템을 위한 클럭 생성기.
제2항에 있어서, 상기한 배타적 논리합 수단은 XOR 게이트로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링시스템을 위한 클럭 생성기.
제3항에 있어서, 상기한 부정 논리곱 수단은 NAND 게이트로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링 시스템을 위한 클럭 생성기.
제3항에 있어서, 상기한 논리합 수단은 OR 게이트로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링 시스템을 위한 클럭 생성기.
제3항에 있어서, 상기한 제2기억소자는 세트, 리세트 단자가 있는 D-플립플롭으로 이루어지는 것을 특징으로 하는 주파수 변환 샘플링 시스템을 위한 클럭 생성기.