JP2002328744A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Abstract
(57)【要約】
【課題】 クロック周波数を切り替える際のモジュール
間のデータ転送の同期はずれが生じない半導体集積回路
装置を提供する。 【解決手段】 第２の回路２００にクロックＤＣＬＫを
供給する回路を含む第１の回路１００を有し、前記クロ
ックは前記第１の回路の動作周波数に関わらず一定であ
り、前記第１の回路は前記クロックと共に動作周波数に
応じた制御信号ＤＣＫＥを前記第２の回路に出力し、前
記第２の回路の動作周波数は前記クロックと前記制御信
号とに応じて決まる半導体集積回路装置。
間のデータ転送の同期はずれが生じない半導体集積回路
装置を提供する。 【解決手段】 第２の回路２００にクロックＤＣＬＫを
供給する回路を含む第１の回路１００を有し、前記クロ
ックは前記第１の回路の動作周波数に関わらず一定であ
り、前記第１の回路は前記クロックと共に動作周波数に
応じた制御信号ＤＣＫＥを前記第２の回路に出力し、前
記第２の回路の動作周波数は前記クロックと前記制御信
号とに応じて決まる半導体集積回路装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、より詳細には、クロック及びクロック同期信号
を制御することにより内部モジュールの動作周波数を動
的又は静的に制御し、低消費電力化を図ることが可能な
プロセッサなどの半導体集積回路装置に関する。
に関し、より詳細には、クロック及びクロック同期信号
を制御することにより内部モジュールの動作周波数を動
的又は静的に制御し、低消費電力化を図ることが可能な
プロセッサなどの半導体集積回路装置に関する。
【０００２】
【従来の技術】クロックに同期して動作するプロセッサ
の低消費電力化の手法として、クロックを段階的に分周
するというクロックギアの手法が従来から用いられてき
た。これは、プロセッサ内の一番速いクロックに対応し
たマスク用の同期信号を供給、あるいは分周することに
より実現されてきた。近年、プロセッサの高速化・大規
模化に伴い、高速処理を必要としない期間のクロック周
波数を低く抑えるという制御は、低消費電力化を実現す
る上で欠かせない手法となってきている。
の低消費電力化の手法として、クロックを段階的に分周
するというクロックギアの手法が従来から用いられてき
た。これは、プロセッサ内の一番速いクロックに対応し
たマスク用の同期信号を供給、あるいは分周することに
より実現されてきた。近年、プロセッサの高速化・大規
模化に伴い、高速処理を必要としない期間のクロック周
波数を低く抑えるという制御は、低消費電力化を実現す
る上で欠かせない手法となってきている。
【０００３】しかし、プロセッサ自体が高速化してくる
中で、制御部自体のクロック周波数を非常に低くしよう
とした際に問題となる場合が生じてきた。異なる周波数
のクロックに同期して動作するモジュール間のデータ転
送の同期を取ることは基本的な要求である。
中で、制御部自体のクロック周波数を非常に低くしよう
とした際に問題となる場合が生じてきた。異なる周波数
のクロックに同期して動作するモジュール間のデータ転
送の同期を取ることは基本的な要求である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記基
本的な要求の前提条件として、データ転送などを制御す
るモジュールの方が制御対象のモジュールより高速に、
又は同じ速度で動作している必要があった。
本的な要求の前提条件として、データ転送などを制御す
るモジュールの方が制御対象のモジュールより高速に、
又は同じ速度で動作している必要があった。
【０００５】例えば、１３３ＭＨｚで動作するＳＤＲＡ
Ｍ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を外部周辺装置
に持つプロセッサが搭載するＳＤＲＡＭコントローラ
は、１３３ＭＨｚのｎ倍（ｎ＝１、２、３…）の動作速
度でなければ外部ＳＤＲＡＭの制御をすることは難し
い。また、外部ＳＤＲＡＭへのクロックラインには、通
常、位相調整用にＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐ）やＤＬＬ（Ｄｅｌａｙ ＬｏｃｋｅｄＬｏｏ
ｐ）を搭載している場合が多く、外部ＳＤＲＡＭへのク
ロックは常に一定の動作周波数を保っている必要があ
る。このような場合において、プロセッサ内部のＳＤＲ
ＡＭコントローラの低消費電力化を図るために、ＳＤＲ
ＡＭ関連のクロックを３３ＭＨｚなどの低い周波数に切
り替えたり、逆に３３ＭＨｚから１３３ＭＨｚに戻した
りすると、ＳＤＲＡＭクロック用のＰＬＬのロックがは
ずれてしまい、クロック周波数切り替えの度にＰＬＬが
ロックするまでの期間、待ち続けなければならないとい
う問題点があった。かと言って、ＳＤＲＡＭのクロック
を例えば３３ＭＨｚという低い動作周波数に保つとシス
テム全体のパフォーマンスが低下してしまう。
Ｍ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を外部周辺装置
に持つプロセッサが搭載するＳＤＲＡＭコントローラ
は、１３３ＭＨｚのｎ倍（ｎ＝１、２、３…）の動作速
度でなければ外部ＳＤＲＡＭの制御をすることは難し
い。また、外部ＳＤＲＡＭへのクロックラインには、通
常、位相調整用にＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐ）やＤＬＬ（Ｄｅｌａｙ ＬｏｃｋｅｄＬｏｏ
ｐ）を搭載している場合が多く、外部ＳＤＲＡＭへのク
ロックは常に一定の動作周波数を保っている必要があ
る。このような場合において、プロセッサ内部のＳＤＲ
ＡＭコントローラの低消費電力化を図るために、ＳＤＲ
ＡＭ関連のクロックを３３ＭＨｚなどの低い周波数に切
り替えたり、逆に３３ＭＨｚから１３３ＭＨｚに戻した
りすると、ＳＤＲＡＭクロック用のＰＬＬのロックがは
ずれてしまい、クロック周波数切り替えの度にＰＬＬが
ロックするまでの期間、待ち続けなければならないとい
う問題点があった。かと言って、ＳＤＲＡＭのクロック
を例えば３３ＭＨｚという低い動作周波数に保つとシス
テム全体のパフォーマンスが低下してしまう。
【０００６】このように、従来の技術では、制御側のモ
ジュールのクロック周波数が、被制御側のモジュールよ
りも早いか同じ周波数でなければならないという制約が
あり、クロック制御によるプロセッサの低消費電力化の
制限の一つとなっていた。
ジュールのクロック周波数が、被制御側のモジュールよ
りも早いか同じ周波数でなければならないという制約が
あり、クロック制御によるプロセッサの低消費電力化の
制限の一つとなっていた。
【０００７】また、回路の高速化、大規模化に伴い、プ
ロセッサを設計する際に、いかにモジュール間のクロッ
クキューを小さくできるかも、プロセッサの高速化にと
って問題となってきた。具体的には、レイアウトをする
際に各モジュールの配置に合わせて、クロックバッファ
の段数を調整したり、クロック配線長などを調整するこ
とによてモジュール間のクロックスキューを合わせてい
くことになるが、このクロックスキューに関するタイミ
ング調整にも少なからず工夫が必要になってきた。
ロセッサを設計する際に、いかにモジュール間のクロッ
クキューを小さくできるかも、プロセッサの高速化にと
って問題となってきた。具体的には、レイアウトをする
際に各モジュールの配置に合わせて、クロックバッファ
の段数を調整したり、クロック配線長などを調整するこ
とによてモジュール間のクロックスキューを合わせてい
くことになるが、このクロックスキューに関するタイミ
ング調整にも少なからず工夫が必要になってきた。
【０００８】以上、従来技術の課題を要約すると次の通
りである。
りである。
【０００９】第１に、クロック周波数の切り替えにより
低消費電力化を図る半導体集積回路装置において、制御
側のモジュールのクロック周波数を被制御側のクロック
周波数よりも低くすると、データ転送などの同期が取れ
なくなってしまう。
低消費電力化を図る半導体集積回路装置において、制御
側のモジュールのクロック周波数を被制御側のクロック
周波数よりも低くすると、データ転送などの同期が取れ
なくなってしまう。
【００１０】第２に、回路規模の増大に伴い、半導体集
積回路装置内部のモジュール間のクロックスキューの調
整も難しくなってきた。
積回路装置内部のモジュール間のクロックスキューの調
整も難しくなってきた。
【００１１】従って、本発明は上記従来技術の問題点を
解決し、クロック周波数を切り替える際のモジュール間
のデータ転送の同期はずれが生じない半導体集積回路装
置を提供することを目的とする。
解決し、クロック周波数を切り替える際のモジュール間
のデータ転送の同期はずれが生じない半導体集積回路装
置を提供することを目的とする。
【００１２】また、本発明はモジュール間のクロックス
キューを抑制できる半導体集積回路装置を提供すること
も目的とする。
キューを抑制できる半導体集積回路装置を提供すること
も目的とする。
【００１３】
【課題を解決するための手段】本発明は、第２の回路に
クロックを供給する回路を含む第１の回路を有し、前記
クロックは前記第１の回路の動作周波数に関わらず一定
であり、前記第１の回路は前記クロックと共に動作周波
数に応じた制御信号を前記第２の回路に出力し、前記第
２の回路の動作周波数は前記クロックと前記制御信号と
に応じて決まることを特徴とする半導体集積回路装置で
ある。
クロックを供給する回路を含む第１の回路を有し、前記
クロックは前記第１の回路の動作周波数に関わらず一定
であり、前記第１の回路は前記クロックと共に動作周波
数に応じた制御信号を前記第２の回路に出力し、前記第
２の回路の動作周波数は前記クロックと前記制御信号と
に応じて決まることを特徴とする半導体集積回路装置で
ある。
【００１４】第２の回路には第１の回路の動作周波数に
関わらず一定のクロックが供給されるとともに、その動
作周波数はクロックと、このクロックと共に動作周波数
に応じた制御信号とに応じて決まるので、電力消費を削
減するために第１の回路を動作周波数を下げても、同期
が外れることなくデータ転送を行うことができる。
関わらず一定のクロックが供給されるとともに、その動
作周波数はクロックと、このクロックと共に動作周波数
に応じた制御信号とに応じて決まるので、電力消費を削
減するために第１の回路を動作周波数を下げても、同期
が外れることなくデータ転送を行うことができる。
【００１５】
【発明の実施の形態】図１は、本発明の第１の実施の形
態による半導体集積回路装置の内部構成を示すブロック
図である。図示する半導体集積回路装置１００は、外部
周辺装置であるＳＤＲＡＭ２００を制御するメモリコン
トローラを内蔵するプロセッサである。プロセッサ１０
０は１つのチップで構成された１つのモジュールであ
り、１つ又は複数のチップで構成されるＳＤＲＡＭ２０
０も１つのモジュールである。また、以下に説明するよ
うに、プロセッサ１００は内部に複数のモジュールを持
っている。プロセッサ１００は１つのチップで構成され
ていることが好ましいが、１つの基板に複数のチップを
搭載したものであっても良い。
態による半導体集積回路装置の内部構成を示すブロック
図である。図示する半導体集積回路装置１００は、外部
周辺装置であるＳＤＲＡＭ２００を制御するメモリコン
トローラを内蔵するプロセッサである。プロセッサ１０
０は１つのチップで構成された１つのモジュールであ
り、１つ又は複数のチップで構成されるＳＤＲＡＭ２０
０も１つのモジュールである。また、以下に説明するよ
うに、プロセッサ１００は内部に複数のモジュールを持
っている。プロセッサ１００は１つのチップで構成され
ていることが好ましいが、１つの基板に複数のチップを
搭載したものであっても良い。
【００１６】プロセッサ１００は、外部接続端子１９−
２４を有する。プロセッサ１００は、外部接続端子１９
を介してクロック制御信号を受取り、外部接続端子２０
を介して外部入力クロックを受取る。プロセッサ１００
は、外部接続端子２１を介してＳＤＲＡＭ２００から読
み出しデータを受取り、またＳＤＲＡＭ２００に書き込
みデータを出力する。プロセッサ１００は外部接続端子
２３を介して、ＳＤＲＡＭ２００にクロックＤＣＬＫを
供給する。このクロックＤＣＬＫは、外部接続端子２４
を介して内部にフィードバックされる。また、プロセッ
サ１００は外部接続端子２２を介して、クロックイネー
ブル信号（クロックマスク信号とも称する）ＤＣＫＥを
ＳＤＲＡＭ２００に出力する。クロックイネーブル信号
ＤＣＫＥがＯＦＦ（無効）の時、ＳＤＲＡＭ２００の内
部では、クロック信号ＤＣＬＫがマスクされる。
２４を有する。プロセッサ１００は、外部接続端子１９
を介してクロック制御信号を受取り、外部接続端子２０
を介して外部入力クロックを受取る。プロセッサ１００
は、外部接続端子２１を介してＳＤＲＡＭ２００から読
み出しデータを受取り、またＳＤＲＡＭ２００に書き込
みデータを出力する。プロセッサ１００は外部接続端子
２３を介して、ＳＤＲＡＭ２００にクロックＤＣＬＫを
供給する。このクロックＤＣＬＫは、外部接続端子２４
を介して内部にフィードバックされる。また、プロセッ
サ１００は外部接続端子２２を介して、クロックイネー
ブル信号（クロックマスク信号とも称する）ＤＣＫＥを
ＳＤＲＡＭ２００に出力する。クロックイネーブル信号
ＤＣＫＥがＯＦＦ（無効）の時、ＳＤＲＡＭ２００の内
部では、クロック信号ＤＣＬＫがマスクされる。
【００１７】プロセッサ１００はその内部の動作周波数
がいかなる場合であっても、一定の周波数のクロックＤ
ＣＬＫを出力する。例えば、プロセッサ１００の内部回
路の動作周波数が１３３ＭＨｚ（又はその整数倍）から
３３ＭＨｚに変更になった場合でも、クロックＤＣＬＫ
の周波数をＳＤＲＡＭ２００の動作周波数である１３３
ＭＨｚに保持する。他方、プロセッサ１００はクロック
イネーブル信号ＤＣＫＥのＯＮ／ＯＦＦ状態を変更後の
周波数（上記の例では３３ＭＨｚ）に応じて切り替え
る。これにより、ＳＤＲＡＭ２００は１３３ＭＨｚのク
ロックＤＣＬＫを受けているが、ＳＤＲＡＭ２００の内
部ではクロックＤＣＬＫは３３ＭＨｚ相当のクロックイ
ネーブル信号ＤＣＫＥでマスクされる。このため、ＳＤ
ＲＡＭ２００は実質的に３３ＭＨｚの周波数で動作する
ことになる。よって、プロセッサ１００とＳＤＲＡＭ２
００とは３３ＭＨｚのクロックで動作し、これらの間で
のデータ転送の同期を取ることができる。
がいかなる場合であっても、一定の周波数のクロックＤ
ＣＬＫを出力する。例えば、プロセッサ１００の内部回
路の動作周波数が１３３ＭＨｚ（又はその整数倍）から
３３ＭＨｚに変更になった場合でも、クロックＤＣＬＫ
の周波数をＳＤＲＡＭ２００の動作周波数である１３３
ＭＨｚに保持する。他方、プロセッサ１００はクロック
イネーブル信号ＤＣＫＥのＯＮ／ＯＦＦ状態を変更後の
周波数（上記の例では３３ＭＨｚ）に応じて切り替え
る。これにより、ＳＤＲＡＭ２００は１３３ＭＨｚのク
ロックＤＣＬＫを受けているが、ＳＤＲＡＭ２００の内
部ではクロックＤＣＬＫは３３ＭＨｚ相当のクロックイ
ネーブル信号ＤＣＫＥでマスクされる。このため、ＳＤ
ＲＡＭ２００は実質的に３３ＭＨｚの周波数で動作する
ことになる。よって、プロセッサ１００とＳＤＲＡＭ２
００とは３３ＭＨｚのクロックで動作し、これらの間で
のデータ転送の同期を取ることができる。
【００１８】以上説明した図１のプロセッサ１００は、
第２の回路２００にクロックＤＣＬＫを供給する回路を
含む第１の回路（後述するＰＬＬ回路１６を含む回路）
を有し、前記クロックは前記第１の回路の動作周波数に
関わらず一定であり、前記第１の回路は前記クロックと
共に動作周波数に応じた制御信号ＤＣＫＥを前記第２の
回路２００に出力し、前記第２の回路２００の動作周波
数は前記クロックＤＣＬＫと前記制御信号ＤＣＬＫとに
応じて決まる半導体集積回路装置である。
第２の回路２００にクロックＤＣＬＫを供給する回路を
含む第１の回路（後述するＰＬＬ回路１６を含む回路）
を有し、前記クロックは前記第１の回路の動作周波数に
関わらず一定であり、前記第１の回路は前記クロックと
共に動作周波数に応じた制御信号ＤＣＫＥを前記第２の
回路２００に出力し、前記第２の回路２００の動作周波
数は前記クロックＤＣＬＫと前記制御信号ＤＣＬＫとに
応じて決まる半導体集積回路装置である。
【００１９】次に、プロセッサ１００の内部構成につい
て説明する。
て説明する。
【００２０】プロセッサ１００は、クロック制御レジス
タ１０、クロック制御部１１、ＳＤＲＡＭコントローラ
１２、コアバス１３、内部周辺バスブリッジ１４、ＰＬ
Ｌ回路１５、ＰＬＬ回路１６、１／２分周器１７、内部
周辺バス１８、及び内部モジュールＡ−Ｈを有する。
タ１０、クロック制御部１１、ＳＤＲＡＭコントローラ
１２、コアバス１３、内部周辺バスブリッジ１４、ＰＬ
Ｌ回路１５、ＰＬＬ回路１６、１／２分周器１７、内部
周辺バス１８、及び内部モジュールＡ−Ｈを有する。
【００２１】クロック制御部１１は、外部接続端子１９
を介してクロック制御信号を受取り、またＰＬＬ回路１
５からＰＬＬ出力信号を受取り、内部クロックＣＫ＿
Ａ、ＣＫ＿Ｃ及びＣＫ＿Ｐを生成すると共に、クロック
同期信号ＳＹＮＣ＿１からＳＹＮＣ＿６を出力する。内
部クロックＣＫ＿Ａは、プロセッサ１００内部の基準と
なる基準クロックである。内部クロックＣＫ＿Ｃは、Ｓ
ＤＲＡＭ２００に供給するクロックを作成するために用
いられるクロックである。
を介してクロック制御信号を受取り、またＰＬＬ回路１
５からＰＬＬ出力信号を受取り、内部クロックＣＫ＿
Ａ、ＣＫ＿Ｃ及びＣＫ＿Ｐを生成すると共に、クロック
同期信号ＳＹＮＣ＿１からＳＹＮＣ＿６を出力する。内
部クロックＣＫ＿Ａは、プロセッサ１００内部の基準と
なる基準クロックである。内部クロックＣＫ＿Ｃは、Ｓ
ＤＲＡＭ２００に供給するクロックを作成するために用
いられるクロックである。
【００２２】外部からのクロック制御信号とは別に、ク
ロック制御レジスタ１０の内容をソフトウェア処理で書
き換えることでも、クロック制御部１１が出力する内部
クロックやクロック同期信号の周波数を制御することも
できる。このソフトウェア処理は、例えばＣＰＵコアに
あるＣＰＵで行なわれる。
ロック制御レジスタ１０の内容をソフトウェア処理で書
き換えることでも、クロック制御部１１が出力する内部
クロックやクロック同期信号の周波数を制御することも
できる。このソフトウェア処理は、例えばＣＰＵコアに
あるＣＰＵで行なわれる。
【００２３】ＰＬＬ回路１５は、外部接続端子２０を介
して供給される外部入力クロックと、クロック制御部１
１が出力する内部クロック（内部クロックＣＫ＿Ｃと同
じクロック）とを受取り、外部入力クロックに同期した
内部クロックをクロック制御部１１に出力する。
して供給される外部入力クロックと、クロック制御部１
１が出力する内部クロック（内部クロックＣＫ＿Ｃと同
じクロック）とを受取り、外部入力クロックに同期した
内部クロックをクロック制御部１１に出力する。
【００２４】クロック制御部１１が出力する内部クロッ
クＣＫ＿Ａは、周波数可変クロックである。内部クロッ
クＣＫ＿Ａの周波数は、外部接続端子１９に与えられる
クロック制御信号又はクロック制御レジスタ１０の内容
で指示される。クロック制御信号は、クロック制御部１
１の内部に設けられた周波数設定用のレジスタの設定値
を変える。この設定値に応じて、クロック制御部１１の
内部に設けられた発振器は、対応する周波数の内部クロ
ックＣＫ＿Ａを出力する。内部クロックＣＫ＿Ａは、内
部モジュールＡ、Ｂ、Ｃ、Ｄ及びＳＤＲＡＭコントロー
ラ１２（モジュールの一つ）並びに内部周辺バスブリッ
ジ１４に供給されている。
クＣＫ＿Ａは、周波数可変クロックである。内部クロッ
クＣＫ＿Ａの周波数は、外部接続端子１９に与えられる
クロック制御信号又はクロック制御レジスタ１０の内容
で指示される。クロック制御信号は、クロック制御部１
１の内部に設けられた周波数設定用のレジスタの設定値
を変える。この設定値に応じて、クロック制御部１１の
内部に設けられた発振器は、対応する周波数の内部クロ
ックＣＫ＿Ａを出力する。内部クロックＣＫ＿Ａは、内
部モジュールＡ、Ｂ、Ｃ、Ｄ及びＳＤＲＡＭコントロー
ラ１２（モジュールの一つ）並びに内部周辺バスブリッ
ジ１４に供給されている。
【００２５】クロック制御部１１が出力する内部クロッ
クＣＫ＿Ｃは、周波数可変又は一定クロックであって、
内部クロックＣＫ＿Ａが供給される内部モジュールや内
部回路以外のモジュールや内部回路にのみならず、外部
回路に供給されるものである。図示する構成では、内部
クロックＣＫ＿Ｃは、ＰＬＬ回路１６に出力されてい
る。ＰＬＬ回路１６は位相調整回路として機能し、内部
クロックＣＫ＿ＣとＳＤＲＡＭ２００に供給されるクロ
ックＤＣＬＫとの位相を比較して、クロックＤＣＬＫの
位相を内部クロックＣＫ＿Ｃの位相に一致させる。ＰＬ
Ｌ回路１６の出力は１／２に分周され、外部接続端子２
３を介してクロックＤＣＬＫとなる。クロックＤＣＬＫ
が例えば１３３ＭＨｚの場合には、内部クロックＣＫ＿
Ｃ及びＰＬＬ回路１６の出力信号は２６６ＭＨｚであ
る。
クＣＫ＿Ｃは、周波数可変又は一定クロックであって、
内部クロックＣＫ＿Ａが供給される内部モジュールや内
部回路以外のモジュールや内部回路にのみならず、外部
回路に供給されるものである。図示する構成では、内部
クロックＣＫ＿Ｃは、ＰＬＬ回路１６に出力されてい
る。ＰＬＬ回路１６は位相調整回路として機能し、内部
クロックＣＫ＿ＣとＳＤＲＡＭ２００に供給されるクロ
ックＤＣＬＫとの位相を比較して、クロックＤＣＬＫの
位相を内部クロックＣＫ＿Ｃの位相に一致させる。ＰＬ
Ｌ回路１６の出力は１／２に分周され、外部接続端子２
３を介してクロックＤＣＬＫとなる。クロックＤＣＬＫ
が例えば１３３ＭＨｚの場合には、内部クロックＣＫ＿
Ｃ及びＰＬＬ回路１６の出力信号は２６６ＭＨｚであ
る。
【００２６】前述したように、クロックＤＣＬＫはプロ
セッサ１００の内部動作周波数が変化しても一定（例え
ば１３３ＭＨｚ）に保持される。換言すれば、内部クロ
ックＣＫ＿Ｃは２６６ＭＨｚで固定されている。もし、
消費電力を削減するためにプロセッサ１００の内部動作
周波数を変化させた場合、換言すれば内部クロックＣＫ
＿Ａの周波数を変化させた場合に、内部クロックＣＫ＿
Ｃの周波数も変化させてしまったのでは、ＰＬＬ回路１
６はロックされた状態から外れてしまい、再びロックさ
れるまでに長い時間を要する。再びロックされるまで
は、データ転送を行うことはできない。このため、第１
の実施の形態では、クロックＤＣＬＫの周波数は一定に
保持される一方で、クロックイネーブル信号ＤＣＫＥの
周波数を内部クロックＣＫ＿Ａの周波数に応じて変化さ
せている。これにより、内部クロックＣＫ＿Ａの周波数
が例えば３３ＭＨｚに変更になっても、換言すれば、プ
ロセッサ１００の内部回路が１３３ＭＨｚのクロックが
供給されているＳＤＲＡＭ２００の動作周波数よりも低
い周波数で動作することになっても、実際にはＳＤＲＡ
Ｍ２００の内部はクロックイネーブル信号ＤＣＫＥの作
用により３３ＭＨｚで動作する。よって、プロセッサ１
００とＳＤＲＡＭ２００のデータ転送の同期を取ること
ができる。
セッサ１００の内部動作周波数が変化しても一定（例え
ば１３３ＭＨｚ）に保持される。換言すれば、内部クロ
ックＣＫ＿Ｃは２６６ＭＨｚで固定されている。もし、
消費電力を削減するためにプロセッサ１００の内部動作
周波数を変化させた場合、換言すれば内部クロックＣＫ
＿Ａの周波数を変化させた場合に、内部クロックＣＫ＿
Ｃの周波数も変化させてしまったのでは、ＰＬＬ回路１
６はロックされた状態から外れてしまい、再びロックさ
れるまでに長い時間を要する。再びロックされるまで
は、データ転送を行うことはできない。このため、第１
の実施の形態では、クロックＤＣＬＫの周波数は一定に
保持される一方で、クロックイネーブル信号ＤＣＫＥの
周波数を内部クロックＣＫ＿Ａの周波数に応じて変化さ
せている。これにより、内部クロックＣＫ＿Ａの周波数
が例えば３３ＭＨｚに変更になっても、換言すれば、プ
ロセッサ１００の内部回路が１３３ＭＨｚのクロックが
供給されているＳＤＲＡＭ２００の動作周波数よりも低
い周波数で動作することになっても、実際にはＳＤＲＡ
Ｍ２００の内部はクロックイネーブル信号ＤＣＫＥの作
用により３３ＭＨｚで動作する。よって、プロセッサ１
００とＳＤＲＡＭ２００のデータ転送の同期を取ること
ができる。
【００２７】ＳＤＲＡＭコントローラ１２は、内部クロ
ック（ＣＬＫ）生成部２５、クロックイネーブル信号
（ＤＣＫＥ）生成部２６、及びデータ制御部２７を具備
する。ＳＤＲＡＭコントローラ１２は、内部クロックＣ
Ｋ＿Ａと２つのクロック同期信号ＳＹＮＣ＿１とＳＹＮ
Ｃ＿２が供給されている。２つのクロック同期信号ＳＹ
ＮＣ＿１とＳＹＮＣ＿２は、内部クロックＣＫ＿ＡとＣ
Ｋ＿Ｃの周波数の大小関係に基づきイネーブル状態（Ｏ
Ｎ）又はディスエーブル状態（ＯＦＦ）に設定される。
ック（ＣＬＫ）生成部２５、クロックイネーブル信号
（ＤＣＫＥ）生成部２６、及びデータ制御部２７を具備
する。ＳＤＲＡＭコントローラ１２は、内部クロックＣ
Ｋ＿Ａと２つのクロック同期信号ＳＹＮＣ＿１とＳＹＮ
Ｃ＿２が供給されている。２つのクロック同期信号ＳＹ
ＮＣ＿１とＳＹＮＣ＿２は、内部クロックＣＫ＿ＡとＣ
Ｋ＿Ｃの周波数の大小関係に基づきイネーブル状態（Ｏ
Ｎ）又はディスエーブル状態（ＯＦＦ）に設定される。
【００２８】図３（Ａ）は、内部クロックＣＫ＿ＡとＣ
Ｋ＿Ｃを示すタイミング図である。内部クロックＣＫ＿
Ａは可変であるのに対し、内部クロックＣＫ＿Ｃは一定
（固定である）。内部クロックＣＫ＿Ａが内部クロック
ＣＫ＿Ｃよりも高速の場合、低速の場合及び内部クロッ
クＣＫ＿Ｃの周波数に一致する場合（中速）がある。図
３（Ｂ）に示すように、内部クロックＣＫ＿Ａの周波数
が内部クロックＣＫ＿Ｃの周波数よりも高い場合（高
速）、クロック同期信号ＳＹＮＣ＿１がイネーブル状態
となり、クロック同期信号ＳＹＮＣ＿２はディスエーブ
ル状態（ハイレベル（Ｈ）に固定）となる。イネーブル
状態となったクロック同期信号ＳＹＮＣ＿１は、内部ク
ロックＣＫ＿Ａと同じ周波数である。
Ｋ＿Ｃを示すタイミング図である。内部クロックＣＫ＿
Ａは可変であるのに対し、内部クロックＣＫ＿Ｃは一定
（固定である）。内部クロックＣＫ＿Ａが内部クロック
ＣＫ＿Ｃよりも高速の場合、低速の場合及び内部クロッ
クＣＫ＿Ｃの周波数に一致する場合（中速）がある。図
３（Ｂ）に示すように、内部クロックＣＫ＿Ａの周波数
が内部クロックＣＫ＿Ｃの周波数よりも高い場合（高
速）、クロック同期信号ＳＹＮＣ＿１がイネーブル状態
となり、クロック同期信号ＳＹＮＣ＿２はディスエーブ
ル状態（ハイレベル（Ｈ）に固定）となる。イネーブル
状態となったクロック同期信号ＳＹＮＣ＿１は、内部ク
ロックＣＫ＿Ａと同じ周波数である。
【００２９】また、図３（Ｃ）に示すように、内部クロ
ックＣＫ＿ＡとＣＫ＿Ｃが同じ周波数の場合、クロック
同期信号ＳＹＮＣ＿１とＳＹＮＣ＿２のいずれもがディ
スエーブル状態に設定される（Ｈ固定）。
ックＣＫ＿ＡとＣＫ＿Ｃが同じ周波数の場合、クロック
同期信号ＳＹＮＣ＿１とＳＹＮＣ＿２のいずれもがディ
スエーブル状態に設定される（Ｈ固定）。
【００３０】更に、図３（Ｄ）に示すように、内部クロ
ックＣＫ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数
よりも低い場合（高速）、クロック同期信号ＳＹＮＣ＿
２がイネーブル状態となり、クロック同期信号ＳＹＮＣ
＿１はディスエーブル状態となる。イネーブル状態とな
ったクロック同期信号ＳＹＮＣ＿２は、内部クロックＣ
Ｋ＿Ｃと同じ周波数である。図３（Ｄ）の状態は、プロ
セッサ１００での消費電力を削減する必要がある時に設
定される。
ックＣＫ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数
よりも低い場合（高速）、クロック同期信号ＳＹＮＣ＿
２がイネーブル状態となり、クロック同期信号ＳＹＮＣ
＿１はディスエーブル状態となる。イネーブル状態とな
ったクロック同期信号ＳＹＮＣ＿２は、内部クロックＣ
Ｋ＿Ｃと同じ周波数である。図３（Ｄ）の状態は、プロ
セッサ１００での消費電力を削減する必要がある時に設
定される。
【００３１】図２は、ＣＬＫ生成部２５とＤＣＫＥ生成
部２６の一構成例を示す図である。ＣＬＫ生成部２５
は、内部クロックＣＫ＿Ａとクロック同期信号ＳＹＮＣ
＿１から、ＳＤＲＡＭコントローラ１２内で用いられる
内部クロックＣＬＫを生成する。この内部クロックＣＬ
Ｋは、データ制御部２７に供給されるとともに、ＤＣＫ
Ｅ生成部２６にも供給される。ＤＣＫＥ生成部２６はデ
ータラッチ型（Ｄ型）フリップフロップ（ＦＦ）２６ａ
とＡＮＤゲート２６ｂとを有する。ＣＬＫ生成部２５
は、内部クロックＣＫ＿Ａとクロック同期信号ＳＹＮＣ
＿Ａとから内部クロックＣＬＫを生成し、フリップフロ
ップ２６ａのクロック端子に出力する。フリップフロッ
プ２６ａは、ＳＤＲＡＭコントローラ１２内部で生成さ
れるＤＣＫＥ制御信号ＣＮＴＬをデータ入力端子を介し
て受け取り、出力信号をＡＮＤゲート２６ｂに出力す
る。ＤＣＫＥ制御信号ＣＮＴＬは、図３に示す動作
（Ａ）〜（Ｄ）において、Ｈ固定である。ＡＮＤゲート
２６ｂは、フリップフロップ２６ａの出力信号とクロッ
ク同期信号ＳＹＮＣ＿２とのＡＮＤ論理を取り、その出
力信号をクロックイネーブル信号ＤＣＫＥとして出力す
る。
部２６の一構成例を示す図である。ＣＬＫ生成部２５
は、内部クロックＣＫ＿Ａとクロック同期信号ＳＹＮＣ
＿１から、ＳＤＲＡＭコントローラ１２内で用いられる
内部クロックＣＬＫを生成する。この内部クロックＣＬ
Ｋは、データ制御部２７に供給されるとともに、ＤＣＫ
Ｅ生成部２６にも供給される。ＤＣＫＥ生成部２６はデ
ータラッチ型（Ｄ型）フリップフロップ（ＦＦ）２６ａ
とＡＮＤゲート２６ｂとを有する。ＣＬＫ生成部２５
は、内部クロックＣＫ＿Ａとクロック同期信号ＳＹＮＣ
＿Ａとから内部クロックＣＬＫを生成し、フリップフロ
ップ２６ａのクロック端子に出力する。フリップフロッ
プ２６ａは、ＳＤＲＡＭコントローラ１２内部で生成さ
れるＤＣＫＥ制御信号ＣＮＴＬをデータ入力端子を介し
て受け取り、出力信号をＡＮＤゲート２６ｂに出力す
る。ＤＣＫＥ制御信号ＣＮＴＬは、図３に示す動作
（Ａ）〜（Ｄ）において、Ｈ固定である。ＡＮＤゲート
２６ｂは、フリップフロップ２６ａの出力信号とクロッ
ク同期信号ＳＹＮＣ＿２とのＡＮＤ論理を取り、その出
力信号をクロックイネーブル信号ＤＣＫＥとして出力す
る。
【００３２】図３（Ｂ）に示すように、内部クロックＣ
Ｋ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数よりも
高い場合、ＣＬＫ生成部２５はクロック同期信号ＳＹＮ
Ｃ＿１の立下りに同期して、内部クロックＣＫ＿Ａと同
じ幅のパルス（内部クロックＣＬＫ）を生成する。図３
（Ｂ）では、内部クロックＣＬＫは内部クロックＣＫ＿
Ａの半分の周波数である。これに対し、内部クロックＣ
Ｋ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数と一致
する場合（図３（Ｃ））、又は低い場合（図３
（Ｄ））、ＣＬＫ２５は内部クロックＣＫ＿Ａをそのま
ま内部クロックＣＬＫとして出力する。
Ｋ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数よりも
高い場合、ＣＬＫ生成部２５はクロック同期信号ＳＹＮ
Ｃ＿１の立下りに同期して、内部クロックＣＫ＿Ａと同
じ幅のパルス（内部クロックＣＬＫ）を生成する。図３
（Ｂ）では、内部クロックＣＬＫは内部クロックＣＫ＿
Ａの半分の周波数である。これに対し、内部クロックＣ
Ｋ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数と一致
する場合（図３（Ｃ））、又は低い場合（図３
（Ｄ））、ＣＬＫ２５は内部クロックＣＫ＿Ａをそのま
ま内部クロックＣＬＫとして出力する。
【００３３】ＤＣＫＥ生成部２６は、データラッチ型
（Ｄ型）フリップフロップ（ＦＦ）２６ａとＡＮＤゲー
ト２６ｂとを有する。フリップフロップ２６ａのデータ
入力端子には、クロック制御部１１で生成されたクロッ
クイネーブル信号ＤＣＫＥが供給され、クロック入力端
子にはＣＬＫ生成部２５が生成した内部クロックＣＬＫ
が供給される。フリップフロップ２６ａは、内部クロッ
クＣＬＫのエッジに同期して、クロックイネーブル信号
ＤＣＫＥをラッチする。フリップフロップ２６ａのデー
タ出力端子は、ＡＮＤゲート２６ｂの一方の入力端子に
接続されている。ＡＮＤゲート２６ｂの他方の入力端子
は、クロック同期信号ＳＹＮＣ＿２が供給される。フリ
ップフロップ２６ａは、クロック制御部１１などから供
給されるプリセット信号ＰＲで出力０の状態に設定され
る。
（Ｄ型）フリップフロップ（ＦＦ）２６ａとＡＮＤゲー
ト２６ｂとを有する。フリップフロップ２６ａのデータ
入力端子には、クロック制御部１１で生成されたクロッ
クイネーブル信号ＤＣＫＥが供給され、クロック入力端
子にはＣＬＫ生成部２５が生成した内部クロックＣＬＫ
が供給される。フリップフロップ２６ａは、内部クロッ
クＣＬＫのエッジに同期して、クロックイネーブル信号
ＤＣＫＥをラッチする。フリップフロップ２６ａのデー
タ出力端子は、ＡＮＤゲート２６ｂの一方の入力端子に
接続されている。ＡＮＤゲート２６ｂの他方の入力端子
は、クロック同期信号ＳＹＮＣ＿２が供給される。フリ
ップフロップ２６ａは、クロック制御部１１などから供
給されるプリセット信号ＰＲで出力０の状態に設定され
る。
【００３４】内部クロックＣＫ＿Ａの周波数が内部クロ
ックＣＫ＿Ｃの周波数よりも高い場合（図３（Ｂ））、
又は一致する場合（図３（Ｃ））、クロックイネーブル
信号ＤＣＫＥはハイレベル（Ｈ）に固定され（イネーブ
ル状態）、またクロック同期信号ＳＹＮＣ＿２もハイレ
ベルに固定される。よって、ＡＮＤゲート２６ｂの出力
であるクロックイネーブル信号ＤＣＫＥはハイレベル
（オン状態、又はイネーブル状態）に固定される。これ
に対し、内部クロックＣＫ＿Ａの周波数が内部クロック
ＣＫ＿Ｃの周波数よりも低い場合（図３（Ｄ））、クロ
ック同期信号ＳＹＮＣ＿２がそのままＡＮＤゲートを通
ってクロックイネーブル信号ＤＣＫＥとなる。このよう
にして生成されたクロックイネーブル信号ＤＣＫＥは、
内部クロックＣＫ＿Ａ及びクロック同期信号ＳＹＮＣ＿
２と同じ周期である。
ックＣＫ＿Ｃの周波数よりも高い場合（図３（Ｂ））、
又は一致する場合（図３（Ｃ））、クロックイネーブル
信号ＤＣＫＥはハイレベル（Ｈ）に固定され（イネーブ
ル状態）、またクロック同期信号ＳＹＮＣ＿２もハイレ
ベルに固定される。よって、ＡＮＤゲート２６ｂの出力
であるクロックイネーブル信号ＤＣＫＥはハイレベル
（オン状態、又はイネーブル状態）に固定される。これ
に対し、内部クロックＣＫ＿Ａの周波数が内部クロック
ＣＫ＿Ｃの周波数よりも低い場合（図３（Ｄ））、クロ
ック同期信号ＳＹＮＣ＿２がそのままＡＮＤゲートを通
ってクロックイネーブル信号ＤＣＫＥとなる。このよう
にして生成されたクロックイネーブル信号ＤＣＫＥは、
内部クロックＣＫ＿Ａ及びクロック同期信号ＳＹＮＣ＿
２と同じ周期である。
【００３５】以上のようにして生成されたクロックＤＣ
ＬＫ及びクロックイネーブル信号ＤＣＫＥはＳＤＲＡＭ
２００に供給される。内部クロックＣＫ＿Ａの周波数が
内部クロックＣＫ＿Ｃの周波数よりも高い場合には、図
３（Ｂ）に示すように、ＳＤＲＡＭ２００内部のクロッ
クはクロックＤＣＬＫ、換言すれば内部クロックＣＫ＿
Ａと同じ周波数である。同様に、内部クロックＣＫ＿Ａ
の周波数が内部クロックＣＫ＿Ｃの周波数に等しい場合
には、図３（Ｃ）に示すように、ＳＤＲＡＭ２００内部
のクロックはクロックＤＣＬＫ、換言すれば内部クロッ
クＣＫ＿Ａと同じ周波数である。これに対し、内部クロ
ックＣＫ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数
よりも低い場合には、図３（Ｄ）に示すように、ＳＤＲ
ＡＭ２００に供給されるクロックＤＣＬＫは内部クロッ
クＣＫ＿Ｃと同一周波数に保持されているが、クロック
イネーブル信号ＤＣＫＥの作用により、ＳＤＲＡＭ２０
０内部のクロックはクロックＣＫ＿Ａの周波数に等し
い。よって、データ制御部２７とＳＤＲＡＭ２００は同
一周波数で動作することになり、これらの間でデータ転
送を同期して行うことができる。内部クロックＣＫ＿Ａ
の周波数を低くしても、ＰＬＬ回路１６はロックされた
ままであり、内部クロックＣＫ＿Ａの周波数を高くして
クロックイネーブル信号ＤＣＫＥをＯＦＦにしても、Ｓ
ＤＲＡＭ２００とプロセッサ１００は同期状態に保持さ
れたままである。
ＬＫ及びクロックイネーブル信号ＤＣＫＥはＳＤＲＡＭ
２００に供給される。内部クロックＣＫ＿Ａの周波数が
内部クロックＣＫ＿Ｃの周波数よりも高い場合には、図
３（Ｂ）に示すように、ＳＤＲＡＭ２００内部のクロッ
クはクロックＤＣＬＫ、換言すれば内部クロックＣＫ＿
Ａと同じ周波数である。同様に、内部クロックＣＫ＿Ａ
の周波数が内部クロックＣＫ＿Ｃの周波数に等しい場合
には、図３（Ｃ）に示すように、ＳＤＲＡＭ２００内部
のクロックはクロックＤＣＬＫ、換言すれば内部クロッ
クＣＫ＿Ａと同じ周波数である。これに対し、内部クロ
ックＣＫ＿Ａの周波数が内部クロックＣＫ＿Ｃの周波数
よりも低い場合には、図３（Ｄ）に示すように、ＳＤＲ
ＡＭ２００に供給されるクロックＤＣＬＫは内部クロッ
クＣＫ＿Ｃと同一周波数に保持されているが、クロック
イネーブル信号ＤＣＫＥの作用により、ＳＤＲＡＭ２０
０内部のクロックはクロックＣＫ＿Ａの周波数に等し
い。よって、データ制御部２７とＳＤＲＡＭ２００は同
一周波数で動作することになり、これらの間でデータ転
送を同期して行うことができる。内部クロックＣＫ＿Ａ
の周波数を低くしても、ＰＬＬ回路１６はロックされた
ままであり、内部クロックＣＫ＿Ａの周波数を高くして
クロックイネーブル信号ＤＣＫＥをＯＦＦにしても、Ｓ
ＤＲＡＭ２００とプロセッサ１００は同期状態に保持さ
れたままである。
【００３６】以上説明したように、内部クロックＣＫ＿
Ａに対し、内部クロックＣＫ＿Ｃとの周波数の大小関係
に応じた２つのクロック同期信号ＳＹＮＣ＿１とＳＹＮ
Ｃ＿２（ＳＤＲＡＭ２００に対してはＤＣＫＥ）を用い
てモジュール内部のクロックと他のモジュールへの制御
信号を生成することとしたため、どのような内部クロッ
クＣＫ＿Ａの周波数であっても、他のモジュールとのデ
ータ転送を同期して行うことができるとともに、モジュ
ール間のクロックスキューを最小限に抑えることができ
る。
Ａに対し、内部クロックＣＫ＿Ｃとの周波数の大小関係
に応じた２つのクロック同期信号ＳＹＮＣ＿１とＳＹＮ
Ｃ＿２（ＳＤＲＡＭ２００に対してはＤＣＫＥ）を用い
てモジュール内部のクロックと他のモジュールへの制御
信号を生成することとしたため、どのような内部クロッ
クＣＫ＿Ａの周波数であっても、他のモジュールとのデ
ータ転送を同期して行うことができるとともに、モジュ
ール間のクロックスキューを最小限に抑えることができ
る。
【００３７】以上の通り、プロセッサ１００は、外部か
ら供給されるクロックから第１及び第２の内部クロック
ＣＫ＿Ａ、ＣＫ＿Ｂを生成するとともに、該第１及び第
２の内部クロックの周波数の関係に応じた第１及び第２
のクロック同期信号ＳＹＮＣ１、ＳＹＮＣ２を生成する
クロック制御部１１と、前記第１のクロックと前記第１
及び第２のクロック同期信号を受取る第１のモジュール
１２であって、該モジュール内部で用いられるクロック
ＣＬＫ及び前記第２のクロックのタイミングで動作する
第２のモジュール２００を制御するための制御信号ＤＣ
ＫＥを生成する内部回路を有する第１のモジュール１２
とを有し、前記第１の内部クロックの周波数にかかわら
ず、前記第１及び第２のモジュール間のデータ転送は同
期して行われる半導体集積回路装置である。
ら供給されるクロックから第１及び第２の内部クロック
ＣＫ＿Ａ、ＣＫ＿Ｂを生成するとともに、該第１及び第
２の内部クロックの周波数の関係に応じた第１及び第２
のクロック同期信号ＳＹＮＣ１、ＳＹＮＣ２を生成する
クロック制御部１１と、前記第１のクロックと前記第１
及び第２のクロック同期信号を受取る第１のモジュール
１２であって、該モジュール内部で用いられるクロック
ＣＬＫ及び前記第２のクロックのタイミングで動作する
第２のモジュール２００を制御するための制御信号ＤＣ
ＫＥを生成する内部回路を有する第１のモジュール１２
とを有し、前記第１の内部クロックの周波数にかかわら
ず、前記第１及び第２のモジュール間のデータ転送は同
期して行われる半導体集積回路装置である。
【００３８】また、プロセッサ１００を次の通り特定す
ることもできる。すなわち、プロセッサ１００は、第１
の回路１２に対し周波数可変の第１のクロックＣＬ＿Ａ
及び第１のクロック同期信号ＳＹＮＣ＿１を供給し、前
記第１の回路とデータ転送を行う第２の回路２００に対
し周波数可変又は一定の第２のクロックＤＣＬＫ及び第
２のクロック同期信号ＤＣＫＥ（ＳＹＮＣ＿２）を供給
し、前記第２のクロック周波数が前記第１のクロック周
波数よりも高い場合には、第１の回路に前記第２のクロ
ック同期信号ＳＹＮＣ＿２を供給して前記第１の回路と
前記第２の回路との間のデータ転送の同期を取る半導体
集積回路装置である。
ることもできる。すなわち、プロセッサ１００は、第１
の回路１２に対し周波数可変の第１のクロックＣＬ＿Ａ
及び第１のクロック同期信号ＳＹＮＣ＿１を供給し、前
記第１の回路とデータ転送を行う第２の回路２００に対
し周波数可変又は一定の第２のクロックＤＣＬＫ及び第
２のクロック同期信号ＤＣＫＥ（ＳＹＮＣ＿２）を供給
し、前記第２のクロック周波数が前記第１のクロック周
波数よりも高い場合には、第１の回路に前記第２のクロ
ック同期信号ＳＹＮＣ＿２を供給して前記第１の回路と
前記第２の回路との間のデータ転送の同期を取る半導体
集積回路装置である。
【００３９】なお、図２の構成では、内部クロックＣＫ
＿ＡはＳＤＲＡＭコントローラ１２以外にも、モジュー
ルＡ（図１の場合はＣＰＵコア）やモジュールＢなどの
他のモジュールにも供給されており、また各モジュール
毎にそれぞれのクロック同期信号ＳＹＮＣ３−ＳＹＮＣ
６が供給されている。クロック同期信号ＳＹＮＣ１−Ｓ
ＹＮＣ６のタイミングは、外部接続端子１９を介してク
ロック制御信号をクロック制御部１１に供給すること
で、又はクロック制御レジスタ１０の内容を書き換える
ことで調整可能である。
＿ＡはＳＤＲＡＭコントローラ１２以外にも、モジュー
ルＡ（図１の場合はＣＰＵコア）やモジュールＢなどの
他のモジュールにも供給されており、また各モジュール
毎にそれぞれのクロック同期信号ＳＹＮＣ３−ＳＹＮＣ
６が供給されている。クロック同期信号ＳＹＮＣ１−Ｓ
ＹＮＣ６のタイミングは、外部接続端子１９を介してク
ロック制御信号をクロック制御部１１に供給すること
で、又はクロック制御レジスタ１０の内容を書き換える
ことで調整可能である。
【００４０】図４は、本発明の第２の実施の形態による
プロセッサ１００Ａを示す図である。図中、図２に示す
構成要素と同一のものには同一の参照番号を付してあ
る。図４に示すプロセッサ１００Ａは、図２及び図３に
示すＤＣＫＥ生成部２６に代えて、図５に示すＤＣＫＥ
生成部２６Ａを用いた点で第１の実施の形態と相違す
る。ＤＣＫＥ生成部２６Ａは、内部クロックＣＫ＿Ａ及
びクロック同期信号ＳＹＮＣ＿１とＳＹＮＣ＿２に加
え、内部クロックＣＫ＿Ｃを受ける。
プロセッサ１００Ａを示す図である。図中、図２に示す
構成要素と同一のものには同一の参照番号を付してあ
る。図４に示すプロセッサ１００Ａは、図２及び図３に
示すＤＣＫＥ生成部２６に代えて、図５に示すＤＣＫＥ
生成部２６Ａを用いた点で第１の実施の形態と相違す
る。ＤＣＫＥ生成部２６Ａは、内部クロックＣＫ＿Ａ及
びクロック同期信号ＳＹＮＣ＿１とＳＹＮＣ＿２に加
え、内部クロックＣＫ＿Ｃを受ける。
【００４１】図５に示すように、ＤＣＫＥ生成部２６Ａ
は、図３に示すフリップフロップ２６の構成に加え、ラ
ッチ型フリップフロップ２６ｃを有する。フリップフロ
ップ２６ｃのデータ入力端子にはクロック同期信号ＳＹ
ＮＣ＿２が与えられ、クロック入力端子には内部クロッ
クＣＫ＿Ｃが与えられる。フリップフロップ２６ｃのデ
ータ出力端子は、ＡＮＤゲート２６ｂの入力端子に接続
されている。内部クロックＣＫ＿Ｃに同期してクロック
同期信号ＳＹＮＣ＿２をラッチするため、内部クロック
ＣＫ＿Ｃから生成されるクロックＤＣＬＫに対し、クロ
ックイネーブル信号ＤＣＫＥのタイミングは正確に一致
する。換言すれば、クロックイネーブル信号ＤＣＫＥの
エッジはクロックＤＣＬＫのエッジに一致する。
は、図３に示すフリップフロップ２６の構成に加え、ラ
ッチ型フリップフロップ２６ｃを有する。フリップフロ
ップ２６ｃのデータ入力端子にはクロック同期信号ＳＹ
ＮＣ＿２が与えられ、クロック入力端子には内部クロッ
クＣＫ＿Ｃが与えられる。フリップフロップ２６ｃのデ
ータ出力端子は、ＡＮＤゲート２６ｂの入力端子に接続
されている。内部クロックＣＫ＿Ｃに同期してクロック
同期信号ＳＹＮＣ＿２をラッチするため、内部クロック
ＣＫ＿Ｃから生成されるクロックＤＣＬＫに対し、クロ
ックイネーブル信号ＤＣＫＥのタイミングは正確に一致
する。換言すれば、クロックイネーブル信号ＤＣＫＥの
エッジはクロックＤＣＬＫのエッジに一致する。
【００４２】図６は、第２の実施の形態の動作を示すタ
イミング図である。図６（Ｄ）のみ、図３（Ｄ）と相違
する。図６（Ｄ）と図３（Ｄ）とは、内部クロックＣＫ
＿Ａに対するクロック同期信号ＳＹＮＣ＿２のタイミン
グが若干相違する。なお、図６（Ａ）〜（Ｄ）におい
て、フリップフロップ２６ａの出力はＨ固定である。
イミング図である。図６（Ｄ）のみ、図３（Ｄ）と相違
する。図６（Ｄ）と図３（Ｄ）とは、内部クロックＣＫ
＿Ａに対するクロック同期信号ＳＹＮＣ＿２のタイミン
グが若干相違する。なお、図６（Ａ）〜（Ｄ）におい
て、フリップフロップ２６ａの出力はＨ固定である。
【００４３】以上、本発明の２つの実施の形態を説明し
た。上記説明では、プロセッサ１００や１００Ａとその
外部に接続されたＳＤＲＡＭ２００との間のデータ転送
に関するものであった。しかしながら、本発明はプロセ
ッサ１００や１００Ａの内部モジュール間でデータ転送
を行う場合も含むものである。例えば、ＳＤＲＡＭ相当
のモジュールがプロセッサ１００や１００Ａの内部に設
けられ、データ制御部２７に接続されているような構成
でも、第１や第２の実施の形態と同様にしてデータ転送
を常に同期して行うことができる。
た。上記説明では、プロセッサ１００や１００Ａとその
外部に接続されたＳＤＲＡＭ２００との間のデータ転送
に関するものであった。しかしながら、本発明はプロセ
ッサ１００や１００Ａの内部モジュール間でデータ転送
を行う場合も含むものである。例えば、ＳＤＲＡＭ相当
のモジュールがプロセッサ１００や１００Ａの内部に設
けられ、データ制御部２７に接続されているような構成
でも、第１や第２の実施の形態と同様にしてデータ転送
を常に同期して行うことができる。
【００４４】また、第１及び第２の実施の形態はプロセ
ッサとこれにより制御されるＳＤＲＡＭを含むシステム
であったが、本発明は半導体集積回路間でデータ転送を
同期して行うすべての形態を含むものである。
ッサとこれにより制御されるＳＤＲＡＭを含むシステム
であったが、本発明は半導体集積回路間でデータ転送を
同期して行うすべての形態を含むものである。
【００４５】更に、ＰＬＬ回路に代えてＤＬＬ回路等の
他の位相調整用の回路を用いることもできる。
他の位相調整用の回路を用いることもできる。
【００４６】最後に、上述した特徴の一部を整理してま
とめると次の通りである。 （付記１）第２の回路にクロックを供給する回路を含む
第１の回路を有し、前記クロックは前記第１の回路の動
作周波数に関わらず一定であり、前記第１の回路は前記
クロックと共に動作周波数に応じた制御信号を前記第２
の回路に出力し、前記第２の回路の動作周波数は前記ク
ロックと前記制御信号とに応じて決まることを特徴とす
る半導体集積回路装置。 （付記２）前記制御信号は前記クロックをマスクする信
号であることを特徴とする付記１記載の半導体集積回路
装置。 （付記３）前記第１の回路の動作周波数が前記クロック
の周波数よりも低い場合、前記制御信号は前記クロック
を部分的にマスクすることで、前記第２の回路の動作周
波数は前記第１の回路の動作周波数に一致することを特
徴とする付記１記載の半導体集積回路装置。 （付記４）前記第２の回路はメモリを含み、前記第１の
回路は該メモリを制御するコントローラを含むことを特
徴とする付記１記載の半導体集積回路装置。 （付記５）前記第１の回路は外部から供給される外部入
力クロックを用いて前記クロックを生成することを特徴
とする付記１記載の半導体集積回路装置。 （付記６）前記第１の回路と前記第２の回路は、別々の
チップ内に形成されていることを特徴とする付記１記載
の半導体集積回路装置。 （付記７）前記第１の回路と前記第２の回路は、同一の
チップ内に形成されていることを特徴とする付記１記載
の半導体集積回路装置。 （付記８）外部から供給されるクロックから第１及び第
２の内部クロックを生成するとともに、該第１及び第２
の内部クロックの周波数の関係に応じた第１及び第２の
クロック同期信号を生成するクロック制御部と、前記第
１のクロックと前記第１及び第２のクロック同期信号を
受取る第１のモジュールであって、該モジュール内部で
用いられるクロック及び前記第２のクロックのタイミン
グで動作する第２のモジュールを制御するための制御信
号を生成する内部回路を有する第１のモジュールとを有
し、前記第１の内部クロックの周波数にかかわらず、前
記第１及び第２のモジュール間のデータ転送は同期して
行われることを特徴とする半導体集積回路装置。 （付記９）前記内部回路は、前記第１の内部クロックと
前記第１のクロック同期信号とから前記モジュール内部
の動作クロックを生成することを特徴とする付記８記載
の半導体集積回路装置。 （付記１０）前記内部回路は、前記第２の内部クロック
から前記第２のモジュールに供給するためのクロックを
生成する位相調整回路を有することを特徴とする付記８
記載の半導体集積回路装置。 （付記１１）第１の回路に対し周波数可変の第１のクロ
ック及び第１のクロック同期信号を供給し、前記第１の
回路とデータ転送を行う第２の回路に対し周波数可変又
は一定の第２のクロック及び第２のクロック同期信号を
供給し、前記第２のクロック周波数が前記第１のクロッ
ク周波数よりも高い場合には、第１の回路に前記第２の
クロック同期信号を供給して前記第１の回路と前記第２
の回路との間のデータ転送の同期を取る半導体集積回路
装置。 （付記１２）前記半導体集積回路装置は、基準クロック
から生成する前記第1及び第２のクロック及び前記第1及
び第２のクロック同期信号を供給するクロック制御部を
有し、前記第１及び第２の回路は受取ったクロック及び
クロック同期信号からそれそれの動作周波数の回路内ク
ロックを生成する付記１１記載の半導体集積回路装置。
とめると次の通りである。 （付記１）第２の回路にクロックを供給する回路を含む
第１の回路を有し、前記クロックは前記第１の回路の動
作周波数に関わらず一定であり、前記第１の回路は前記
クロックと共に動作周波数に応じた制御信号を前記第２
の回路に出力し、前記第２の回路の動作周波数は前記ク
ロックと前記制御信号とに応じて決まることを特徴とす
る半導体集積回路装置。 （付記２）前記制御信号は前記クロックをマスクする信
号であることを特徴とする付記１記載の半導体集積回路
装置。 （付記３）前記第１の回路の動作周波数が前記クロック
の周波数よりも低い場合、前記制御信号は前記クロック
を部分的にマスクすることで、前記第２の回路の動作周
波数は前記第１の回路の動作周波数に一致することを特
徴とする付記１記載の半導体集積回路装置。 （付記４）前記第２の回路はメモリを含み、前記第１の
回路は該メモリを制御するコントローラを含むことを特
徴とする付記１記載の半導体集積回路装置。 （付記５）前記第１の回路は外部から供給される外部入
力クロックを用いて前記クロックを生成することを特徴
とする付記１記載の半導体集積回路装置。 （付記６）前記第１の回路と前記第２の回路は、別々の
チップ内に形成されていることを特徴とする付記１記載
の半導体集積回路装置。 （付記７）前記第１の回路と前記第２の回路は、同一の
チップ内に形成されていることを特徴とする付記１記載
の半導体集積回路装置。 （付記８）外部から供給されるクロックから第１及び第
２の内部クロックを生成するとともに、該第１及び第２
の内部クロックの周波数の関係に応じた第１及び第２の
クロック同期信号を生成するクロック制御部と、前記第
１のクロックと前記第１及び第２のクロック同期信号を
受取る第１のモジュールであって、該モジュール内部で
用いられるクロック及び前記第２のクロックのタイミン
グで動作する第２のモジュールを制御するための制御信
号を生成する内部回路を有する第１のモジュールとを有
し、前記第１の内部クロックの周波数にかかわらず、前
記第１及び第２のモジュール間のデータ転送は同期して
行われることを特徴とする半導体集積回路装置。 （付記９）前記内部回路は、前記第１の内部クロックと
前記第１のクロック同期信号とから前記モジュール内部
の動作クロックを生成することを特徴とする付記８記載
の半導体集積回路装置。 （付記１０）前記内部回路は、前記第２の内部クロック
から前記第２のモジュールに供給するためのクロックを
生成する位相調整回路を有することを特徴とする付記８
記載の半導体集積回路装置。 （付記１１）第１の回路に対し周波数可変の第１のクロ
ック及び第１のクロック同期信号を供給し、前記第１の
回路とデータ転送を行う第２の回路に対し周波数可変又
は一定の第２のクロック及び第２のクロック同期信号を
供給し、前記第２のクロック周波数が前記第１のクロッ
ク周波数よりも高い場合には、第１の回路に前記第２の
クロック同期信号を供給して前記第１の回路と前記第２
の回路との間のデータ転送の同期を取る半導体集積回路
装置。 （付記１２）前記半導体集積回路装置は、基準クロック
から生成する前記第1及び第２のクロック及び前記第1及
び第２のクロック同期信号を供給するクロック制御部を
有し、前記第１及び第２の回路は受取ったクロック及び
クロック同期信号からそれそれの動作周波数の回路内ク
ロックを生成する付記１１記載の半導体集積回路装置。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
クロック周波数を変化させてもモジュール間でデータ転
送を常に同期させて行うことができ、またモジュール間
でのくロックスキューを抑制することができる。
クロック周波数を変化させてもモジュール間でデータ転
送を常に同期させて行うことができ、またモジュール間
でのくロックスキューを抑制することができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示すＤＣＫＥ生成部の一構成例を示す回
路図である。
路図である。
【図３】本発明の第１の実施の形態の動作を示すタイミ
ング図である。
ング図である。
【図４】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図５】図４に示すＤＣＫＥ生成部の一構成例を示す回
路図である。
路図である。
【図６】本発明の第２の実施の形態の動作を示すタイミ
ング図である。
ング図である。
１１ クロック制御部 １２ ＳＤＲＡＭコントローラ １３ コアバス １４ 内部周辺バスブリッジ １５ ＰＬＬ回路 １６ ＰＬＬ回路 １７ １／２分周器 １８ 内部周辺バス １９−２４ 外部接続端子 ２５ ＣＬＫ生成部 ２６ ＤＣＫＥ生成部 ２７ データ制御部 １００ プロセッサ ２００ ＳＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B077 AA41 FF11 GG16 GG32 5F038 BE07 CD06 CD07 CD09 DF04 DF05 DF08 DF11 EZ07 EZ20 5F064 AA06 BB03 BB09 BB14 BB18 BB19 EE47 EE54
Claims (10)
- 【請求項１】 第２の回路にクロックを供給する回路を
含む第１の回路を有し、 前記クロックは前記第１の回路の動作周波数に関わらず
一定であり、 前記第１の回路は前記クロックと共に動作周波数に応じ
た制御信号を前記第２の回路に出力し、 前記第２の回路の動作周波数は前記クロックと前記制御
信号とに応じて決まることを特徴とする半導体集積回路
装置。 - 【請求項２】 前記制御信号は前記クロックをマスクす
る信号であることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項３】 前記第１の回路の動作周波数が前記クロ
ックの周波数よりも低い場合、前記制御信号は前記クロ
ックを部分的にマスクすることで、前記第２の回路の動
作周波数は前記第１の回路の動作周波数に一致すること
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記第２の回路はメモリを含み、前記第
１の回路は該メモリを制御するコントローラを含むこと
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記第１の回路は外部から供給される外
部入力クロックを用いて前記クロックを生成することを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項６】 外部から供給されるクロックから第１及
び第２の内部クロックを生成するとともに、該第１及び
第２の内部クロックの周波数の関係に応じた第１及び第
２のクロック同期信号を生成するクロック制御部と、 前記第１のクロックと前記第１及び第２のクロック同期
信号を受取る第１のモジュールであって、該モジュール
内部で用いられるクロック及び前記第２のクロックのタ
イミングで動作する第２のモジュールを制御するための
制御信号を生成する内部回路を有する第１のモジュール
とを有し、 前記第１の内部クロックの周波数にかかわらず、前記第
１及び第２のモジュール間のデータ転送は同期して行わ
れることを特徴とする半導体集積回路装置。 - 【請求項７】 前記内部回路は、前記第１の内部クロッ
クと前記第１のクロック同期信号とから前記モジュール
内部の動作クロックを生成することを特徴とする請求項
６記載の半導体集積回路装置。 - 【請求項８】 前記内部回路は、前記第２の内部クロッ
クから前記第２のモジュールに供給するためのクロック
を生成する位相調整回路を有することを特徴とする請求
項６記載の半導体集積回路装置。 - 【請求項９】 第１の回路に対し周波数可変の第１のク
ロック及び第１のクロック同期信号を供給し、 前記第１の回路とデータ転送を行う第２の回路に対し周
波数可変又は一定の第２のクロック及び第２のクロック
同期信号を供給し、 前記第２のクロック周波数が前記第１のクロック周波数
よりも高い場合には、第１の回路に前記第２のクロック
同期信号を供給して前記第１の回路と前記第２の回路と
の間のデータ転送の同期を取る半導体集積回路装置。 - 【請求項１０】 前記半導体集積回路装置は、基準クロ
ックから生成する前記第1及び第２のクロック及び前記
第1及び第２のクロック同期信号を供給するクロック制
御部を有し、 前記第１及び第２の回路は受取ったクロック及びクロッ
ク同期信号からそれそれの動作周波数の回路内クロック
を生成する請求項９記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133036A JP2002328744A (ja) | 2001-04-27 | 2001-04-27 | 半導体集積回路装置 |
| TW091101900A TW564345B (en) | 2001-04-27 | 2002-02-04 | Semiconductor integrated circuit device |
| US10/061,156 US6552958B2 (en) | 2001-04-27 | 2002-02-04 | Semiconductor integrated circuit device |
| KR1020020007356A KR100777196B1 (ko) | 2001-04-27 | 2002-02-08 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133036A JP2002328744A (ja) | 2001-04-27 | 2001-04-27 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008156511A Division JP4741632B2 (ja) | 2008-06-16 | 2008-06-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002328744A true JP2002328744A (ja) | 2002-11-15 |
Family
ID=18980966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001133036A Pending JP2002328744A (ja) | 2001-04-27 | 2001-04-27 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6552958B2 (ja) |
| JP (1) | JP2002328744A (ja) |
| KR (1) | KR100777196B1 (ja) |
| TW (1) | TW564345B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072454A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | データ処理装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003686B2 (en) * | 2002-05-20 | 2006-02-21 | Hitachi Ltd. | Interface circuit |
| JP4136822B2 (ja) * | 2003-07-31 | 2008-08-20 | 富士通株式会社 | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 |
| US7098635B2 (en) * | 2003-12-31 | 2006-08-29 | Intel Corporation | Regulating voltage applied to an integrated circuit and proxy frequency |
| US7196500B2 (en) * | 2003-12-31 | 2007-03-27 | Intel Corporation | Downlocking and/or upgrading integrated circuit |
| US20050249025A1 (en) * | 2004-04-27 | 2005-11-10 | Via Technologies, Inc. | Method and System For A Variable Frequency SDRAM Controller |
| US10642336B2 (en) * | 2016-07-12 | 2020-05-05 | Advanced Micro Devices, Inc. | Clock adjustment for voltage droop |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259848A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | クロック発生装置 |
| JP3277603B2 (ja) * | 1993-05-19 | 2002-04-22 | 富士通株式会社 | 半導体記憶装置 |
| KR0158660B1 (ko) * | 1995-08-23 | 1999-03-20 | 김광호 | 주파수 변환 샘플링 시스템을 위한 클럭 생성기 |
| KR19980045818A (ko) * | 1996-12-10 | 1998-09-15 | 김광호 | 신호 전송 회로 |
| KR100186433B1 (ko) * | 1996-12-30 | 1999-04-15 | 구자홍 | 데이타 통신장치의 클럭주파수 및 위상 복원회로 |
| KR19980056999A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 서로 상이한 클럭을 사용하는 시스템에 있어서의 클럭동기장치 |
| JPH10208470A (ja) * | 1997-01-17 | 1998-08-07 | Nec Corp | 同期型半導体記憶装置 |
| US5917761A (en) * | 1997-11-06 | 1999-06-29 | Motorola Inc. | Synchronous memory interface |
| JP3266127B2 (ja) * | 1999-01-25 | 2002-03-18 | 日本電気株式会社 | 同期式半導体記憶装置 |
-
2001
- 2001-04-27 JP JP2001133036A patent/JP2002328744A/ja active Pending
-
2002
- 2002-02-04 US US10/061,156 patent/US6552958B2/en not_active Expired - Fee Related
- 2002-02-04 TW TW091101900A patent/TW564345B/zh not_active IP Right Cessation
- 2002-02-08 KR KR1020020007356A patent/KR100777196B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072454A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020159326A1 (en) | 2002-10-31 |
| KR100777196B1 (ko) | 2007-11-19 |
| TW564345B (en) | 2003-12-01 |
| US6552958B2 (en) | 2003-04-22 |
| KR20030010467A (ko) | 2003-02-05 |
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Legal Events
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| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080905 |
|
| A02 | Decision of refusal |
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