JPH0969286A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0969286A JPH0969286A JP7221880A JP22188095A JPH0969286A JP H0969286 A JPH0969286 A JP H0969286A JP 7221880 A JP7221880 A JP 7221880A JP 22188095 A JP22188095 A JP 22188095A JP H0969286 A JPH0969286 A JP H0969286A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】複数のバンクを有し、ブロック書込み回路を具
備する半導体記憶装置におけるブロック書込み処理速度
を向上させる。 【解決手段】本発明に含まれるブロック書込み回路は、
行アドレス選択信号１０１、列アドレス選択信号１０
２、……、特別機能選択信号１０３を入力してブロック
書込み判定信号１０４を出力するコマンドデコード回路
１と、ブロック書込み判定信号１０４、バンク選択信号
１０５およびクロック信号１０６を入力して、ブロック
書込み禁止信号「０」１０７を出力するバンク「０」の
ブロック２と、ブロック書込み判定信号１０４、クロッ
ク信号１０６およびバンク選択信号の反転信号１０８を
入力してブロック書込み禁止信号「１」１０９を出力す
るバンク「０」のブロック８と、ＯＲ回路９とフリップ
フロップ１０を含む論理回路と、ＯＲ回路１１とフリッ
プフロップ１２を含む論理回路とを備えて構成される。
備する半導体記憶装置におけるブロック書込み処理速度
を向上させる。 【解決手段】本発明に含まれるブロック書込み回路は、
行アドレス選択信号１０１、列アドレス選択信号１０
２、……、特別機能選択信号１０３を入力してブロック
書込み判定信号１０４を出力するコマンドデコード回路
１と、ブロック書込み判定信号１０４、バンク選択信号
１０５およびクロック信号１０６を入力して、ブロック
書込み禁止信号「０」１０７を出力するバンク「０」の
ブロック２と、ブロック書込み判定信号１０４、クロッ
ク信号１０６およびバンク選択信号の反転信号１０８を
入力してブロック書込み禁止信号「１」１０９を出力す
るバンク「０」のブロック８と、ＯＲ回路９とフリップ
フロップ１０を含む論理回路と、ＯＲ回路１１とフリッ
プフロップ１２を含む論理回路とを備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に同期式の半導体記憶装置に関する。
し、特に同期式の半導体記憶装置に関する。
【０００２】
【従来の技術】従来の同期式の半導体記憶装置に含まれ
るブロック書込み回路の１例が、図５のブロック図に示
される。図５に示されるように、本従来例におけるブロ
ック書込み回路は、行アドレス選択信号１０１、列アド
レス選択信号１０２、………、特別機能選択信号１０３
の入力を受けて、ブロック書込み判定信号１０４を出力
するコマンドデコード回路１と、このブロック書込み判
定信号１０４およびクロック信号１０６を入力してブロ
ック書込み禁止信号１１９を出力するフリップフロップ
２０と、クロック信号１０６およびアドレス信号１１０
を入力してラッチ回路として機能し、内部アドレス信号
１２０を出力するフリップフロップ２１と、クロック信
号１０６およびバンク選択信号１１２を入力してラッチ
回路として機能し、内部バンクアドレス信号１２１を出
力するフリップフロップ２２と、インバータ２３と、ブ
ロック書込み禁止信号１１９と内部バンクアドレス信号
１２１の反転信号の論理積を出力するＡＮＤ回路２４
と、ブロック書込み禁止信号１１９と内部バンクアドレ
ス信号１２１の論理積を出力するＡＮＤ回路２５とを備
えて構成される。
るブロック書込み回路の１例が、図５のブロック図に示
される。図５に示されるように、本従来例におけるブロ
ック書込み回路は、行アドレス選択信号１０１、列アド
レス選択信号１０２、………、特別機能選択信号１０３
の入力を受けて、ブロック書込み判定信号１０４を出力
するコマンドデコード回路１と、このブロック書込み判
定信号１０４およびクロック信号１０６を入力してブロ
ック書込み禁止信号１１９を出力するフリップフロップ
２０と、クロック信号１０６およびアドレス信号１１０
を入力してラッチ回路として機能し、内部アドレス信号
１２０を出力するフリップフロップ２１と、クロック信
号１０６およびバンク選択信号１１２を入力してラッチ
回路として機能し、内部バンクアドレス信号１２１を出
力するフリップフロップ２２と、インバータ２３と、ブ
ロック書込み禁止信号１１９と内部バンクアドレス信号
１２１の反転信号の論理積を出力するＡＮＤ回路２４
と、ブロック書込み禁止信号１１９と内部バンクアドレ
ス信号１２１の論理積を出力するＡＮＤ回路２５とを備
えて構成される。
【０００３】図５において、コマンドデコード回路１に
おいては、行アドレス選択信号１０１、列アドレス選択
信号１０２、………、および特別機能選択信号１０３を
入力して、これらの信号がデコードされて、所望の信号
の組合わせ時において“Ｈ”レベルの信号が抽出され、
ブロック書込み判定信号１０４として出力されてフリッ
プフロップ２０に入力される。フリップフロップ２０に
おいては、クロック信号１０６の入力を介して、当該ク
ロック信号１０６の立ち上がりにおいて、コマンドデコ
ード回路２０より出力されるブロック書込み判定信号１
０４がラッチされ、その出力は、ブロック書込み禁止信
号１１９として出力される。
おいては、行アドレス選択信号１０１、列アドレス選択
信号１０２、………、および特別機能選択信号１０３を
入力して、これらの信号がデコードされて、所望の信号
の組合わせ時において“Ｈ”レベルの信号が抽出され、
ブロック書込み判定信号１０４として出力されてフリッ
プフロップ２０に入力される。フリップフロップ２０に
おいては、クロック信号１０６の入力を介して、当該ク
ロック信号１０６の立ち上がりにおいて、コマンドデコ
ード回路２０より出力されるブロック書込み判定信号１
０４がラッチされ、その出力は、ブロック書込み禁止信
号１１９として出力される。
【０００４】一方、フリップフロップ２１においては、
アドレス信号１１０およびクロック信号１０６の入力を
受けて、当該アドレス信号１１０がクロック信号１０６
の立ち上りにおいてラッチされ、その出力は内部アドレ
ス信号１２０として、当該半導体記憶装置の内部回路に
出力される。また、フリップフロップ２２においては、
バンク選択信号１１２およびクロック信号１０６の入力
を受けて、当該バンク選択信号１１２がクロック信号１
０６の立ち上りにおいてラッチされ、その出力は内部バ
ンク選択信号１２１としてインバータ２３およびＡＮＤ
回路２５に入力され、インバータ２３において反転され
たバンク選択信号はＡＮＤ回路２４に入力される。ＡＮ
Ｄ回路２４においては、フリップフロップ２０より出力
されるブロック書込み禁止信号１１９と、インバータ２
３より出力される反転されたバンク選択信号との論理積
がとられて、ブロック書込み禁止信号“０”１０７とし
て出力され、当該半導体記憶装置の内部回路に入力され
る。また、ＡＮＤ回路２５においては、フリップフロッ
プ２０より出力されるブロック書込み禁止信号１１９
と、フリップフロップ２２より出力される内部バンク選
択信号１２１との論理積がとられて、ブロック書込み禁
止信号“１”１０９として出力され、同様に当該半導体
記憶装置の内部回路に入力される。
アドレス信号１１０およびクロック信号１０６の入力を
受けて、当該アドレス信号１１０がクロック信号１０６
の立ち上りにおいてラッチされ、その出力は内部アドレ
ス信号１２０として、当該半導体記憶装置の内部回路に
出力される。また、フリップフロップ２２においては、
バンク選択信号１１２およびクロック信号１０６の入力
を受けて、当該バンク選択信号１１２がクロック信号１
０６の立ち上りにおいてラッチされ、その出力は内部バ
ンク選択信号１２１としてインバータ２３およびＡＮＤ
回路２５に入力され、インバータ２３において反転され
たバンク選択信号はＡＮＤ回路２４に入力される。ＡＮ
Ｄ回路２４においては、フリップフロップ２０より出力
されるブロック書込み禁止信号１１９と、インバータ２
３より出力される反転されたバンク選択信号との論理積
がとられて、ブロック書込み禁止信号“０”１０７とし
て出力され、当該半導体記憶装置の内部回路に入力され
る。また、ＡＮＤ回路２５においては、フリップフロッ
プ２０より出力されるブロック書込み禁止信号１１９
と、フリップフロップ２２より出力される内部バンク選
択信号１２１との論理積がとられて、ブロック書込み禁
止信号“１”１０９として出力され、同様に当該半導体
記憶装置の内部回路に入力される。
【０００５】一般に、ブロック書込み動作は通常の書込
み動作とは異なり、複数のカラムアドレスに対して同時
に書込みを行う必要があるために、通常の書込み動作に
対して書込みにはより多くの時間を必要とする。そのた
めに、クロック信号の周波数をより高くすることによ
り、書込み時間に関係するバック書込み禁止信号が短縮
される場合には、通常の書込み動作を行うことは可能で
はあるものの、処理時間が不足するために、ブロック書
込み動作を行うことができなくなるという危惧がある。
また、図５には記載されてはいないが、ブロック書込み
動作時において、クロック周波数を高くする代りに複数
のクロック信号にまたがって書込み処理を行うことも可
能ではあるが、当該ブロック書込み動作時においては、
パフォ−マンス・アップした分をｍとし、ｋ（ｋ＝２，
３，……）クロック処理に入るものとすると、ｍ／ｋ倍
のパフォ−マンス・アップとなり、場合によっては、ブ
ロック書込みの利点がなくなるということも予想され
る。
み動作とは異なり、複数のカラムアドレスに対して同時
に書込みを行う必要があるために、通常の書込み動作に
対して書込みにはより多くの時間を必要とする。そのた
めに、クロック信号の周波数をより高くすることによ
り、書込み時間に関係するバック書込み禁止信号が短縮
される場合には、通常の書込み動作を行うことは可能で
はあるものの、処理時間が不足するために、ブロック書
込み動作を行うことができなくなるという危惧がある。
また、図５には記載されてはいないが、ブロック書込み
動作時において、クロック周波数を高くする代りに複数
のクロック信号にまたがって書込み処理を行うことも可
能ではあるが、当該ブロック書込み動作時においては、
パフォ−マンス・アップした分をｍとし、ｋ（ｋ＝２，
３，……）クロック処理に入るものとすると、ｍ／ｋ倍
のパフォ−マンス・アップとなり、場合によっては、ブ
ロック書込みの利点がなくなるということも予想され
る。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置に含まれるブロック書込み回路においては、ブ
ロック書込み時の制御信号として機能するブロック書込
み禁止信号が、当該半導体記憶装置のクロック信号の動
作周波数により影響を受けるために、ブロック書込み回
路におけるブロック書込み時間に制約が生じ、他のコマ
ンド信号による動作機能に対しては影響が無い状態にお
いても、ブロック書込み動作に対しては、クロック信号
の動作周波数の上限値に制約を受け、当該クロック信号
の動作周波数を高くとることができないという欠点があ
る。
記憶装置に含まれるブロック書込み回路においては、ブ
ロック書込み時の制御信号として機能するブロック書込
み禁止信号が、当該半導体記憶装置のクロック信号の動
作周波数により影響を受けるために、ブロック書込み回
路におけるブロック書込み時間に制約が生じ、他のコマ
ンド信号による動作機能に対しては影響が無い状態にお
いても、ブロック書込み動作に対しては、クロック信号
の動作周波数の上限値に制約を受け、当該クロック信号
の動作周波数を高くとることができないという欠点があ
る。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のバンクを有し、当該バンクに対応して、ブロ
ック書込禁止信号をラッチするブロック書込み回路を備
える同期式の半導体記憶装置において、行アドレス選択
信号、列アドレス選択信号および特別機能選択信号を入
力して、ブロック書込み判定信号を出力するコマンドデ
コード回路と、第ｉ（ｉ＝１，２，………，Ｎ）のバン
ク選択信号およびクロック信号を介して、前記コマンド
デコード回路より出力されるブロック書込み判定信号の
内より、第ｉのバンクに対応するブロック書込み判定信
号をラッチし、第ｉのバンクに対応する第ｉのブロック
書込み禁止信号を出力する第ｉのブロック回路と、所定
のアドレス信号、前記第ｉのブロック書込み禁止信号、
前記第ｉのバンク選択信号およびクロック信号を入力し
て、第ｉのバンク用アドレス信号を出力する第ｉの論理
回路と、を少くとも含むブロック書込み回路を部分回路
として備えることを特徴としている。
は、複数のバンクを有し、当該バンクに対応して、ブロ
ック書込禁止信号をラッチするブロック書込み回路を備
える同期式の半導体記憶装置において、行アドレス選択
信号、列アドレス選択信号および特別機能選択信号を入
力して、ブロック書込み判定信号を出力するコマンドデ
コード回路と、第ｉ（ｉ＝１，２，………，Ｎ）のバン
ク選択信号およびクロック信号を介して、前記コマンド
デコード回路より出力されるブロック書込み判定信号の
内より、第ｉのバンクに対応するブロック書込み判定信
号をラッチし、第ｉのバンクに対応する第ｉのブロック
書込み禁止信号を出力する第ｉのブロック回路と、所定
のアドレス信号、前記第ｉのブロック書込み禁止信号、
前記第ｉのバンク選択信号およびクロック信号を入力し
て、第ｉのバンク用アドレス信号を出力する第ｉの論理
回路と、を少くとも含むブロック書込み回路を部分回路
として備えることを特徴としている。
【０００８】なお、前記本発明の半導体記憶装置におい
て、前記第ｉのブロック回路は、前記第ｉのバンク選択
信号、前記クロック信号および当該第ｉのブロック回路
より出力される前記第ｉのブロック書込み禁止信号を入
力して、これらの信号の論理和を出力するＯＲ回路と、
前記ＯＲ回路より出力される論理信号を介して、前記コ
マンドデコード回路より出力されるブロック書込み判定
信号を入力してラッチする第１のフリップフロップと、
前記第１のフリップフロップより出力される論理信号お
よび前記クロック信号を入力して、これらの信号の論理
積を出力するＮＡＮＤ回路と、縦続接続されてシフトレ
ジスタを形成し、前記ＮＡＮＤ回路より出力される論理
信号をそれぞれのセット端子に入力して、当該シフトレ
ジスタより前記第ｉのブロック書込み禁止信号を出力す
る第２および第３のフリップフロップとを備えて構成
し、前記論理回路は、前記第ｉのブロック書込み禁止信
号、前記第ｉのバンク選択信号および前記クロック信号
を入力して、これらの信号の論理和を出力するＯＲ回路
と、前記ＯＲ回路より出力される論理信号を介して、所
定のアドレス信号をラッチし、第ｉのバンク用アドレス
信号を出力する第ｉのフリップフロップとを備えて構成
してもよい。
て、前記第ｉのブロック回路は、前記第ｉのバンク選択
信号、前記クロック信号および当該第ｉのブロック回路
より出力される前記第ｉのブロック書込み禁止信号を入
力して、これらの信号の論理和を出力するＯＲ回路と、
前記ＯＲ回路より出力される論理信号を介して、前記コ
マンドデコード回路より出力されるブロック書込み判定
信号を入力してラッチする第１のフリップフロップと、
前記第１のフリップフロップより出力される論理信号お
よび前記クロック信号を入力して、これらの信号の論理
積を出力するＮＡＮＤ回路と、縦続接続されてシフトレ
ジスタを形成し、前記ＮＡＮＤ回路より出力される論理
信号をそれぞれのセット端子に入力して、当該シフトレ
ジスタより前記第ｉのブロック書込み禁止信号を出力す
る第２および第３のフリップフロップとを備えて構成
し、前記論理回路は、前記第ｉのブロック書込み禁止信
号、前記第ｉのバンク選択信号および前記クロック信号
を入力して、これらの信号の論理和を出力するＯＲ回路
と、前記ＯＲ回路より出力される論理信号を介して、所
定のアドレス信号をラッチし、第ｉのバンク用アドレス
信号を出力する第ｉのフリップフロップとを備えて構成
してもよい。
【０００９】或はまた、前記本発明の半導体記憶装置に
おいて、前記第ｉのブロック回路としては、前記第ｉの
バンク選択信号、前記クロック信号および当該第ｉのブ
ロック回路より出力される前記第ｉのブロック書込み禁
止信号を入力して、これらの信号の論理和を出力するＯ
Ｒ回路と、前記ＯＲ回路より出力される論理信号を介し
て、前記コマンドデコード回路より出力されるブロック
書込み判定信号を入力してラッチする第１のフリップフ
ロップと、前記第１のフリップフロップより出力される
論理信号を入力して、当該論理信号を所定時間遅延させ
て出力する遅延回路と、前記第１のフリップフロップよ
り出力される論理信号および前記遅延回路より出力され
る論理信号を入力して、前記第ｉのブロック書込み禁止
信号を出力するセットリセット・フリップフロップとを
備えて構成し、前記論理回路は、前記第ｉのブロック書
込み禁止信号、前記第ｉのバンク選択信号および前記ク
ロック信号を入力して、これらの信号の論理和を出力す
るＯＲ回路と、前記ＯＲ回路より出力される論理信号を
介して、所定のアドレス信号をラッチし、第ｉのバンク
用アドレス信号を出力する第ｉのフリップフロップとを
備えて構成してもよい。
おいて、前記第ｉのブロック回路としては、前記第ｉの
バンク選択信号、前記クロック信号および当該第ｉのブ
ロック回路より出力される前記第ｉのブロック書込み禁
止信号を入力して、これらの信号の論理和を出力するＯ
Ｒ回路と、前記ＯＲ回路より出力される論理信号を介し
て、前記コマンドデコード回路より出力されるブロック
書込み判定信号を入力してラッチする第１のフリップフ
ロップと、前記第１のフリップフロップより出力される
論理信号を入力して、当該論理信号を所定時間遅延させ
て出力する遅延回路と、前記第１のフリップフロップよ
り出力される論理信号および前記遅延回路より出力され
る論理信号を入力して、前記第ｉのブロック書込み禁止
信号を出力するセットリセット・フリップフロップとを
備えて構成し、前記論理回路は、前記第ｉのブロック書
込み禁止信号、前記第ｉのバンク選択信号および前記ク
ロック信号を入力して、これらの信号の論理和を出力す
るＯＲ回路と、前記ＯＲ回路より出力される論理信号を
介して、所定のアドレス信号をラッチし、第ｉのバンク
用アドレス信号を出力する第ｉのフリップフロップとを
備えて構成してもよい。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の半導体記憶装置に含まれる
ブロック書込み回路の第１の実施形態の構成を示すブロ
ック図である。図１に示されるように、本実施形態のブ
ロック書込み回路は、行アドレス選択信号１０１、列ア
ドレス選択信号１０２、………、特別機能選択信号１０
３の入力を受けて、ブロック書込み判定信号１０４を出
力するコマンドデコード回路１と、ＯＲ回路３、フリッ
プフロップ４、６および７、ＮＡＮＤ回路５を含み、ブ
ロック書込み判定信号１０４、バンク選択信号１０５お
よびクロック信号１０６を入力して、ブロック書込み禁
止信号「０」１０７を出力するバンク「０」に対応する
ブロック２と、当該ブロック２と同一の回路構成より成
り、ブロック書込み判定信号１０４、クロック信号１０
６およびバンク選択信号１０５の反転信号１０８を入力
してブロック書込み禁止信号「１」１０９を出力するバ
ンク「１」に対応するブロック８と、ブロック書込み禁
止信号「０」１１１、クロック信号１０６およびバンク
選択信号１１２を入力して、これらの論理和を出力する
ＯＲ回路９と、このＯＲ回路９の出力とアドレス信号１
１０を入力して、バンク「０」に対応するアドレス信号
「０」１１３を出力するフリップフロップ１０と、ブロ
ック書込み禁止信号「１」１１４、クロック信号１０６
およびバンク選択信号１１２の反転信号１１５を入力し
て、これらの論理和を出力するＯＲ回路１１と、このＯ
Ｒ回路１１の出力とアドレス信号１１０を入力して、バ
ンク「１」に対応するアドレス信号「１」１１６を出力
するフリップフロップ１２とを備えて構成される。な
お、図１においては、ブロック８の内部構成がブロック
２の内部構成と全く同一であるため、当該内部構成の記
載が省略されている。
ブロック書込み回路の第１の実施形態の構成を示すブロ
ック図である。図１に示されるように、本実施形態のブ
ロック書込み回路は、行アドレス選択信号１０１、列ア
ドレス選択信号１０２、………、特別機能選択信号１０
３の入力を受けて、ブロック書込み判定信号１０４を出
力するコマンドデコード回路１と、ＯＲ回路３、フリッ
プフロップ４、６および７、ＮＡＮＤ回路５を含み、ブ
ロック書込み判定信号１０４、バンク選択信号１０５お
よびクロック信号１０６を入力して、ブロック書込み禁
止信号「０」１０７を出力するバンク「０」に対応する
ブロック２と、当該ブロック２と同一の回路構成より成
り、ブロック書込み判定信号１０４、クロック信号１０
６およびバンク選択信号１０５の反転信号１０８を入力
してブロック書込み禁止信号「１」１０９を出力するバ
ンク「１」に対応するブロック８と、ブロック書込み禁
止信号「０」１１１、クロック信号１０６およびバンク
選択信号１１２を入力して、これらの論理和を出力する
ＯＲ回路９と、このＯＲ回路９の出力とアドレス信号１
１０を入力して、バンク「０」に対応するアドレス信号
「０」１１３を出力するフリップフロップ１０と、ブロ
ック書込み禁止信号「１」１１４、クロック信号１０６
およびバンク選択信号１１２の反転信号１１５を入力し
て、これらの論理和を出力するＯＲ回路１１と、このＯ
Ｒ回路１１の出力とアドレス信号１１０を入力して、バ
ンク「１」に対応するアドレス信号「１」１１６を出力
するフリップフロップ１２とを備えて構成される。な
お、図１においては、ブロック８の内部構成がブロック
２の内部構成と全く同一であるため、当該内部構成の記
載が省略されている。
【００１２】また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）に示され
るのは、本実施形態における動作タイミング図である。
以下、図１および図３を参照して、当該ブロック書込み
回路の第１の実施形態の動作について説明する。
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）に示され
るのは、本実施形態における動作タイミング図である。
以下、図１および図３を参照して、当該ブロック書込み
回路の第１の実施形態の動作について説明する。
【００１３】図１において、コマンドデコード回路１に
おいては、前述の従来例の場合と同様に、行アドレス選
択信号１０１、列アドレス選択信号１０２、………、お
よび特別機能選択信号１０３を入力して、これらの信号
がデコードされて、所望の信号の組合わせに一致が生じ
た時点において“Ｈ”レベルの信号が抽出され、ブロッ
ク書込み判定信号１０４（図３（ｄ）参照）として出力
されて、ブロック２に含まれるフリップフロップ４のＤ
端子と、ブロック８内のフリップフロップのＤ端子に入
力される。また、ブロック２に含まれるＯＲ回路３に対
しては、当該ブロック２より出力されるブロック書込み
禁止信号「０」１０７（図３（ｅ）参照）と、バンク選
択信号１０５（図３（ｂ）参照）とクロック信号１０６
（図３（ａ）参照）が入力されて、これらの信号の論理
和がとられて、その論理和出力はフリップフロップ４の
ＣＬＫ端子に入力される。フリップフロップ４において
は、クロック信号１０６の入力を介して、当該クロック
信号１０６の立ち上がりに同期して、コマンドデコード
回路１より出力されるブロック書込み判定信号１０４が
ラッチされる。そして、その際には、ＯＲ回路３に入力
されるバンク選択信号１０５（図３（ｂ）参照）が
“Ｌ”レベルであり、且つブロック２より出力されてＯ
Ｒ回路３に入力されるブロック書込み禁止信号「０」１
０７も“Ｌ”レベルであることが必要条件である。この
バンク選択信号１０５が“Ｌ”レベルという条件によ
り、所望の特定のバンクに対してのみブロック書込み判
定信号１０４が、フリップフロップ４においてラッチさ
れる。フリップフロップ４においてラッチされたブロッ
ク書込み判定信号１０４は、ＮＡＮＤ回路５に出力さ
れ、ＮＡＮＤ回路５においては、当該ブロック書込み判
定信号１０４とクロック信号１０６との論理積がとら
れ、その出力は、フリップフロップ６および７のＳ端子
に入力される。フリップフロップ６および７において
は、クロック信号１０６の立ち上りに同期して、前記の
特定のバンクに対してブロック書込み判定信号１０４が
入力されると、当該セット信号により、フリップフロッ
プ７のＱ端子からはブロック書込み禁止信号「０」１０
７が“Ｈ”レベルにて出力される。
おいては、前述の従来例の場合と同様に、行アドレス選
択信号１０１、列アドレス選択信号１０２、………、お
よび特別機能選択信号１０３を入力して、これらの信号
がデコードされて、所望の信号の組合わせに一致が生じ
た時点において“Ｈ”レベルの信号が抽出され、ブロッ
ク書込み判定信号１０４（図３（ｄ）参照）として出力
されて、ブロック２に含まれるフリップフロップ４のＤ
端子と、ブロック８内のフリップフロップのＤ端子に入
力される。また、ブロック２に含まれるＯＲ回路３に対
しては、当該ブロック２より出力されるブロック書込み
禁止信号「０」１０７（図３（ｅ）参照）と、バンク選
択信号１０５（図３（ｂ）参照）とクロック信号１０６
（図３（ａ）参照）が入力されて、これらの信号の論理
和がとられて、その論理和出力はフリップフロップ４の
ＣＬＫ端子に入力される。フリップフロップ４において
は、クロック信号１０６の入力を介して、当該クロック
信号１０６の立ち上がりに同期して、コマンドデコード
回路１より出力されるブロック書込み判定信号１０４が
ラッチされる。そして、その際には、ＯＲ回路３に入力
されるバンク選択信号１０５（図３（ｂ）参照）が
“Ｌ”レベルであり、且つブロック２より出力されてＯ
Ｒ回路３に入力されるブロック書込み禁止信号「０」１
０７も“Ｌ”レベルであることが必要条件である。この
バンク選択信号１０５が“Ｌ”レベルという条件によ
り、所望の特定のバンクに対してのみブロック書込み判
定信号１０４が、フリップフロップ４においてラッチさ
れる。フリップフロップ４においてラッチされたブロッ
ク書込み判定信号１０４は、ＮＡＮＤ回路５に出力さ
れ、ＮＡＮＤ回路５においては、当該ブロック書込み判
定信号１０４とクロック信号１０６との論理積がとら
れ、その出力は、フリップフロップ６および７のＳ端子
に入力される。フリップフロップ６および７において
は、クロック信号１０６の立ち上りに同期して、前記の
特定のバンクに対してブロック書込み判定信号１０４が
入力されると、当該セット信号により、フリップフロッ
プ７のＱ端子からはブロック書込み禁止信号「０」１０
７が“Ｈ”レベルにて出力される。
【００１４】同様に、ブロック８に対しては、ブロック
書込み判定信号１０４（図３（ｄ）参照）と、バンク選
択信号１０５（図３（ｂ）参照）の反転信号１０８（図
３（ｃ）参照）と、クロック信号１０６（図３（ａ）参
照）が入力されており、バンク選択信号１０５の反転信
号が“Ｈ”レベルであり、且つブロック８より出力され
るブロック書込み禁止信号「１」１０９（図３（ｇ）参
照）も“Ｌ”レベルであるという条件において、所望の
特定のバンクに対してのみ、ブロック書込み判定信号１
０４がブロック８内においてラッチされ、当該ブロック
８からは、ブロック書込み禁止信号「１」１０９が
“Ｈ”レベルにて出力される。
書込み判定信号１０４（図３（ｄ）参照）と、バンク選
択信号１０５（図３（ｂ）参照）の反転信号１０８（図
３（ｃ）参照）と、クロック信号１０６（図３（ａ）参
照）が入力されており、バンク選択信号１０５の反転信
号が“Ｈ”レベルであり、且つブロック８より出力され
るブロック書込み禁止信号「１」１０９（図３（ｇ）参
照）も“Ｌ”レベルであるという条件において、所望の
特定のバンクに対してのみ、ブロック書込み判定信号１
０４がブロック８内においてラッチされ、当該ブロック
８からは、ブロック書込み禁止信号「１」１０９が
“Ｈ”レベルにて出力される。
【００１５】このブロック書込み回路の第１の実施形態
においては、ブロック２におけるフリップフロップ６と
７において、ブロック書込み禁止信号「０」１０７のレ
ベルが“Ｈ”レベルにセットされた後の２クロック後ま
では、当該“Ｈ”レベルがそのままのレベルで保持され
ており、これにより、フリップフロップ４に対するクロ
ック信号１０６の入力が制限される状態となり、この間
においては、次のブロック書込み判定信号１０４がフリ
ップフロップ４に取込まれないように考慮されている。
このことはブロック８においてお同様であり、ブロック
書込み禁止信号「１」１０９のレベルが“Ｈ”レベルに
セットされた後の２クロック後までは、当該“Ｈ”レベ
ルがそのままのレベルで保持されており、この間におい
ては、次のブロック書込み判定信号１０４がブロック８
内のフリップフロップに取込まれないようになってい
る。
においては、ブロック２におけるフリップフロップ６と
７において、ブロック書込み禁止信号「０」１０７のレ
ベルが“Ｈ”レベルにセットされた後の２クロック後ま
では、当該“Ｈ”レベルがそのままのレベルで保持され
ており、これにより、フリップフロップ４に対するクロ
ック信号１０６の入力が制限される状態となり、この間
においては、次のブロック書込み判定信号１０４がフリ
ップフロップ４に取込まれないように考慮されている。
このことはブロック８においてお同様であり、ブロック
書込み禁止信号「１」１０９のレベルが“Ｈ”レベルに
セットされた後の２クロック後までは、当該“Ｈ”レベ
ルがそのままのレベルで保持されており、この間におい
ては、次のブロック書込み判定信号１０４がブロック８
内のフリップフロップに取込まれないようになってい
る。
【００１６】また、ブロック書込み禁止信号「０」１０
７は、ＯＲ回路９およびフリップフロップ１０を含む論
理回路に入力され、ブロック書込み禁止信号「１」１０
９は、ＯＲ回路１１およびフリップフロップ１２を含む
論理回路に入力される。ＯＲ回路９においては、ブロッ
ク書込み禁止信号「０」１０７と、クロック信号１０６
と、バンク選択信号１０５の論理和がとられ、当該論理
和がフリップフロップ１０のＣＬＫ端子に入力される。
フリッフフロップ１０のＤ端子にはアドレス信号１１０
が入力されており、クロック信号１０６の立ち上がりに
同期してアドレス信号１１０がラッチされて、前述のフ
リップフロップ４の場合と同様に、所望のクロック数の
間だけアドレス信号１１０の入力が無視されており、ブ
ロック書込み動作中においては、フリップフロップ１０
より出力されるアドレス信号「０」１１１（図３（ｆ）
参照）が変化することなく、有効アドレスとして出力さ
れる。同様に、ＯＲ回路９においては、ブロック書込み
禁止信号「１」１０９と、クロック信号１０６と、バン
ク選択信号１０５の反転信号１０８の論理和がとられ、
当該論理和出力がフリップフロップ１２のＣＬＫ端子に
入力される。フリッフフロップ１２のＤ端子にはアドレ
ス信号１１０が入力されており、クロック信号１０６の
立ち上がりに同期してアドレス信号１１０がラッチされ
て、所望のクロック数の間だけアドレス信号１１０の入
力が無視され、ブロック書込み動作中においては、フリ
ップフロップ１２より出力されるアドレス信号「１」１
１２（図３（ｈ）参照）は変化することなく、有効アド
レスとして出力される。
７は、ＯＲ回路９およびフリップフロップ１０を含む論
理回路に入力され、ブロック書込み禁止信号「１」１０
９は、ＯＲ回路１１およびフリップフロップ１２を含む
論理回路に入力される。ＯＲ回路９においては、ブロッ
ク書込み禁止信号「０」１０７と、クロック信号１０６
と、バンク選択信号１０５の論理和がとられ、当該論理
和がフリップフロップ１０のＣＬＫ端子に入力される。
フリッフフロップ１０のＤ端子にはアドレス信号１１０
が入力されており、クロック信号１０６の立ち上がりに
同期してアドレス信号１１０がラッチされて、前述のフ
リップフロップ４の場合と同様に、所望のクロック数の
間だけアドレス信号１１０の入力が無視されており、ブ
ロック書込み動作中においては、フリップフロップ１０
より出力されるアドレス信号「０」１１１（図３（ｆ）
参照）が変化することなく、有効アドレスとして出力さ
れる。同様に、ＯＲ回路９においては、ブロック書込み
禁止信号「１」１０９と、クロック信号１０６と、バン
ク選択信号１０５の反転信号１０８の論理和がとられ、
当該論理和出力がフリップフロップ１２のＣＬＫ端子に
入力される。フリッフフロップ１２のＤ端子にはアドレ
ス信号１１０が入力されており、クロック信号１０６の
立ち上がりに同期してアドレス信号１１０がラッチされ
て、所望のクロック数の間だけアドレス信号１１０の入
力が無視され、ブロック書込み動作中においては、フリ
ップフロップ１２より出力されるアドレス信号「１」１
１２（図３（ｈ）参照）は変化することなく、有効アド
レスとして出力される。
【００１７】上記の説明により明らかなように、通常に
おいては、１クロックごとに有効なアドレス信号が存在
するのに対比して、本実施形態においては、それぞれの
バンクに対応して３クロック分のアドレス信号の有効期
間が存在している。このことは、図３の本実施形態にお
ける動作タイミング図に示されており、図３（ａ）のク
ロック信号１０６のタイミングＴ1 、Ｔ2 、Ｔ3 および
Ｔ4 の間においては、図３（ｆ）に示されるように、ア
ドレス信号「０」１１１における有効アドレス１が存在
しており、図３（ａ）のクロック信号１０６のタイミン
グＴ2 、Ｔ3 、Ｔ4 およびＴ5 の間においては、図３
（ｈ）に示されるように、アドレス信号「０」１１２に
おける有効アドレス３が存在している。
おいては、１クロックごとに有効なアドレス信号が存在
するのに対比して、本実施形態においては、それぞれの
バンクに対応して３クロック分のアドレス信号の有効期
間が存在している。このことは、図３の本実施形態にお
ける動作タイミング図に示されており、図３（ａ）のク
ロック信号１０６のタイミングＴ1 、Ｔ2 、Ｔ3 および
Ｔ4 の間においては、図３（ｆ）に示されるように、ア
ドレス信号「０」１１１における有効アドレス１が存在
しており、図３（ａ）のクロック信号１０６のタイミン
グＴ2 、Ｔ3 、Ｔ4 およびＴ5 の間においては、図３
（ｈ）に示されるように、アドレス信号「０」１１２に
おける有効アドレス３が存在している。
【００１８】次に、本発明の半導体記憶装置におけるブ
ロック書込み回路の第２の実施形態について説明する。
図２は当該第２の実施形態の構成を示すブロック図であ
る。図２に示されるように、本実施形態のブロック書込
み回路は、行アドレス選択信号１０１、列アドレス選択
信号１０２、………、特別機能選択信号１０３の入力を
受けて、ブロック書込み判定信号１０４を出力するコマ
ンドデコード回路１と、ＯＲ回路３、フリップフロップ
４と、遅延素子１５と、ＮＯＲ回路１７および１８を含
むセットリセット・フリッププフロップ１６を含み、ブ
ロック書込み判定信号１０４、バンク選択信号１０５お
よびクロック信号１０６を入力して、ブロック書込み禁
止信号“０”１０７を出力するブロック１４と、当該ブ
ロック１４と同一の回路構成より成り、ブロック書込み
判定信号１０４、クロック信号１０６およびバンク選択
信号１０５の反転信号１０８を入力してブロック書込み
禁止信号“１”１０９を出力するブロック１９と、ブロ
ック書込み禁止信号「０」１０７、クロック信号１０６
およびバンク選択信号１０５を入力して、これらの論理
和を出力するＯＲ回路９と、このＯＲ回路９の出力とア
ドレス信号１１０を入力して、アドレス信号「０」１１
１を出力するフリップフロップ１０と、ブロック書込み
禁止信号「１」１０９、クロック信号１０６およびバン
ク選択信号１０５の反転信号１０８を入力して、これら
の論理和を出力するＯＲ回路１１と、このＯＲ回路１１
の出力とアドレス信号１１０を入力して、アドレス信号
「１」１１２を出力するフリップフロップ１２と、バン
ク選択信号１０５を反転して出力するインバータ１３と
を備えて構成される。図２においては、ブロック１９の
内部構成がブロック１４の内部構成と全く同一であるた
め、当該内部構成の記載が省略されている。図１との対
比により明らかなように、本実施形態の第１の実施形態
との相違点は、ブロック１４の内部におけるフリップフ
ロップ４以降の回路構成の差異にある。
ロック書込み回路の第２の実施形態について説明する。
図２は当該第２の実施形態の構成を示すブロック図であ
る。図２に示されるように、本実施形態のブロック書込
み回路は、行アドレス選択信号１０１、列アドレス選択
信号１０２、………、特別機能選択信号１０３の入力を
受けて、ブロック書込み判定信号１０４を出力するコマ
ンドデコード回路１と、ＯＲ回路３、フリップフロップ
４と、遅延素子１５と、ＮＯＲ回路１７および１８を含
むセットリセット・フリッププフロップ１６を含み、ブ
ロック書込み判定信号１０４、バンク選択信号１０５お
よびクロック信号１０６を入力して、ブロック書込み禁
止信号“０”１０７を出力するブロック１４と、当該ブ
ロック１４と同一の回路構成より成り、ブロック書込み
判定信号１０４、クロック信号１０６およびバンク選択
信号１０５の反転信号１０８を入力してブロック書込み
禁止信号“１”１０９を出力するブロック１９と、ブロ
ック書込み禁止信号「０」１０７、クロック信号１０６
およびバンク選択信号１０５を入力して、これらの論理
和を出力するＯＲ回路９と、このＯＲ回路９の出力とア
ドレス信号１１０を入力して、アドレス信号「０」１１
１を出力するフリップフロップ１０と、ブロック書込み
禁止信号「１」１０９、クロック信号１０６およびバン
ク選択信号１０５の反転信号１０８を入力して、これら
の論理和を出力するＯＲ回路１１と、このＯＲ回路１１
の出力とアドレス信号１１０を入力して、アドレス信号
「１」１１２を出力するフリップフロップ１２と、バン
ク選択信号１０５を反転して出力するインバータ１３と
を備えて構成される。図２においては、ブロック１９の
内部構成がブロック１４の内部構成と全く同一であるた
め、当該内部構成の記載が省略されている。図１との対
比により明らかなように、本実施形態の第１の実施形態
との相違点は、ブロック１４の内部におけるフリップフ
ロップ４以降の回路構成の差異にある。
【００１９】また、図４（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）に示され
るのは、本実施形態における動作タイミング図である。
以下、図２および図４を参照して、当該ブロック書込み
回路の第２の実施形態の動作について説明する。
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）に示され
るのは、本実施形態における動作タイミング図である。
以下、図２および図４を参照して、当該ブロック書込み
回路の第２の実施形態の動作について説明する。
【００２０】図２において、コマンドデコード回路１に
おいては、前述の従来例の場合と同様に、行アドレス選
択信号１０１、列アドレス選択信号１０２、………、お
よび特別機能選択信号１０３を入力して、これらの信号
がデコードされて、所望の信号の組合わせに一致が生じ
た時点において“Ｈ”レベルの信号が抽出され、ブロッ
ク書込み判定信号１０４（図４（ｄ）参照）として出力
されて、ブロック１４に含まれるフリップフロップ４の
Ｄ端子と、ブロック１９内のフリップフロップのＤ端子
に入力される。また、ブロック１４に含まれるＯＲ回路
３に対しては、当該ブロック１４より出力されるブロッ
ク書込み禁止信号「０」１０７（図４（ｅ）参照）と、
バンク選択信号１０５（図４（ｂ）参照）とクロック信
号１０６（図４（ａ）参照）が入力されて、これらの信
号の論理和がとられて、その論理和出力はフリップフロ
ップ４のＣＬＫ端子に入力される。フリップフロップ４
においては、クロック信号１０６の入力を介して、当該
クロック信号１０６の立ち上がりに同期して、コマンド
デコード回路１より出力されるブロック書込み判定信号
１０４がラッチされる。そして、その際には、ＯＲ回路
３に入力されるバンク選択信号１０５（図４（ｂ）参
照）が“Ｌ”レベルであり、且つブロック１４より出力
されてＯＲ回路３に入力されるブロック書込み禁止信号
「０」１０７も“Ｌ”レベルであることが必要条件であ
る。このバンク選択信号１０５が“Ｌ”レベルという条
件により、所望の特定のバンクに対してのみブロック書
込み判定信号１０４が、フリップフロップ４においてラ
ッチされる。フリップフロップ４においてラッチされた
ブロック書込み判定信号１０４は、遅延素子１５と、セ
ットリセット・フリップフロップ１６に含まれるＮＯＲ
回路１７の一方の入力端に入力され、当該遅延素子１５
の出力は、セットリセット・フリップフロップ１６に含
まれるＮＯＲ回路１８の一方の入力端に入力される。こ
れにより、セットリセット・フリップフロップ１６より
出力されるブロック書込み禁止信号「０」１０７は、ク
ロック信号１０６に同期して立ち上がりが設定され、ま
た遅延素子１５による遅延作用により、当該ブロック書
込み禁止信号「０」１０７の立ち下がりは、セットリセ
ット・フリップフロップ１６におけるセット作用に対応
して設定される。
おいては、前述の従来例の場合と同様に、行アドレス選
択信号１０１、列アドレス選択信号１０２、………、お
よび特別機能選択信号１０３を入力して、これらの信号
がデコードされて、所望の信号の組合わせに一致が生じ
た時点において“Ｈ”レベルの信号が抽出され、ブロッ
ク書込み判定信号１０４（図４（ｄ）参照）として出力
されて、ブロック１４に含まれるフリップフロップ４の
Ｄ端子と、ブロック１９内のフリップフロップのＤ端子
に入力される。また、ブロック１４に含まれるＯＲ回路
３に対しては、当該ブロック１４より出力されるブロッ
ク書込み禁止信号「０」１０７（図４（ｅ）参照）と、
バンク選択信号１０５（図４（ｂ）参照）とクロック信
号１０６（図４（ａ）参照）が入力されて、これらの信
号の論理和がとられて、その論理和出力はフリップフロ
ップ４のＣＬＫ端子に入力される。フリップフロップ４
においては、クロック信号１０６の入力を介して、当該
クロック信号１０６の立ち上がりに同期して、コマンド
デコード回路１より出力されるブロック書込み判定信号
１０４がラッチされる。そして、その際には、ＯＲ回路
３に入力されるバンク選択信号１０５（図４（ｂ）参
照）が“Ｌ”レベルであり、且つブロック１４より出力
されてＯＲ回路３に入力されるブロック書込み禁止信号
「０」１０７も“Ｌ”レベルであることが必要条件であ
る。このバンク選択信号１０５が“Ｌ”レベルという条
件により、所望の特定のバンクに対してのみブロック書
込み判定信号１０４が、フリップフロップ４においてラ
ッチされる。フリップフロップ４においてラッチされた
ブロック書込み判定信号１０４は、遅延素子１５と、セ
ットリセット・フリップフロップ１６に含まれるＮＯＲ
回路１７の一方の入力端に入力され、当該遅延素子１５
の出力は、セットリセット・フリップフロップ１６に含
まれるＮＯＲ回路１８の一方の入力端に入力される。こ
れにより、セットリセット・フリップフロップ１６より
出力されるブロック書込み禁止信号「０」１０７は、ク
ロック信号１０６に同期して立ち上がりが設定され、ま
た遅延素子１５による遅延作用により、当該ブロック書
込み禁止信号「０」１０７の立ち下がりは、セットリセ
ット・フリップフロップ１６におけるセット作用に対応
して設定される。
【００２１】この第２の実施形態による利点は、ブロッ
ク回路１４に対してブロック書込み判定信号１０４が入
力された後に、次のブロック書込み判定信号１０４が入
力されるまでの時間が、遅延素子１５による遅延時間に
より決定されるために、クロック信号１０６の周期が長
くなった場合に、所要の判定信号と判定信号との間に挿
入されるクロックの数を少なくすることができるという
ことである。このことを具体的な数値を用いて説明する
と、例えば、クロック周期を１０ｎｓとし、ブロック書
込み処理に要する時間が３０ｎｓであるものと想定する
と、クロック周期が２０ｎｓの場合には、第１の実施形
態においては、３クロックに対応するブロック書込み処
理時間が６０ｎｓであるのに対して、本実施形態におい
ては、飽くまでも、前記ブロック書込み処理に要する時
間の３０ｎｓそのものであり、対応するクロック信号の
周期としては、２クロック分に相当する４０ｎｓでよい
ことになり、１クロック分に相当する処理時間が短縮さ
れ、第１の実施形態に比較して、より高速のブロック書
込み処理が実現される。
ク回路１４に対してブロック書込み判定信号１０４が入
力された後に、次のブロック書込み判定信号１０４が入
力されるまでの時間が、遅延素子１５による遅延時間に
より決定されるために、クロック信号１０６の周期が長
くなった場合に、所要の判定信号と判定信号との間に挿
入されるクロックの数を少なくすることができるという
ことである。このことを具体的な数値を用いて説明する
と、例えば、クロック周期を１０ｎｓとし、ブロック書
込み処理に要する時間が３０ｎｓであるものと想定する
と、クロック周期が２０ｎｓの場合には、第１の実施形
態においては、３クロックに対応するブロック書込み処
理時間が６０ｎｓであるのに対して、本実施形態におい
ては、飽くまでも、前記ブロック書込み処理に要する時
間の３０ｎｓそのものであり、対応するクロック信号の
周期としては、２クロック分に相当する４０ｎｓでよい
ことになり、１クロック分に相当する処理時間が短縮さ
れ、第１の実施形態に比較して、より高速のブロック書
込み処理が実現される。
【００２２】
【発明の効果】以上説明したように、本発明は、複数の
バンクの各バンクごとに、ブロック書込み判定信号に対
するラッチ回路、およびアドレス信号に対するラッチ回
路を設け、当該ブロック書込み判定信号の処理を各バン
クごとに並列処理することにより、ブロック書込み処理
速度の高お速化を図ることができるという効果がある。
バンクの各バンクごとに、ブロック書込み判定信号に対
するラッチ回路、およびアドレス信号に対するラッチ回
路を設け、当該ブロック書込み判定信号の処理を各バン
クごとに並列処理することにより、ブロック書込み処理
速度の高お速化を図ることができるという効果がある。
【図１】本発明の第１の実施形態におけるブロック書込
み回路の構成を示すブロック図である。
み回路の構成を示すブロック図である。
【図２】本発明の第２の実施形態におけるブロック書込
み回路の構成を示すブロック図である。
み回路の構成を示すブロック図である。
【図３】前記第１の実施形態におけるブロック書込み回
路の動作タイミング図である。
路の動作タイミング図である。
【図４】前記第２の実施形態におけるブロック書込み回
路の動作タイミング図である。
路の動作タイミング図である。
【図５】従来例におけるブロック書込み回路の構成を示
すブロック図である。
すブロック図である。
１ コマンドデコード回路 ２、８、１４、１９ ブロック ３、９、１１ ＯＲ回路 ４、６、７、１０、１２ フリップフロップ ５ ＮＡＮＤ回路 １３ インバータ １５ 遅延回路 １６ セットリセット・フリップフロップ １７、１８ ＮＯＲ回路
Claims (3)
- 【請求項１】 複数のバンクを有し、当該バンクに対応
して、ブロック書込禁止信号をラッチするブロック書込
み回路を備える同期式の半導体記憶装置において、 行アドレス選択信号、列アドレス選択信号および特別機
能選択信号を入力して、ブロック書込み判定信号を出力
するコマンドデコード回路と、 第ｉ（ｉ＝１，２，………，Ｎ）のバンク選択信号およ
びクロック信号を介して、前記コマンドデコード回路よ
り出力されるブロック書込み判定信号の内より、第ｉの
バンクに対応するブロック書込み判定信号をラッチし、
第ｉのバンクに対応する第ｉのブロック書込み禁止信号
を出力する第ｉのブロック回路と、 所定のアドレス信号、前記第ｉのブロック書込み禁止信
号、前記第ｉのバンク選択信号およびクロック信号を入
力して、第ｉのバンク用アドレス信号を出力する第ｉの
論理回路と、 を少くとも含むブロック書込み回路を部分回路として備
えることを特徴とする半導体記憶装置。 - 【請求項２】 前記第ｉのブロック回路が、前記第ｉの
バンク選択信号、前記クロック信号および当該第ｉのブ
ロック回路より出力される前記第ｉのブロック書込み禁
止信号を入力して、これらの信号の論理和を出力するＯ
Ｒ回路と、 前記ＯＲ回路より出力される論理信号を介して、前記コ
マンドデコード回路より出力されるブロック書込み判定
信号を入力してラッチする第１のフリップフロップと、 前記第１のフリップフロップより出力される論理信号お
よび前記クロック信号を入力して、これらの信号の論理
積を出力するＮＡＮＤ回路と、 縦続接続されてシフトレジスタを形成し、前記ＮＡＮＤ
回路より出力される論理信号をそれぞれのセット端子に
入力して、当該シフトレジスタより前記第ｉのブロック
書込み禁止信号を出力する第２および第３のフリップフ
ロップと、 を備えて構成され、 前記論理回路が、前記第ｉのブロック書込み禁止信号、
前記第ｉのバンク選択信号および前記クロック信号を入
力して、これらの信号の論理和を出力するＯＲ回路と、 前記ＯＲ回路より出力される論理信号を介して、所定の
アドレス信号をラッチし、第ｉのバンク用アドレス信号
を出力する第ｉのフリップフロップと、 を備えて構成されることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記第ｉのブロック回路が、前記第ｉの
バンク選択信号、前記クロック信号および当該第ｉのブ
ロック回路より出力される前記第ｉのブロック書込み禁
止信号を入力して、これらの信号の論理和を出力するＯ
Ｒ回路と、 前記ＯＲ回路より出力される論理信号を介して、前記コ
マンドデコード回路より出力されるブロック書込み判定
信号を入力してラッチする第１のフリップフロップと、 前記第１のフリップフロップより出力される論理信号を
入力して、当該論理信号を所定時間遅延させて出力する
遅延回路と、 前記第１のフリップフロップより出力される論理信号お
よび前記遅延回路より出力される論理信号を入力して、
前記第ｉのブロック書込み禁止信号を出力するセットリ
セット・フリップフロップと、 を備えて構成され、 前記論理回路が、前記第ｉのブロック書込み禁止信号、
前記第ｉのバンク選択信号および前記クロック信号を入
力して、これらの信号の論理和を出力するＯＲ回路と、 前記ＯＲ回路より出力される論理信号を介して、所定の
アドレス信号をラッチし、第ｉのバンク用アドレス信号
を出力する第ｉのフリップフロップと、 を備えて構成されることを特徴とする請求項１記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221880A JP2853612B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体記憶装置 |
| US08/691,396 US5654934A (en) | 1995-08-30 | 1996-08-02 | Semiconductor memory employing a block-write system |
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