JPS6124094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体記憶技術さらには電気的に書込み消
去可能な読出し専用の半導体記憶装置におけるデータの
書込み消去方式に適用して特に有効な技術に関し、例え
ばＥＥＦＲＯＭ　（エレクトリカル・イレイサブル・プ
ログラム・リード・オンリ・メモリ）装置の書込み消去
回路に利用して有効な技術シこ関する。

［背景技術］ 従来、電気的に情報を書込み、消去できるようにされた
読出し真田の半導体記憶装置として、例えばＭＮＯＳ　
（メタル・ナイトライド・オキサイド・セミコンダクタ
）と呼ばれる絶縁ゲート型電界効果トランジスタを記憶
素子として使用したＥＥＰＲＯＭ装置が提案されている
。ＭＮＯＳは、ゲート電極の下に形成された窒化膜（Ｓ
　ｉ　３　Ｎ４膜）と酸化膜（Ｓｉ０２膜）との界面に
、トンネル効果によって電荷をトラップしてデータの書
込みを行なうものであり、消去の際には逆電圧を印加し
てトラップされていた電荷を引き抜く。

上記のようなＥＥＰＲＯＭ装置におけるデータの書込み
消去方式として、本発明者は、書込み時にはＭＮＯＳが
形成されたウェル領域を接地電位にしてゲート電極に＋
１５Ｖのような高電圧を印加させて電荷の注入を行ない
、また、消去時にはゲート電極を接地電位にしてウェル
領域に＋１５Ｖの電圧を印加させて電荷を引き抜くよう
にしたものを開発した。

しかしながら、上記のような書込み消去方式では、書込
み電圧と消去電圧が等しいため、電子とホールの移動度
の違いにより′、最小消去時間が最小書込み時間のおよ
そ１０倍程度も長くなるという不都合がある。

すなわち、書込みおよび消去電圧ＶＰＰと所要時間との
関係を時間軸を対数目盛としたグラフで示すと、第５図
に示すごとく、書込み特性は実線Ａ、消去特性は実線Ｂ
のようにほぼ右下がりの直線になる。従って書込み電圧
と消去電圧を等しく（Ｖｐｐ１）すると、消去に要する
時間ｔＥは書込みに要するｔｐのおよそ１０倍となる。

その結果、ＥＥＰＲＯＭ装置全体のデータ書換えに要す
る時間が大幅に長くなってしまう。（なお、ＥＥＰＲＯ
Ｍについては、特開昭５５−１５６３７０号公報に比較
的詳しく説明されている。）［発明の目的］ この発明の目的は、ＥＥＰＲＯＭ装置におけるデータ消
去時間を書込み時間をほぼ等しくさせて、トータルのデ
ータ書換え時間を短縮できるようにする書込み消去方式
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要〕 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、書込み、消去を制御する信号に応じて異なる
２つの電圧を発生可能な昇圧回路を設け、データ消去時
には書込み時よりも高い電圧を不揮発性の記憶素子に逆
向きに印加して電荷を引き抜くように構成することによ
って、書込み電圧により注入された電荷をそれよりも高
い電圧で引き抜くことで消去時間を書込み時間と同じ程
度まで短くさせ、これによってＥＥＰＲＯＭ装置の全デ
ータの書換えに要する時間を短縮させるという上記目的
を達成するものである。

［実施例］ 第１図は、本発明が適用されるＥＥＰＲＯＭ装置全体の
概略構成を示すブロック図である。

同図において、１は複数個のメモリセルが例えば２５６
Ｘ２５６ビツトのマトリックス状に配設されてなるメモ
リアレイである。メモリアレイ１を構成する各メモリセ
ルは、第２図に示すようにワード線ＷＬにゲート端子が
接続され、データ線（もしくはビット線）ＤＬにドレイ
ン端子が接続された選択用スイッチＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　ｓと、この選択用スイッチＭＯ８ＦＥＴＱｓの
ソースと回路の接地点との間に接続されたＭＮＯＳ等か
らなる不揮発性の記憶素子Ｑｍとによって構成されてい
る。

また、特に制限されないが、メモリアレイ１は　。

各行がワード（８ビツト）単位に分割されて、ワード単
位で列方向（データ線方向）に並んで配設されたメモリ
セル群（２５６ワード）は、同一のウェル領域上に形成
されている。

メモリアレイ１の両側には、２５６本のワード線の中か
ら１本のワード線を選択するＸデコーダと、書込み時に
記憶素子（ＭＮＯＳ）のゲート電極に＋１５Ｖのような
高電圧（書込み電圧）ＶｐＰｌを印加する書込み回路と
が一体になったＸ系選択回路２ａ、２ｂが配設されてい
る。このように、Ｘ系選択回路２ａ、２ｂをメモリアレ
イｌの両側に配設したの畔、ワード線の最小配設間隔内
−に比較的大きな各Ｘデコーダおよび書込み回路を配設
するのが困難であるため、メモリアレイの左右に交互に
書込み回路を配設することによりワード線のピッチを最
小にできるようにするためである。

また、メモリアレイ１の外側（図面では乍側）には、ワ
ード線と平行ｔｏｙゲートと消去回路が一体になったＹ
系選択回路３が配設されている。このＹ系選択回路３と
隣接してセンスアンプ４が設けられており、Ｙ系選択回
路３内のＹゲートは、Ｙ系のアドレス信号をデコードす
るＹデコーダ５からの選択信号によって、データ読出し
時に、上記８ビツトのメモリセルが接続された８本のデ
ータ線をセンスアンプ４に接続して、読出し信号を増幅
させる。また、Ｙ系選択回路３内の消去回路は、データ
消去時に、Ｙデコーダ５がら供給される選択信号に基づ
いて、対応する８ビツトのメモリセルが形成されている
ウェル領域に上記書込み電圧Ｖ　Ｐ　Ｐ　１よりも高い
消去電圧Ｖ　Ｐ　Ｐ　２を印加させる。

センスアンプ４によって増幅された読出しデータは、入
出力バッファ回路６を介して外部端子Ｉ１０へ出力され
る。

メモリアレイ１の上記Ｙ系選択回路３と反対側の一側（
図面では上側）には、メモリアレイ１内の各データ線に
接続された書込阻止回路７が配設されている。この書込
咀止回ｗｉ７は、データ書込み時に、書込み（電荷の注
入）を必要としない記憶素子のドレインに書込み電圧Ｖ
　Ｐ　Ｐ　１と同じような高電圧を印加して書込みを阻
止する。

ＭＮＯＳのような記憶素子にあっては、ウェル領域を接
地電位にしてゲート電極に１５Ｖのような高電圧（Ｖｐ
ｐ１）を印加すると、トンネル効果によりゲート電極下
の窒化膜と酸化膜との界面に電荷がトラップされる。し
かし、このときＭＮＯＳのドレイン領域に書込み電圧（
Ｖｐｐ１）と同じような高電圧が印加されると、トンネ
ル効果による電荷の注入が起こらない。これによって、
データｚｚ　１　＃ｌ、　ＩＩ　Ｑ　Ｉｔに応じた書込
みが可能にされる。

さらに、この実施例では、書込み時および消去時に、＋
５Ｖのような電源電圧Ｖｃｃを昇圧して、上記書込み電
圧ｖｐｐ１や消去電圧Ｖ　Ｐ　Ｐ　２を発生して上記Ｘ
系選択回路２ａ、２ｂ内の書込回路やＹ系選択回路３内
の消去回路および書込阻止回路７に供給する昇圧回路８
と、外部から供給されるチップイネーブル信号ＧＥやラ
イトイネーブル信号Ｗ１”のような複数の制御信号に基
づいて、上記昇圧回路８やＸ系選択回路２ａ、２ｂ、Ｙ
系選択回路３等を制御するための内部制御信号を形成す
る制御回路９が設けられている。

第３図には、上記昇圧回路８の一実施例が示されている
。

昇圧回路８は、外部から供給される＋５ｖのような電源
電圧Ｖｃｃから電荷の供給を受けて除々にレベルを押し
上げて、電源電圧Ｖｃｃよりもはるかに高い２０〜２５
Ｖのような電圧を発生するチャージポンプエ０と、この
チャージポンプＩＯで発生される電圧を制限して一定の
書込み電圧ＶＰＰ１と消去電圧Ｖ　Ｐ　Ｐ　２を形成す
るためのクランプダイオードＤ、、Ｄ２と、これらのク
ランプダイオードＤ１とＤ２にそれぞれ直列に接続さ九
たスイッチＭＯ８ＦＥＴＱ、ｚ　、Ｑ２とによって構成
されている。

つまり、書込み時間ｔｐと消去時間ｔＥを規定するため
には、書込み電圧Ｖ　ｐ　Ｐ　１と消去電圧ＶＰＰ２を
比較的正確に決めてやる必要がある。しかし、チャージ
ポンプ１０のみでは、これを構成する素子のバラツキ等
によって昇圧される電圧のレベルがかなり変動してしま
う。そこで、上記実施例では、比較的精度よく形成でき
るクランプダイオードＤ　１　＋　’Ｄ　２を用いて、
チャージポンプ１０で昇圧された電圧をクランプダイオ
ードのブレークダウン電圧でクランプして、安定した書
込み電圧ＶＰＰ１と消去電圧Ｖ　Ｐ　Ｐ　２を発生させ
るようにされている。

上記クランプダイオードＤ１とＤ２は、それぞれ署込み
電圧Ｖ　Ｐ　Ｐ　ｚと消去電圧ＶＰＰ２Ｌ；等しいブレ
ークダウン電圧を有するように形成されている。このよ
うにブレークダウン電圧の異なるダイオードは、例えば
ツェナーダイオードを用いてその半導体領域へのイオン
打込み量を適当に制御してやることにより、かなり精度
よく形成することができる。

上記各スイッチＭＯ５ＦＥＴＱ１とＱｚのゲート端子に
は、前記制御回路９から供給される制御信号Ａ１とＡ２
が印加されている。制御信号Ａ１は、データ書込み時に
のみハイレベルにされ、制御信号Ａ２はデータ消去時に
のみハイレベルにされるような信号である。これらの制
御信号Ａ１とＡ、とによッテスイッチＭＯ８ＦＥＴＱ１
とＱｚがオン、オフ制御される。

従って、データ書込み時にチャージポンプ１０が動作さ
れるとともに、制御回路９からハイレベルの制御信号Ａ
１が昇圧回路８に供給されると。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２はオフされた状態でＭＯ
ＳＦＥＴ　Ｑ　１がオンされる。そのため、チャージポ
ンプ１０の出力電圧がダイオードＤ１のブレークダウン
電圧（Ｖｐｐｔ）以上になると、チャージポンプ１０か
らダイオードＤ１およびＭＯ８ＦＥＴＱ１を通って電流
が流れる。これによって、昇圧回路８の出力電圧はダイ
オードＤ１のブレークダウン電圧すなわちＶＰＰｔに固
定され、これが前記Ｘ系選択回路２ａ、２ｂ内の書込み
回路や書込阻止回路７に供給される。

一方、データ消去時には、制御回路９からハイレベルの
制御信号Ａ２が昇圧回路８に供給され、Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　１がオフされた状態でＭＯＳＦＥＴ　Ｑ　
２がオンされる。その結果、ダイオードＤ２に電流が流
れて、昇圧回路８の出力がダイオードＤ２のブレークダ
ウン電圧すなわちｖｐ　Ｐ２に固定され、これがＹ系選
択回路３内の消去回路に供給される。

しかも、上記実施例では、予めクランプダイオードＤ１
とＤ２のブレークダウン電圧が、第５図に破線で示すよ
うに、消去時間（ｔｇ）を書込み時間ｔｐと同じにする
ような書込み電圧Ｖ　Ｐ　Ｐ　１と消去電圧Ｖ　Ｐ　Ｐ
　２に一致するようにダイオードＤ　１　ｔ　Ｄ　２が
形成される。その結果、書込み時よりも高い電圧で消去
が行なわれるようになり、消去に要する時間ｔＥが書込
みに要する時間ｔｐとほぼ同じになって、全データの書
換えシ；ａ％要な時間が大幅に短縮される。

さらに、上記実施例では、チャージポンプ１０の出力端
子と電源電圧ＶＣＣとの間にダイオード接続されたＭＯ
８ＦＥＴＱａが設けられてｌ、Ｎるに（ｉＦ）　Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　３は、そのゲート端子が電源電圧
Ｖｃｃに接続されているため、チャージポンプ１０の出
力電圧がＶｃｃレベル（５ｖ）に達するまではオン状態
にされている。これによって、チャージポンプ１０の昇
圧開始直後は、チャ−−ジポンプ１０の出力端子がＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓを通して電源電圧Ｖｃｃまで
チャージアップされるようになり、目標の電圧まで昇圧
されるのに要する時間が短縮される。

なお、上記チャージポンプ１０は、特に制限されないが
、例えば第４図に示すように構成することができる。

すなわち、電源電圧Ｖｃｃと出力端子との間に番よ、ダ
イオード接続された複数個のＭＯ５ＦＥＴＱｄ１１　Ｑ
　ｄ　２　ｔ・・・・Ｑ　ｄ　ｍが直列に接続され、各
ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　１〜Ｑ　ｄ　ｍのゲート
接続側のノードＮ１〜Ｎｍには、それぞれキャノ（シタ
Ｃ１ｅ　Ｃ２、・・・・Ｃｍが接続されている。そして
、各キャパシタＣ１〜Ｃｍの反対側の端子には、制御回
路９から供給される互いに逆相関係の２つのクロックパ
ルスφ、Ｔが印加されるようにされて％Ｎる。

クロックパルスφがハイレベルｔ；変化すると、奇数番
目のキャパシタＣ１ｐ　ｃ、ｔ・・・・を介してノード
Ｎｌ、Ｎ３．・・・・のレベルが持ち上げられるため、
ＭＯ８ＦＥＴＱｄｚ　、Ｑｄａ−・・・・が瞬間的にオ
ンされてノードＮ、、Ｎ３．・・・・の電荷がノードＮ
、、Ｎ４　、・・・・側へ送られる。

このとき、ＭＯ８ＦＥＴＱｄｚ　−Ｑｄ４．・・・・は
オフ状態にあるため、電荷が逆方向（ＶＣＣ供給側）へ
流れることはない。次にクロックツ（ルスφがハイレベ
ルに変化すると、偶数番目のキャノ（シタＣ２ｔ　Ｃ４
ｙ　・・・・を介してノードＮ　２　ｇ　Ｎ　４　ｔ・
・・・のレベルが持ち上げられて、ＭＯ８ＦＥＴＱｄ２
　ｇ　Ｑｄ＋　＋　・・・・を介してノードＮ、、Ｎｓ
。

・・・・側へ電荷が送られる。

このようにして、除々に電荷が出力端子側へ送られて行
くことにより、チャージポンプ１０の出力電圧が昇圧さ
れて行く。上記チャージポンプ１０は各段において少し
ずつロスがあるため、各段で５ｖずつ昇圧してやること
はできないが、適当な段数だけＭＯ８ＦＥＴＱｄとキャ
パシタＣを接続してやることにより、所望の電圧を得る
ことができる。例えば実施例のように、チャージポンプ
１０によって２０〜２５Ｖの電圧を発生したい場合には
、ＭＯ８ＦＥＴＱｄとキャパシタＣとからなる段を、１
０段程度接続してやればよい。

なお、上記実施例の場合、昇圧回路８で発生された書込
み電圧ＶＰＰ１や消去電圧ｖｐ　Ｐ２の供給を受ける側
の書込回路や消去回路内側こ、第４図のチャージポンプ
の各段と同じような構成の段を一段（もしくは数段）設
けて昇圧させ、昇圧回路８からの供給経路の途中でのロ
スを補なうように構成してもよい。

［効果］ 書込み、消去を制御する信号に応じて異なる２つの電圧
を発生可能な昇圧回路を設け、データ消去時には書込み
時よりも高い電圧を不揮発性の記憶素子に逆向きに印加
して電荷を引き抜くようにしたので、書込み電圧により
注入された電荷がそれよりも高い電圧で引き抜かれるよ
うになるという作用により、消去時間が書込み時間と同
じ程度まで短くされ、その結果ＥＥＰＲＯＭ装置の全デ
ータの書換えに要する時間が大幅に短縮されるという効
果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば前記実施例におけ
る昇圧回路８は、第３図および第４図に示す実施例の構
成に限定されず、種々の変形例が考えられる。また、ク
ランプダイオードＤ１＋Ｄ２は同一のチップ上に形成さ
れる必要はなく、外付けのダイオードにすることも可能
である。

［利用分野］ 以上の説明では、主として本発明者によってなされた発
明を、その背景となった利用分野であるＭＮＯＳを記憶
素子としたＥＥＰＲＯＭ装置番こ適用したものについて
説明したが、それに限定されず、ブローティングゲート
型トンネル注入方式のＭＯＳＦＥＴその低電気的に書込
み消去可能な不揮発性記憶素子を用いたすべての半導体
記憶装置、に利用することができる。

【図面の簡単な説明】

第１図は、本発明が適用されるＥＥＰＲＯＭ装置の一例
を示すブロック図、 第２図は、ＥＥＦＲＯＭ装置のメモリセルの構成の一例
を示す回路図、 第３図は、昇圧回路の一実施例を示す回路構成図、 第４図は、チャージポンプの構成例を示す回路図、 第５図は、書込み電圧および消去電圧と、書込み、消去
に要する時間との関係を示す説明図である。 １・・・・メモリアレイ、２ａ、２ｂ１・・・Ｘ系選択
回路、３・・・・Ｙ系選択回路、４・・・・センスアン
プ、５・・・・Ｙデコーダ、６・・・・入出力バッファ
回路、７・・・・書込阻止回路、８・・・・昇圧回路、
９・・・・制御回路、１０・・・・チャージポンプ、Ｑ
ｍ・・・・記憶素子（ＭＮＯＳ）、Ｑｓ・・・・選択用
スイッチＭＯ８ＦＥＴ、ＷＬ・・・・ワード線、ＤＬ・
・・・データ線、Ｄ１ｐＤ２・・・・クランプダイオー
ド、Ｑｌ、Ｑ２・・・・スイッチＭＯ８ＦＥＴ。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、不揮発性記憶素子からなるメモリアレイを備え、電
   気的にデータの書込み・消去が可能にされた半導体記憶
   装置であって、外部から供給される電源電圧に基づいて
   これよりも高い２種類の電圧を発生可能な昇圧回路が設
   けられ、該昇圧回路により発生される低い方の電圧によ
   って上記記憶素子への書込みが行なわれるとともに、上
   記昇圧回路により発生される高い方の電圧によって上記
   記憶素子に記憶された情報の消去が行なわれるようにさ
   れてなることを特徴とする半導体記憶装置。 ２、上記昇圧回路は、チャージポンプ回路とこのチャー
   ジポンプ回路で昇圧された電圧を一定のレベルに固定す
   るクランプ手段とから構成されてなることを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。 ３、上記クランプ手段は、各々異なるブレークダウン電
   圧を有するようにされた少なくとも２つのクランプダイ
   オードと、このクランプダイオードと直列に接続され、
   書込み時または消去時にそれぞれオン状態にされるスイ
   ッチ手段とにより構成され、上記各クランプダイオード
   のブレークダウン電圧が書込み電圧と消去電圧にそれぞ
   れ一致するように形成されてなることを特徴とする特許
   請求の範囲第２項記載の半導体記憶装置。