JP4068247B2 - プログラム動作を選択する不揮発性半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するものであり、より詳しくは、プログラム動作をする不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
電気的にプログラム及び消去読出動作ができる不揮発性メモリ装置のうち、フラッシュメモリ装置は、データ処理において、動作速度が速い。フラッシュメモリ装置の高速動作の長所は、携帯用コンピューター装置、セルラーフォン、又はディジタルスティルカメラに非常に好適である。一般的にフラッシュメモリは、２つに分類され、メモリセルがビットラインに直列に連結されるナンド型（NAND type）とメモリセルがビットラインに並列に連結されるノア型（NOR type）がある。よく知られたように、ノアタイプのフラッシュメモリは、データ処理速度が問題であり、ノアタイプがナンド型より高周波メモリシステムでもっと有利である。
【０００３】
図１は、マルチビット貯蔵のため、使用されるフラッシュメモリセルの断面図である。
【０００４】
Ｐ＋半導体基板２にＮ＋不純物で形成されたソース３及びドレーン４が基板２に定義されるチャンネル領域を介して互いに外れている。フローティングゲート６が１００オングストローム以下の薄い絶縁膜７を介してチャンネル領域上に形成され、O-N-O（Oxide−Nitride−Oxide）のような薄い絶縁膜９を介してフローティングゲート６とコントロールゲート８が分離される。ソース３、ドレーン４、コントロールゲート８、そして半導体基板２は、プログラム、消去、読出動作のための電源電圧Ｖｓ（ソース電圧）、Ｖｄ（ドレーン電圧）、Ｖｇ（ゲート電圧）、Ｖｂ（バルク電圧）に、各々連結される。
【０００５】
一般的なプログラムにおいて、選択されたメモリセルは、チャンネル領域とフローティングゲート６の間のホット電子注入（hot electron injection）によってプログラムされ、ホット電子注入は、ソース３及び基板２が接地され、高電圧がコントロールゲート８に印加され、ホットエレクトロンを発生させるため、ドレーン４に５−６Ｖの電圧を印加することによって行われる。プログラムされた後、選択されたメモリセルのスレショルド電圧は、電子の蓄積によって増加される。プログラムされたセルのデータを読出するため、ドレーン４に約１Ｖの電圧を印加し、コントロールゲート８に約４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維持させる。スレショルド電圧が増加されたプログラムされたメモリセルは、読出動作の間、ゲート電圧の上昇を防ぐ役割を果たし、プログラムされたセルは、６−７Ｖのスレショルド電圧を有するオフ−セルと見なす。
【０００６】
メモリセルの消去は、Ｆ−Ｎトンネリング（Fowler−Nordheim）によって行われ、Ｆ−Ｎトンネリングは、コントロールゲート８に約−１０Ｖの負の電圧を印加し、バルクとコントロールゲート８との間にトンネリングを発生させるため基板９又バルク）に約５Ｖの正の高電圧を印加する。このとき、ドレーンは、高インピーダンス状態（フローティング状態である。電圧バイアス電圧条件によってコントロールゲート８とバルク領域との間に強い電界が形成され、そのため、電子がソースに放出される。一般的に、Ｆ−Ｎトンネリングは、１００オングストローム以下の薄い絶縁膜によって隔離されるフローティングゲートとバルク領域との間に６−７ＭＶ／cmの電界が形成されるとき、発生される。消去されたセルは、前よりスレショルド電圧がさらに低くなり、１−３Ｖのスレショルド電圧を有するオン−セルに感知される。
【０００７】
一般的なフラッシュメモリのメモリセル構造において、バルク領域（又は基板）は、メモリセル活性領域の結合であり、同一バルク領域内に形成されたメモリセルは同時に消去される。そのため、消去単位（例えば、６４Ｋ、以下セクタと称する）は、バルク領域の分離数によって決定される。表１は、プログラム消去及び読出動作時電圧レベルを示す。
【０００８】
【表１】
【０００９】
図２（Ａ）から分かるように、バイアス条件で、約５Ｖの電圧が印加されるドレーンで０Ｖが印加されるソース端子に約400μAの電流が流れる。ホット電子がチャンネル領域とフローティングゲートの間のトンネルオキサイド膜７を通してフローティングゲート６に蓄積される。セルトランジスター当たり400μAもなる多くの量の電流が流れることによって、多くの数のビットを１回にプログラムできない。一般的に、殆ど全てのフラッシュメモリは、バイト単位とかワードラインにプログラムが行われる。バイトを単位にプログラムを行う場合、３．２mA（400μA×8）の電流が消耗され、ワード単位にプログラムを行う場合、６．４mA（400μA×１６）の電流が消費される。
【００１０】
バイトや、ワード単位にプログラムが行われる場合、電源電圧からブーストされる５Ｖの電圧を作るため、複数のチャージポンブ回路が必要であり、そのため、レイアウト面積及び電流消費が増加する。
【００１１】
プログラム時、レイアウト面積と電流消費増加の問題を解決するため、ANDの間では、96VLSI Circuirsの“A ２.７only 8Mb×16 NOR Flash Memory”に記述したように、４回に亙って１ワードを４ビットずつプログラムする方法を提案した。
【００１２】
図３は、フラッシュ不揮発性半導体メモリ装置の構成を示すブロック図である。
【００１３】
フラッシュ不揮発性半導体メモリ装置は、メモリセルアレー１０、アドレスバッファ２０、行デコーダ３０、列デコーダ４０、Y−パスゲート回路５０、データ入出力ラインI／O0−I／O15に対応するデータ入出力バッファDBF0−DBF15、そしてビットライン選択信号S0−S3に対応する書き込み駆動回路W／D0−3乃至W／D12−15を備えている。メモリセルアレー１０は、行方向にワードラインと、列方向にビットラインとを含む。ビットラインが列デコーダから提供されるデコーディング信号の使用によってビットラインを選択するY−パスゲート回路５０に連結され、ビットラインは選択信号によって書き込み駆動回路に供給されるビットライン駆動信号に応じて活性化される。
【００１４】
メモリ装置のプログラム動作において、16個のデータビットが４ビット単位にデータバッファDBFiに最初に貯蔵される。このとき、４ビット単位にプログラムするため、４つのビットラインを同時に選択しなければならず、このため、書き込み駆動回路に同一のビットライン選択信号S0−S3を印加しなければならない。
【００１５】
図４は、プログラム動作時の、選択信号の波形を示す。
【００１６】
図４を参考すると、選択信号S0−S3が順次イネイブルされて４サイクルに亙って４ビット単位にワード（word）のためのプログラムが行われる。
【００１７】
外部電源電圧は、低い電源電圧の条件での動作の要求が増加することによって、low Vccとか広い範囲（wide range）のVccにもプログラム及び消去読出動作が要求されている傾向である。しかし上述のように、フラッシュ半導体メモリ装置は、低いVccで、プログラム動作を行うとき、チャージポンプ回路を通して供給される５Ｖの電圧を発生するが、長い時間かかるようになる。そして広い範囲Vccでは、低いVccを基準として１回できるが、プログラムビット数を分けて設計すると、プログラム動作を行うことができるが、従前よりプログラム動作回数が増加するようになる。そして相対的に高い電圧では、低いVccを基準としてプログラム動作を行うと、プログラムが行われるときまで、多くの量の電流が消費される問題点が発生される。
【００１８】
【発明が解決しようとする課題】
従って、本発明の目的は、上述の諸般問題点を解決するため、電源レベルと無関係に、最大なプログラム動作を実行できる不揮発性メモリ装置を提供することである。
【００１９】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、複数のプログラムサイクルが可能である。不揮発性半導体メモリ装置は、ビットラインとワードラインに連結される複数のメモリセルが形成されるメモリセルアレーと、複数のデータビットを受ける複数のデータバッファの間に配列される複数の書き込み駆動回路と、電源電圧の電流レベルに応じて書き込み駆動回路の制御のための複数の選択信号を発生する回路とを含む。選択信号は、プログラムサイクルのうち、１つでプログラムされるデータビットの数を決定する。
【００２０】
本発明によると、電源電圧のレベルに無関係に安定的なプログラムを行うことができる。
【００２１】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面、図５乃至９を参照して詳細に説明する。
【００２２】
図５を参照すると、フラッシュメモリは、メモリセルアレー１００、アドレスバッファ１１０、行デコーダ１２０、列デコーダ１３０、y−パスゲート回路１４０、電源電圧検出回路１５０、選択制御回路１６０、データバッファDBF0−DBF15、そして書き込み駆動回路W／D0−W／D15とを含む。メモリセルアレー１００において、ワードラインとビットラインがマトリックス形態に配列され、セルトランジスターがビットラインと接地電圧の間に連結され、セルトランジスターのゲートはワードラインに連結され、セル構造をノア型セルアレー（NOR type cell array）と称する。
【００２３】
アドレスバッファ２０は、外部アドレス信号を受け、ワードライン及びビットラインを選択するためのアドレス信号を発生する。行デコーダ１３０は、ワードラインを選択するためアドレスバッファから提供されるアドレス信号をデコーディングし、列デコーダ１３０は、ビットラインを選択するためアドレスバッファ１１０から提供されるアドレス信号をデコーディングする。Y−パスゲート回路１４０、列デコーダ１３０から発生されるデコーディング信号に応じて、ビットラインを選択する。Vcc検証回路１５０は、基準電圧と外部Vccを比較した結果の検証信号Vcc＿detを発生する。Vcc＿detは、選択制御回路１６０に印加される。
【００２４】
選択制御回路１６は、選択回路１７０から発生される選択信号S0−S7に基づいて選択制御信号4BS0−4BS3を発生する。データバッファDBF0−DBF15は、４つのグループに分かれ、各グループは４つが１単位に構成された入力／出力ラインに対応する４つのデータバッファで構成される。データバッファに貯蔵された入力データは書き込み駆動回路の４つがセットで伝達され、各セットは、４つの書き込み駆動回路に対応される。書き込み駆動回路は、選択回路１７０から供給される選択信号S0−S7に応じて、Y−パスゲート回路１４０を通してビットラインにデータを伝達する。選択回路、各々は２つの書き込み駆動回路の制御のため設計される。
【００２５】
図６を参照すると、Vcc検出回路１５０は、ノアゲートNR1を通してプログラムイネイブル信号nPGM及びチップイネイブル信号nCEを受ける。ノアゲートNR1の出力は、抵抗R2の一端と基板電圧（又は接地電圧）との間に連結されるNMOSトランジスターMN1のゲートに連結される。抵抗R2の他端であるノードN1は、抵抗R1を通してVccと連結される。ノードN1は、又比較器COM1の一入力端にも連結され、比較器COMP1の他入力端は、基準電圧Vrefに連結される。比較器COM1の出力は、インバータI1を通して検出信号Vcc_detになる。ノードN1での電圧レベルは、Vccの変化に応じる。ノードN1から分配された電圧は、nPGM及びnCEが活性化状態として低レベルに維持されるとき、決定される。Vcc_detは、ノードN1の電圧がVrefより高い場合、高レベルに遷移され、ノードN1がVrefより低い場合、低レベルに遷移される。
【００２６】
図７を参照すると、選択制御回路は、偶数番目選択信号S0、S2、S4、S6を受けるナンドゲートD1−D4を含む。ナンドゲートD1−D4の各入力は、Vcc検出回路150から発生されるVcc＿detに連結される。ナンドゲートD1−D4の各入力は、インバータI2−I5を通して各々選択制御信号4BS0−4BS3になる。図８を参照すると、選択回路は、ナンドゲートD5、D8、D11、D14及びナンドゲートと直列に連結され、偶数番目選択信号S0、S2、S4、S6を発生するインバータI6、I8、I10、I12を含む。
【００２７】
選択制御信号4BS0−4BS3は、インバータI7、I9、I11、I13を通してナンドゲートD6、D9、D12、D15の出力と共にナンドゲートD7、D10、D13、D15に認可される。ナンドゲートD7、D10、D13、D16は、奇数番目選択信号S1、S3、S5、S7を発生する。ナンドゲートD5、D6、D8、D9、D11、D12、D14、D15は、列デコーダ130からそれに対応するデコーディング信号DA01−DA03、DA11−DA13、DA21−DA23、DA31−DA33、DA41−DA43、DA51−DA53、DA61−DA63、DA71−DA73を各々受ける。
【００２８】
図９及び図１０は、Vccが2.5Vより高い場合と低い場合の、選択信号の状態を示す。
【００２９】
まず、Vccが2.5Vよりも高いと、Vcc＿detは、高レベルになり、選択制御信号4BS0−4BS3は、偶数番目選択信号S0、S2、S4、S6のロジック状態による。S0が第1プログラムサイクルで活性化されるとき、4BS0は、他の選択制御信号が低レベルに維持される間、高レベルになる。図８で高レベルの4BS0によってS1は、高レベルになる。S0とS1が全部高レベルになることによって、書き込み駆動回路W/D0−W/D3が動作し、それによって、データバッファDBF0−DBF3から提供される4ビットのデータが4つの書き込み駆動回路W/D0−W/D3を通して対応するビットラインにアクセスされる。
【００３０】
その次、第2プログラムサイクルから、S2は高レベルにイネイブルされ、これは高レベルのS3を形成する。S2とS3がモード高レベルになることによって書き込み駆動回路W/D4−W/D7が動作し、それによってデータバッファDBF4−DBF7から提供される4ビットのデータが4つの書き込み駆動回路W/D4−W/D7を通して対応するビットラインにアクセスされる。
【００３１】
第3プログラムサイクルにおいて、高レベルのS4は、高レベルのS5を形成し、それによって、書き込み駆動回路W/D8−W/D11が動作し、それによってデータバッファDBF8−DBF11から提供される4ビットのデータが4つの書き込み駆動回路W/D8−W/D11を通して対応するビットラインにアクセスする。第4プログラムサイクルから、前述した方法と同一にS6とS7が高レベルになり、4番目セットを含む書き込み駆動回路WD12−WD15が動作し、それによってデータバッファDBF12−DBF15から提供される4ビットのデータが4つの書き込み駆動回路W/D12−W/D15を通して対応するビットラインにアクセスする。
【００３２】
図１０を参照すると、Vccが2.5Vより小さい場合、Vcc＿detは、低レベルに遷移され、それによって選択制御信号4BS0−4BS3は、全部低レベルに設定される。そのため、図１０から分かるように、コーディング入力に対応する選択信号S0−S7が活性化される。各選択信号が2つの書き込み駆動回路に割り当てられることによって、第1プログラムサイクルから、高レベルのS0は、書き込み駆動回路W/D0及びW/D1が2ビットのビットラインに対応するデータバッファDBF0、DBF1から提供される2ビットデータが伝達されるようにする。
【００３３】
第2プログラムサイクルから、高レベルのS1は、書き込み駆動回路W/D2及びW/D3が2ビットのビットラインに対応するデータバッファDBF2、DBF3から提供される2ビットデータが伝達されるようにする。第3プログラムサイクルから、高レベルのS2は、書き込み駆動回路W/D4及びW/D5が2ビットのビットラインに対応するデータバッファDBF4、DBF5から提供される2ビットデータが伝達されるようにする。第4プログラムサイクルから、高レベルのS3は、書き込み駆動回路W/D6及びW/D7が2ビットのビットラインに対応するデータバッファDBF6、DBF7から提供される2ビットデータが伝達されるようにする。
【００３４】
第5プログラムサイクルから、高レベルのS4は、書き込み駆動回路W/D8及びW/D9が2ビットのビットラインに対応するデータバッファDBF8、DBF9から提供される2ビットデータが伝達されるようにする。第6プログラムサイクルから、高レベルのS5は、書き込み駆動回路W/D10及びW/D11が2ビットのビットラインに対応するデータバッファDBF10、DBF11から提供される2ビットデータが伝達されるようにする。第7プログラムサイクルから、高レベルのS6は、書き込み駆動回路W/D12及びW/D13が2ビットのビットラインに対応するデータバッファDBF12、DBF13から提供される2ビットデータが伝達されるようにする。第8プログラムサイクルから、高レベルのS7は、書き込み駆動回路W/D14及びW/D15が2ビットのビットラインに対応するデータバッファDBF14、DBF15から提供される2ビットデータが伝達されるようにする。
【００３５】
上述のように、データビットのプログラム単位は、電源電圧の電流レベルによって限定される。本実施形態によると、高い電源電圧は、4ビットプログラム動作をイネイブルさせ、低い電源電圧は、2ビットのプログラム動作を遂行するようにする。本発明は、高い電源電圧でプログラムができ、チャージンプ回路なしに低い電源電圧でもプログラムができる。
【００３６】
以上から、本発明による回路の構成及び動作を説明し、また図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内で、多様な変化及び変更が可能である。
【００３７】
【発明の効果】
以上のような本発明によると、低い電源電圧でチャージポンブ回路を使用せずプログラムを行うことができ、高い電源電圧でもプログラムを行うことができる。
【図面の簡単な説明】
【図１】電気的に消去及びプログラムができるメモリセルの断面を示す図面である。
【図２】 プログラム電圧が印加されるフラッシュメモリセルの状態を示す図面である。
【図３】 従来技術によるフラッシュメモリ装置の構成を支援すブロック図である。
【図４】 図３から、プログラムの間、選択信号の波形を示す図面である。
【図５】 本発明によるフラッシュメモリ装置の構成を示すブロック図である。
【図６】 図５の電源感知界とを示す回路図である。
【図７】 図５の選択制御回路を示す回路図である。
【図８】 図５の選択回路を示す回路図である。
【図９】 Vccが２．５Ｖより高い場合、プログラムモードの間、選択信号の波形を示す図面である。
【図１０】 Vccが２．５Ｖより低い場合、プログラムモードの間、選択信号の波形を示す図面である。
【符号の説明】
１０、１００：メモリセルアレー
２０、１１０：アドレスバッファ
３０、１２０：行デコーダ
４０、１３０：列デコーダ
５０、１４０：Ｙ−パスゲート
１５０：電源検出回路
１６０：選択駆動回路
１７０：選択回路
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するものであり、より詳しくは、プログラム動作をする不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
電気的にプログラム及び消去読出動作ができる不揮発性メモリ装置のうち、フラッシュメモリ装置は、データ処理において、動作速度が速い。フラッシュメモリ装置の高速動作の長所は、携帯用コンピューター装置、セルラーフォン、又はディジタルスティルカメラに非常に好適である。一般的にフラッシュメモリは、２つに分類され、メモリセルがビットラインに直列に連結されるナンド型（NAND type）とメモリセルがビットラインに並列に連結されるノア型（NOR type）がある。よく知られたように、ノアタイプのフラッシュメモリは、データ処理速度が問題であり、ノアタイプがナンド型より高周波メモリシステムでもっと有利である。
【０００３】
図１は、マルチビット貯蔵のため、使用されるフラッシュメモリセルの断面図である。
【０００４】
Ｐ＋半導体基板２にＮ＋不純物で形成されたソース３及びドレーン４が基板２に定義されるチャンネル領域を介して互いに外れている。フローティングゲート６が１００オングストローム以下の薄い絶縁膜７を介してチャンネル領域上に形成され、O-N-O（Oxide−Nitride−Oxide）のような薄い絶縁膜９を介してフローティングゲート６とコントロールゲート８が分離される。ソース３、ドレーン４、コントロールゲート８、そして半導体基板２は、プログラム、消去、読出動作のための電源電圧Ｖｓ（ソース電圧）、Ｖｄ（ドレーン電圧）、Ｖｇ（ゲート電圧）、Ｖｂ（バルク電圧）に、各々連結される。
【０００５】
一般的なプログラムにおいて、選択されたメモリセルは、チャンネル領域とフローティングゲート６の間のホット電子注入（hot electron injection）によってプログラムされ、ホット電子注入は、ソース３及び基板２が接地され、高電圧がコントロールゲート８に印加され、ホットエレクトロンを発生させるため、ドレーン４に５−６Ｖの電圧を印加することによって行われる。プログラムされた後、選択されたメモリセルのスレショルド電圧は、電子の蓄積によって増加される。プログラムされたセルのデータを読出するため、ドレーン４に約１Ｖの電圧を印加し、コントロールゲート８に約４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維持させる。スレショルド電圧が増加されたプログラムされたメモリセルは、読出動作の間、ゲート電圧の上昇を防ぐ役割を果たし、プログラムされたセルは、６−７Ｖのスレショルド電圧を有するオフ−セルと見なす。
【０００６】
メモリセルの消去は、Ｆ−Ｎトンネリング（Fowler−Nordheim）によって行われ、Ｆ−Ｎトンネリングは、コントロールゲート８に約−１０Ｖの負の電圧を印加し、バルクとコントロールゲート８との間にトンネリングを発生させるため基板９又バルク）に約５Ｖの正の高電圧を印加する。このとき、ドレーンは、高インピーダンス状態（フローティング状態である。電圧バイアス電圧条件によってコントロールゲート８とバルク領域との間に強い電界が形成され、そのため、電子がソースに放出される。一般的に、Ｆ−Ｎトンネリングは、１００オングストローム以下の薄い絶縁膜によって隔離されるフローティングゲートとバルク領域との間に６−７ＭＶ／cmの電界が形成されるとき、発生される。消去されたセルは、前よりスレショルド電圧がさらに低くなり、１−３Ｖのスレショルド電圧を有するオン−セルに感知される。
【０００７】
一般的なフラッシュメモリのメモリセル構造において、バルク領域（又は基板）は、メモリセル活性領域の結合であり、同一バルク領域内に形成されたメモリセルは同時に消去される。そのため、消去単位（例えば、６４Ｋ、以下セクタと称する）は、バルク領域の分離数によって決定される。表１は、プログラム消去及び読出動作時電圧レベルを示す。
【０００８】
【表１】
図２（Ａ）から分かるように、バイアス条件で、約５Ｖの電圧が印加されるドレーンで０Ｖが印加されるソース端子に約400μAの電流が流れる。ホット電子がチャンネル領域とフローティングゲートの間のトンネルオキサイド膜７を通してフローティングゲート６に蓄積される。セルトランジスター当たり400μAもなる多くの量の電流が流れることによって、多くの数のビットを１回にプログラムできない。一般的に、殆ど全てのフラッシュメモリは、バイト単位とかワードラインにプログラムが行われる。バイトを単位にプログラムを行う場合、３．２mA（400μA×8）の電流が消耗され、ワード単位にプログラムを行う場合、６．４mA（400μA×１６）の電流が消費される。
【００１０】
バイトや、ワード単位にプログラムが行われる場合、電源電圧からブーストされる５Ｖの電圧を作るため、複数のチャージポンブ回路が必要であり、そのため、レイアウト面積及び電流消費が増加する。
【００１１】
プログラム時、レイアウト面積と電流消費増加の問題を解決するため、ANDの間では、96VLSI Circuirsの“A ２.７only 8Mb×16 NOR Flash Memory”に記述したように、４回に亙って１ワードを４ビットずつプログラムする方法を提案した。
【００１２】
図３は、フラッシュ不揮発性半導体メモリ装置の構成を示すブロック図である。
【００１３】
フラッシュ不揮発性半導体メモリ装置は、メモリセルアレー１０、アドレスバッファ２０、行デコーダ３０、列デコーダ４０、Y−パスゲート回路５０、データ入出力ラインI／O0−I／O15に対応するデータ入出力バッファDBF0−DBF15、そしてビットライン選択信号S0−S3に対応する書き込み駆動回路W／D0−3乃至W／D12−15を備えている。メモリセルアレー１０は、行方向にワードラインと、列方向にビットラインとを含む。ビットラインが列デコーダから提供されるデコーディング信号の使用によってビットラインを選択するY−パスゲート回路５０に連結され、ビットラインは選択信号によって書き込み駆動回路に供給されるビットライン駆動信号に応じて活性化される。
【００１４】
メモリ装置のプログラム動作において、16個のデータビットが４ビット単位にデータバッファDBFiに最初に貯蔵される。このとき、４ビット単位にプログラムするため、４つのビットラインを同時に選択しなければならず、このため、書き込み駆動回路に同一のビットライン選択信号S0−S3を印加しなければならない。
【００１５】
図４は、プログラム動作時の、選択信号の波形を示す。
【００１６】
図４を参考すると、選択信号S0−S3が順次イネイブルされて４サイクルに亙って４ビット単位にワード（word）のためのプログラムが行われる。
【００１７】
外部電源電圧は、低い電源電圧の条件での動作の要求が増加することによって、low Vccとか広い範囲（wide range）のVccにもプログラム及び消去読出動作が要求されている傾向である。しかし上述のように、フラッシュ半導体メモリ装置は、低いVccで、プログラム動作を行うとき、チャージポンプ回路を通して供給される５Ｖの電圧を発生するが、長い時間かかるようになる。そして広い範囲Vccでは、低いVccを基準として１回できるが、プログラムビット数を分けて設計すると、プログラム動作を行うことができるが、従前よりプログラム動作回数が増加するようになる。そして相対的に高い電圧では、低いVccを基準としてプログラム動作を行うと、プログラムが行われるときまで、多くの量の電流が消費される問題点が発生される。
【００１８】
【発明が解決しようとする課題】
従って、本発明の目的は、上述の諸般問題点を解決するため、電源レベルと無関係に、最大なプログラム動作を実行できる不揮発性メモリ装置を提供することである。
【００１９】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、複数のプログラムサイクルが可能である。不揮発性半導体メモリ装置は、ビットラインとワードラインに連結される複数のメモリセルが形成されるメモリセルアレーと、複数のデータビットを受ける複数のデータバッファの間に配列される複数の書き込み駆動回路と、電源電圧の電流レベルに応じて書き込み駆動回路の制御のための複数の選択信号を発生する回路とを含む。選択信号は、プログラムサイクルのうち、１つでプログラムされるデータビットの数を決定する。
【００２０】
本発明によると、電源電圧のレベルに無関係に安定的なプログラムを行うことができる。
【００２１】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面、図５乃至９を参照して詳細に説明する。
【００２２】
図５を参照すると、フラッシュメモリは、メモリセルアレー１００、アドレスバッファ１１０、行デコーダ１２０、列デコーダ１３０、y−パスゲート回路１４０、電源電圧検出回路１５０、選択制御回路１６０、データバッファDBF0−DBF15、そして書き込み駆動回路W／D0−W／D15とを含む。メモリセルアレー１００において、ワードラインとビットラインがマトリックス形態に配列され、セルトランジスターがビットラインと接地電圧の間に連結され、セルトランジスターのゲートはワードラインに連結され、セル構造をノア型セルアレー（NOR type cell array）と称する。
【００２３】
アドレスバッファ２０は、外部アドレス信号を受け、ワードライン及びビットラインを選択するためのアドレス信号を発生する。行デコーダ１３０は、ワードラインを選択するためアドレスバッファから提供されるアドレス信号をデコーディングし、列デコーダ１３０は、ビットラインを選択するためアドレスバッファ１１０から提供されるアドレス信号をデコーディングする。Y−パスゲート回路１４０、列デコーダ１３０から発生されるデコーディング信号に応じて、ビットラインを選択する。Vcc検証回路１５０は、基準電圧と外部Vccを比較した結果の検証信号Vcc＿detを発生する。Vcc＿detは、選択制御回路１６０に印加される。
【００２４】
選択制御回路１６は、選択回路１７０から発生される選択信号S0−S7に基づいて選択制御信号4BS0−4BS3を発生する。データバッファDBF0−DBF15は、４つのグループに分かれ、各グループは４つが１単位に構成された入力／出力ラインに対応する４つのデータバッファで構成される。データバッファに貯蔵された入力データは書き込み駆動回路の４つがセットで伝達され、各セットは、４つの書き込み駆動回路に対応される。書き込み駆動回路は、選択回路１７０から供給される選択信号S0−S7に応じて、Y−パスゲート回路１４０を通してビットラインにデータを伝達する。選択回路、各々は２つの書き込み駆動回路の制御のため設計される。
【００２５】
図６を参照すると、Vcc検出回路１５０は、ノアゲートNR1を通してプログラムイネイブル信号nPGM及びチップイネイブル信号nCEを受ける。ノアゲートNR1の出力は、抵抗R2の一端と基板電圧（又は接地電圧）との間に連結されるNMOSトランジスターMN1のゲートに連結される。抵抗R2の他端であるノードN1は、抵抗R1を通してVccと連結される。ノードN1は、又比較器COM1の一入力端にも連結され、比較器COMP1の他入力端は、基準電圧Vrefに連結される。比較器COM1の出力は、インバータI1を通して検出信号Vcc_detになる。ノードN1での電圧レベルは、Vccの変化に応じる。ノードN1から分配された電圧は、nPGM及びnCEが活性化状態として低レベルに維持されるとき、決定される。Vcc_detは、ノードN1の電圧がVrefより高い場合、高レベルに遷移され、ノードN1がVrefより低い場合、低レベルに遷移される。
【００２６】
図７を参照すると、選択制御回路は、偶数番目選択信号S0、S2、S4、S6を受けるナンドゲートD1−D4を含む。ナンドゲートD1−D4の各入力は、Vcc検出回路150から発生されるVcc＿detに連結される。ナンドゲートD1−D4の各入力は、インバータI2−I5を通して各々選択制御信号4BS0−4BS3になる。図８を参照すると、選択回路は、ナンドゲートD5、D8、D11、D14及びナンドゲートと直列に連結され、偶数番目選択信号S0、S2、S4、S6を発生するインバータI6、I8、I10、I12を含む。
【００２７】
選択制御信号4BS0−4BS3は、インバータI7、I9、I11、I13を通してナンドゲートD6、D9、D12、D15の出力と共にナンドゲートD7、D10、D13、D15に認可される。ナンドゲートD7、D10、D13、D16は、奇数番目選択信号S1、S3、S5、S7を発生する。ナンドゲートD5、D6、D8、D9、D11、D12、D14、D15は、列デコーダ130からそれに対応するデコーディング信号DA01−DA03、DA11−DA13、DA21−DA23、DA31−DA33、DA41−DA43、DA51−DA53、DA61−DA63、DA71−DA73を各々受ける。
【００２８】
図９及び図１０は、Vccが2.5Vより高い場合と低い場合の、選択信号の状態を示す。
【００２９】
まず、Vccが2.5Vよりも高いと、Vcc＿detは、高レベルになり、選択制御信号4BS0−4BS3は、偶数番目選択信号S0、S2、S4、S6のロジック状態による。S0が第1プログラムサイクルで活性化されるとき、4BS0は、他の選択制御信号が低レベルに維持される間、高レベルになる。図８で高レベルの4BS0によってS1は、高レベルになる。S0とS1が全部高レベルになることによって、書き込み駆動回路W/D0−W/D3が動作し、それによって、データバッファDBF0−DBF3から提供される4ビットのデータが4つの書き込み駆動回路W/D0−W/D3を通して対応するビットラインにアクセスされる。
【００３０】
その次、第2プログラムサイクルから、S2は高レベルにイネイブルされ、これは高レベルのS3を形成する。S2とS3がモード高レベルになることによって書き込み駆動回路W/D4−W/D7が動作し、それによってデータバッファDBF4−DBF7から提供される4ビットのデータが4つの書き込み駆動回路W/D4−W/D7を通して対応するビットラインにアクセスされる。
【００３１】
第3プログラムサイクルにおいて、高レベルのS4は、高レベルのS5を形成し、それによって、書き込み駆動回路W/D8−W/D11が動作し、それによってデータバッファDBF8−DBF11から提供される4ビットのデータが4つの書き込み駆動回路W/D8−W/D11を通して対応するビットラインにアクセスする。第4プログラムサイクルから、前述した方法と同一にS6とS7が高レベルになり、4番目セットを含む書き込み駆動回路WD12−WD15が動作し、それによってデータバッファDBF12−DBF15から提供される4ビットのデータが4つの書き込み駆動回路W/D12−W/D15を通して対応するビットラインにアクセスする。
【００３２】
図１０を参照すると、Vccが2.5Vより小さい場合、Vcc＿detは、低レベルに遷移され、それによって選択制御信号4BS0−4BS3は、全部低レベルに設定される。そのため、図１０から分かるように、コーディング入力に対応する選択信号S0−S7が活性化される。各選択信号が2つの書き込み駆動回路に割り当てられることによって、第1プログラムサイクルから、高レベルのS0は、書き込み駆動回路W/D0及びW/D1が2ビットのビットラインに対応するデータバッファDBF0、DBF1から提供される2ビットデータが伝達されるようにする。
【００３３】
第2プログラムサイクルから、高レベルのS1は、書き込み駆動回路W/D2及びW/D3が2ビットのビットラインに対応するデータバッファDBF2、DBF3から提供される2ビットデータが伝達されるようにする。第3プログラムサイクルから、高レベルのS2は、書き込み駆動回路W/D4及びW/D5が2ビットのビットラインに対応するデータバッファDBF4、DBF5から提供される2ビットデータが伝達されるようにする。第4プログラムサイクルから、高レベルのS3は、書き込み駆動回路W/D6及びW/D7が2ビットのビットラインに対応するデータバッファDBF6、DBF7から提供される2ビットデータが伝達されるようにする。
【００３４】
第5プログラムサイクルから、高レベルのS4は、書き込み駆動回路W/D8及びW/D9が2ビットのビットラインに対応するデータバッファDBF8、DBF9から提供される2ビットデータが伝達されるようにする。第6プログラムサイクルから、高レベルのS5は、書き込み駆動回路W/D10及びW/D11が2ビットのビットラインに対応するデータバッファDBF10、DBF11から提供される2ビットデータが伝達されるようにする。第7プログラムサイクルから、高レベルのS6は、書き込み駆動回路W/D12及びW/D13が2ビットのビットラインに対応するデータバッファDBF12、DBF13から提供される2ビットデータが伝達されるようにする。第8プログラムサイクルから、高レベルのS7は、書き込み駆動回路W/D14及びW/D15が2ビットのビットラインに対応するデータバッファDBF14、DBF15から提供される2ビットデータが伝達されるようにする。
【００３５】
上述のように、データビットのプログラム単位は、電源電圧の電流レベルによって限定される。本実施形態によると、高い電源電圧は、4ビットプログラム動作をイネイブルさせ、低い電源電圧は、2ビットのプログラム動作を遂行するようにする。本発明は、高い電源電圧でプログラムができ、チャージンプ回路なしに低い電源電圧でもプログラムができる。
【００３６】
以上から、本発明による回路の構成及び動作を説明し、また図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内で、多様な変化及び変更が可能である。
【００３７】
【発明の効果】
以上のような本発明によると、低い電源電圧でチャージポンブ回路を使用せずプログラムを行うことができ、高い電源電圧でもプログラムを行うことができる。
【図面の簡単な説明】
【図１】電気的に消去及びプログラムができるメモリセルの断面を示す図面である。
【図２】 プログラム電圧が印加されるフラッシュメモリセルの状態を示す図面である。
【図３】 従来技術によるフラッシュメモリ装置の構成を支援すブロック図である。
【図４】 図３から、プログラムの間、選択信号の波形を示す図面である。
【図５】 本発明によるフラッシュメモリ装置の構成を示すブロック図である。
【図６】 図５の電源感知界とを示す回路図である。
【図７】 図５の選択制御回路を示す回路図である。
【図８】 図５の選択回路を示す回路図である。
【図９】 Vccが２．５Ｖより高い場合、プログラムモードの間、選択信号の波形を示す図面である。
【図１０】 Vccが２．５Ｖより低い場合、プログラムモードの間、選択信号の波形を示す図面である。
【符号の説明】
１０、１００：メモリセルアレー
２０、１１０：アドレスバッファ
３０、１２０：行デコーダ
４０、１３０：列デコーダ
５０、１４０：Ｙ−パスゲート
１５０：電源検出回路
１６０：選択駆動回路
１７０：選択回路
Claims (9)
- １本のワードラインに連結される所定数のメモリセルに対するプログラム動作を複数のプログラムサイクルによって実行する不揮発性半導体メモリ装置において、
ビットラインとワードラインに連結される複数のメモリセルが形成されるメモリセルアレーと、
複数のデータビットを受ける複数のデータバッファと、
前記メモリセルアレーとデータバッファの間に配列される複数の書き込み駆動回路と、
電源電圧レベルに応じて前記書き込み駆動回路の制御のための選択信号を発生する回路とを含み、
前記選択信号は、プログラムサイクルのうち、１サイクルで、プログラムされるデータビットの数を決定し、
より高いと評価された電源電圧レベルでは、より低いと評価された電源電圧レベルの場合よりも、プログラムサイクル毎に、より多くのデータビットがプログラムされる
ことを特徴とする不揮発性半導体メモリ装置。 - １本のワードラインに連結される所定数のメモリセルに対するプログラム動作を複数のプログラムサイクルによって実行する不揮発性半導体メモリ装置において、
ビットラインとワードラインに連結される複数のメモリセルが形成されるメモリセルアレーと、
複数のデータビットを受け、前記データビットに対応する複数のデータバッファと、
前記メモリセルアレーとデータバッファとの間に配列され、データバッファに対応する複数の書き込み駆動回路と、
電源電圧レベルに応じて信号を発生する検出回路と、
前記検出回路から提供される信号に応じて、前記書き込み駆動回路を制御するための複数の選択信号を発生する回路とを含み、
前記選択信号は、プログラムサイクルのうち、１つで活性化される前記書き込み駆動回路の数を決定し、
前記１つのプログラムサイクルで、データビットの数は、選択される書き込み駆動回路の数によって決定され、
より高いと評価された電源電圧レベルでは、より低いと評価された電源電圧レベルの場合よりも、プログラムサイクル毎に、より多くのデータビットがプログラムされる
ことを特徴とする不揮発性半導体メモリ装置。 - 前記検出回路は、電源電圧に基づく第１の電圧を基準電圧と比較するための比較測定器を備え、
前記検出回路は、電源電圧レベルに対応する信号として、前記第１の電圧が基準電圧より大きい場合には第１のデジタル信号レベルを生成し、前記第１の電圧が基準電圧より小さい場合には第２のデジタル信号レベルを生成する
ことを特徴とする請求項２に記載の不揮発性半導体メモリ装置。 - 前記検出回路は、前記第１の電圧を生成するための除算回路を更に備え、
前記除算回路は、
第１の抵抗器と、
第２の抵抗器と、
電源電圧と接地電圧との間に直列に接続された電流源とを備え、
前記第１の電圧は、前記第１の抵抗器と前記第２の抵抗器との間のノードにおいて参照される
ことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。 - 前記検出回路は、プログラム動作の間前記電流源を駆動するための許可回路を更に備える
ことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。 - 前記許可回路は、チップイネイブル信号とプログラム動作信号の両方が有効にされる場合に前記電流源を有効にするゲートを備える
ことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。 - 前記検出回路は、プログラム動作の間前記検出回路を有効にする許可回路を更に備える
ことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。 - 前記複数の選択信号を生成するための回路は、電源電圧レベルが所定のしきい値を下回る場合に、プログラムサイクルの数を２倍にすると共に、各プログラムサイクルにおいてプログラムされるデータビットの数を半分にする選択制御回路を備える
ことを特徴とする請求項２に記載の不揮発性半導体メモリ装置。 - １本のワードラインに連結される所定数のメモリセルに対するプログラム動作を複数のプログラムサイクルによって実行する不揮発性半導体メモリ装置のプログラム方法において、
電源電圧レベルを評価する段階と、
プログラムサイクル毎にプログラムされるデータビットの数を電源電圧レベルに従って設定する段階とを含み、
より高いと評価された電源電圧レベルでは、より低いと評価された電源電圧レベルの場合よりも、プログラムサイクル毎に、より多くのデータビットがプログラムされる
ことを特徴とする不揮発性半導体メモリ装置のプログラム方法。
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