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KR100536613B1 - 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법 - Google Patents

프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법 Download PDF

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KR100536613B1
KR100536613B1 KR10-2004-0024600A KR20040024600A KR100536613B1 KR 100536613 B1 KR100536613 B1 KR 100536613B1 KR 20040024600 A KR20040024600 A KR 20040024600A KR 100536613 B1 KR100536613 B1 KR 100536613B1
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Abstract

본 발명은 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리 장치에 관한 것이다. 본 발명은 복수개의 뱅크들로 구분되는 셀 어레이와, 워드 단위의 데이터를 뱅크 수만큼 입력받아서 저장하는 데이터 입력 버퍼와, 상기 데이터 입력 버퍼에 저장된 데이터에 응답하여, 각각의 뱅크들에 프로그램 전압을 동시에 인가하는 프로그램 드라이버를 포함한다. 본 발명에 의하면, 워드 단위의 복수개의 프로그램 데이터를 동시에 프로그램 할 수 있어서 메모리 전체를 프로그램 하는데 걸리는 시간을 단축할 수 있다.

Description

프로그램 시간을 단축할 수 있는 노어형 플래시 메모리 장치 및 그것의 프로그램 방법 {NOR TYPE FLASH MEMORY DEVICE BEING CAPABLE OF REDUCING PROGRAM TIME AND ITS PROGRAM METHOD}
본 발명은 노어형 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
플래시 메모리 장치는 크게 낸드형과 노어형 플래시 메모리 장치로 분류된다. 낸드형 플래시 메모리 장치는 복수개의 메모리 셀들이 하나의 비트라인에 직렬로 연결된 스트링(string) 구조를 가진다. 반면에, 노어형 플래시 메모리 장치는 복수개의 메모리 셀들이 하나의 비트라인에 대해 병렬로 연결되는 구조를 가지고 있다.
도 1은 플래시 메모리 장치에 사용되는 메모리 셀의 단면도이다. 도 1을 참조하면, 메모리 셀은 p형 기판(9)에 형성된 N+형의 소오스 영역(3) 및 드레인 영역(4), 100Å이하의 얇은 절연막(5)을 사이에 두고 채널 영역 위에 형성된 플로팅 게이트(floating gate)(6), 그리고 다른 절연막(ONO막)(7)을 사이에 두고 상기 플로팅 게이트(6) 위에 형성된 컨트롤 게이트 (control gate)(8)를 갖는다. 도 1에서, 소오스 영역(3), 드레인 영역(4), 컨트롤 게이트(8), 그리고 기판(9)에는 각각 Vs, Vd, Vg, Vb 전압이 인가된다.
도 2는 노어형 플래시 메모리 장치의 프로그램 동작시 메모리 셀의 바이어스 상태를 보여주는 도면이다. 프로그램 동작시, 소오스 영역(3)과 기판(9)은 접지시킨다. 그리고 컨트롤 게이트(8)에 약 10V의 고전압을 인가하고, 드레인 영역(4)에 약 5V의 전압을 인가한다. 이러한 바이어스 조건하에서, 전자들은 도 2(a)에서 보는 바와 같이 드레인 영역(4)에 인접한 채널 영역으로부터 플로팅 게이트(6)로 주입된다. 이러한 메커니즘을 채널 핫 일렉트론(Channel Hot Electron) 주입 방식이라고 하며, F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 프로그램 되는 낸드형 플래시 메모리와 다른 메커니즘에 의해 프로그램된다. 프로그램 동작에 의해, 상기 플로팅 게이트(6)는 (-) 전위를 가진다. 이는 읽기 동작시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다. 이러한 상태의 메모리 셀은 "오프 셀"이라 불린다.
일반적으로, 도 2(b)에서 보는 바와 같이, 프로그램 동작 동안에 약 5V의 전압이 메모리 셀의 드레인 영역(4)에 인가될 때, 약 200μA의 셀 전류가 채널 영역을 통해 드레인 영역(4)에서 접지된 소오스 영역(3)으로 흐른다. 예를 들어, 바이트/워드 단위의 데이터 비트들이 동시에 프로그램되면, 바이트 단위에서는 최대 1.6㎃(200㎂×8)의 전류가 그리고 워드 단위에서는 최대 3.2㎃(200㎂×16)의 전류가 필요하게 된다.
이처럼 노어형 플래시 메모리 장치는 프로그램 동작시 메모리 셀에 흐르는 셀 전류와 드레인 영역에 인가되는 약 5V의 전압을 비트라인으로 공급해야 한다. 이를 위해 노어형 플래시 메모리 장치는 내부적으로 차지 펌프 회로를 구비하고 있다. 그러나 차지 펌프 회로는 많은 면적을 차지하기 때문에 한 번에 프로그램될 수 있는 비트 수는 한정될 수 밖에 없다. 노어형 플래시 메모리 장치는 일반적으로 바이트 단위(8비트) 또는 워드 단위(16비트)로 프로그램된다.
그러나 많은 수의 노어형 플래시 메모리 장치에 일정한 데이터(예를 들면, system operating code)를 프로그램 해야 할 경우에는 단위 바이트 또는 단위 워드 당 프로그램 시간을 단축해야 할 필요성이 있다. 또한, 메모리 용량이 증가되면, 메모리 셀 전체를 프로그램 하는데 소모되는 시간은 더욱 증가될 것이므로, 프로그램 시간을 단축해야 하는 현실적인 필요성은 더욱 대두된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 시간을 획기적으로 단축할 수 있는 노어형 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명의 일 측면에 따른 노어형 플래시 메모리 장치는, 복수개의 뱅크들로 구성되는, 각 뱅크는 복수개의 섹터들로 구성되는, 각 섹터는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들로 구성되는 셀 어레이와; 행 어드레스에 응답하여 각각의 뱅크에서 하나의 워드라인을 선택하는 행 선택회로와; 열 어드레스에 응답하여 각각의 뱅크에서 m(m은 자연수)개의 비트라인들을 선택하는 열 선택회로와; 상기 선택된 비트라인들에 대응되도록 m비트의 프로그램 데이터를 상기 뱅크들의 수 또는 그 보다 작은 수만큼 입력받아서 임시적으로 저장하는 데이터 입력 버퍼와; 상기 데이터 입력 버퍼에 저장된 프로그램 데이터에 응답하여, 상기 선택된 비트라인들에 프로그램 전압을 동시에 인가하는 프로그램 드라이버를 포함한다.
이 실시예에 있어서, 상기 데이터 입력 버퍼 또는 프로그램 드라이버는, 상기 뱅크들에 대해 독립적으로 할당되는 복수개의 입력 버퍼들 또는 드라이버들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 입력 버퍼들은, m비트의 프로그램 데이터를 병렬로 입력 받는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프로그램 드라이버는, 외부에서 전원전압보다 높은 고전압(VPP)을 입력받아서 상기 프로그램 전압을 발생하는 것을 특징으로 한다.
이 실시예에 있어서, 노어형 플래시 메모리 장치는 상기 셀 어레이에 저장된 데이터를 감지하는, 상기 감지된 데이터를 상기 데이터 입력 버퍼에 저장된 프로그램 데이터와 비교하는, 그리고 프로그램의 페일여부를 판단하는 페일 감지회로를 더 구비하는 것을 특징으로 한다.
본 발명의 다른 측면에 따른 호스트와 노어형 플래시 메모리 장치를 포함하는 시스템은, 프로그램 하고자 하는 전체 데이터를 n(n은 자연수)개의 뱅크 단위로 나누어 놓고 각 뱅크 단위에서 m(m은 자연수)비트의 데이터를 n번 또는 그 이하의 횟수만큼 공급하는 호스트와; 상기 호스트로부터 데이터를 입력받아서 프로그램 동작을 수행하는 노어형 플래시 메모리를 포함한다. 여기서, 상기 노어형 플래시 메모리는, 상기 호스트의 뱅크 단위와 대응되도록 n(n은 자연수)개의 뱅크들로 구성되는, 각 뱅크는 복수개의 섹터들로 구성되는, 각 섹터는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들로 구성되는 셀 어레이와; 행 어드레스에 응답하여, 각각의 뱅크에서 하나의 워드라인을 선택하는 행 선택회로와; 열 어드레스에 응답하여, 각각의 뱅크에서 m(m은 자연수)개의 비트라인들을 선택하는 열 선택회로와; m비트 단위로 프로그램 데이터를 n 또는 그 보다 작은 수만큼 입력받아서 임시적으로 저장하는 데이터 입력 버퍼와; 상기 데이터 입력 버퍼에 저장된 프로그램 데이터에 응답하여, 상기 선택된 비트라인들에 프로그램 전압을 동시에 인가하는 프로그램 드라이버를 포함한다.
이 실시예에 있어서, 상기 프로그램 드라이버는, 상기 호스트로부터 전원전압보다 높은 고전압(VPP)을 입력받아서 상기 프로그램 전압을 발생하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 셀 어레이에 저장된 데이터를 감지하는, 상기 감지된 데이터를 상기 데이터 입력 버퍼에 저장된 프로그램 데이터와 비교하는, 그리고 프로그램의 페일여부를 판단하는 페일 감지회로를 더 구비하는 것을 특징으로 한다.
또한 본 발명의 또 다른 측면에 따른 n(n은 자연수)개의 뱅크들로 구성되는, 각 뱅크는 복수개의 섹터들로 구성되는, 각 섹터는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들로 구성되는 셀 어레이와; 행 어드레스에 응답하여 각각의 뱅크에서 하나의 워드라인을 선택하는 행 선택회로와; 그리고 열 어드레스에 응답하여 각각의 뱅크에서 m(m은 자연수)개의 비트라인들을 선택하는 열 선택회로를 포함하는 노어형 플래시 메모리 장치의 프로그램 방법은, a) 복수개의 m비트의 프로그램 데이터를 동시에 프로그램하도록 명하는 커맨드를 입력받는 단계와; b) 상기 프로그램 데이터를 저장할 주소를 정하는 어드레스를 입력받는 단계와; c) 상기 선택된 비트라인들에 대응되도록 m비트의 프로그램 데이터를 n 또는 그 보다 작은 수에 걸쳐 입력받아서 임시적으로 저장하는 단계와; 그리고 d) 상기 c)단계에서 저장된 프로그램 데이터에 응답하여, 상기 뱅크들의 선택된 비트라인으로 프로그램 전압을 동시에 인가하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 a) 단계 이전에, 프로그램 하고자 하는 전체 데이터를 n(n은 자연수)개의 뱅크 단위로 나누어 놓고 각 뱅크 단위에서 m(m은 자연수)비트의 데이터를 n번 또는 그 이하의 횟수만큼 공급하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, e) 상기 셀 어레이에 저장된 데이터를 감지하는, 상기 감지된 데이터와 상기 c) 단계에서 저장된 프로그램 데이터를 비교하는, 그리고 프로그램의 페일여부를 판단하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, f) 상기 감지된 데이터와 상기 c) 단계에서 저장된 프로그램 데이터가 일치할 때까지 상기 d) 및 e) 단계를 반복 수행하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 노어형 플래시 메모리 장치의 바람직한 실시예를 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 노어형 플래시 메모리 장치(1)는 셀 어레이(10), 행 선택회로(40), 그리고 열 선택회로(50)를 포함한다.
상기 셀 어레이(10)는 복수개의 뱅크들(100, 200, 300)로 구성된다. 각각의 뱅크는 소거 단위인 복수개의 섹터들(110, 120, 130,…, 330)로 구성된다. 각각의 섹터는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들(미도시)로 구성된다.
상기 행 선택회로(40)는 행 어드레스(X-Addr)에 응답해서 하나의 워드라인을 선택한다. 상기 열 선택회로(50)는 열 어드레스(Y-Addr)에 응답해서 각 뱅크마다 16개의 비트라인들을 선택하도록 한다. 상기 셀 어레이(10), 행 선택회로(40), 그리고 열 선택회로(50)에 대한 구조 및 동작원리는 도 4를 참조하여 상세히 설명된다.
본 발명에 따른 노어형 플래시 메모리 장치(1)는 데이터 입력 버퍼(20), 프로그램 드라이버(30), 그리고 제어회로(70)를 더 포함한다.
상기 데이터 입력 버퍼(20)는 16비트의 프로그램 데이터를 병렬로 입력받는다. 상기 데이터 입력 버퍼(20)는 16비트의 프로그램 데이터를 상기 뱅크들의 수만큼 차례대로 입력받는다. 입력된 프로그램 데이터는 16비트 단위로 각각의 입력 버퍼들(21, 22, 23)에 저장된다.
한편, 상기 입력 버퍼들(21, 22, 23)은 데이터 래치신호(DLj; j=1~n)의 제어에 의해 선택적으로 동작한다. 예를 들면, DL1이 하이 일 때, 제 1 입력 버퍼(21)에 16비트의 데이터가 병렬로 입력된다. 입력된 데이터는 상기 제 1 입력 버퍼(21)에 임시적으로 저장된다. 또한, 상기 데이터 입력 버퍼(20)는 프로그램 선택신호(Psel)가 하이 일 때, 상기 입력 버퍼들(21, 22, 23)에 저장된 데이터들을 동시에 프로그램 드라이버(30)로 내보낸다.
상기 제어회로(70)는 프로그램 선택신호(Psel) 및 데이터 래치신호(DLj; j=1~n)를 상기 데이터 입력 버퍼(20)에 제공한다. 상기 데이터 입력 버퍼(20)는 상기 제어회로(70)의 제어에 의해 프로그램 데이터를 16비트 단위로 뱅크 수 또는 그 보다 작은 수만큼 순차적으로 또는 선택적으로 입력받을 수 있다. 상기 데이터 입력 버퍼(20)에 대한 구조 및 동작원리는 도 5를 참조하여 상세히 설명된다.
상기 프로그램 드라이버(30)는 상기 데이터 입력 버퍼(20)에 저장된 프로그램 데이터들(DB1i, DB2i, DBni; i=1~16)에 응답하여, 선택된 비트라인들에 프로그램 전압(BL1i, BL2i, BLni; i=1~16)을 동시에 인가한다. 상기 프로그램 드라이버(30)는 입력 버퍼들(21, 22, 23)에 대응되는 드라이버들(31, 32, 33)을 포함한다. 상기 프로그램 드라이버(30)는 전원전압보다 높은 고전압(VPP)을 외부에서 공급받는다. 외부에서 공급된 고전압(VPP)은 프로그램 동작시 선택된 셀 트랜지스터의 드레인 전압 및 셀 전류를 공급하는데 사용된다. 다만, 고전압(VPP)이 외부에서 공급되지 않고 노어형 플래시 메모리 장치(10) 내부에 있는 차지 펌프 회로(미도시)에 의해 공급될 수도 있다. 상기 프로그램 드라이버(30)에 대한 구조 및 동작원리는 도 6을 참조하여 상세히 설명된다.
상기 노어형 플래시 메모리 장치(1)는 페일 감지회로(60)를 더 포함한다. 상기 페일 감지회로(60)는 셀 어레이(10)에 저장된 데이터를 감지하고, 상기 감지된 데이터를 상기 데이터 입력 버퍼(20)에 저장된 프로그램 데이터와 비교하여, 프로그램의 페일여부를 판단한다. 상기 페일 감지회로(60)는 셀 어레이(10) 내에 있는 모든 뱅크에 대해 공통으로 사용된다.
다시 도 3을 참조하면, 상기 노어형 플래시 메모리 장치(1)에 커맨드(CMD), 어드레스(Addr), 데이터(DQi) 및 고전압(VPP)을 제공하는 호스트(2)가 도시되어 있다. 상기 호스트(2)는 프로그램 하고자 하는 전체 데이터를 n개의 뱅크 단위(B1~Bn)로 나누어 놓고 각각의 뱅크 단위에서 16비트의 데이터를 n번 또는 n보다 작은 횟수만큼 공급한다.
예를 들면, 제 1 뱅크 단위(B1)(81)에 저장되어 있는 데이터는 16비트 단위로 상기 제 1 입력 버퍼(21)에 임시적으로 저장되며, 최종적으로 상기 셀 어레이의 제 1 뱅크(100)에 저장된다. 한편, 상기 호스트(2)로부터 제공되는 고전압은 전원단자(미도시)를 통해 상기 프로그램 드라이버(30)에 공급된다.
도 4는 도 3에 도시된 제 1 뱅크를 보여주는 회로도이다. 도 4에는 행 선택회로(40)인 로우 디코더(41, 42, 43)와 열 선택회로(50)인 칼럼 디코더(51, 52, 53) 및 글로벌 칼럼 디코더(54)도 함께 도시되어 있다.
도 4를 참조하면, 상기 제 1 뱅크(100)는 소거 동작의 기본 단위를 이루는 복수개의 섹터들(110, 120, 130)로 구성된다. 제 1 섹터(110)는 선택된 메모리 셀의 워드라인을 구동하는 로우 디코더(41)와 메모리 셀의 비트라인들(예를 들면, BL1, BL2,…,BLk)을 선택하는 칼럼 디코더(51)에 연결된다. 나머지 섹터들도 동일한 구성을 갖는다.
한편, 상기 제 1 섹터(110)에서 비트라인들(BL1, BL2,…,BLk)은 제 1 글로벌 비트라인(GBL1)에 연결된다. 상기 제 1 글로벌 비트라인(GBL1)은 제 1 선택 트랜지스터(G1)에 연결된 글로벌 칼럼 디코더(54)에 의해 선택된다. 상기 비트라인들은, 일정 단위의 메모리 셀들에 연결되는 로컬 비트라인과, 상기 로컬 비트라인을 연결하는 글로벌 비트라인으로 구성되는 계층 비트라인 구조를 가진다.
도 5는 도 3에 도시된 데이터 입력 버퍼를 보여주는 회로도이다. 도 5에서는 제 1 입력 버퍼(21)의 일부만 도시되어 있으며, 실제로는 16비트의 데이터를 병렬로 받아들이도록 도 5와 같은 회로가 16개 존재한다. 나머지 입력 버퍼들(22, 23)도 동일하다.
도 5를 참조하면, 상기 제 1 입력 버퍼(21)는 16비트의 데이터를 병렬로 받아들여서 래치회로(LAT)에 전달하는 패스 트랜지스터(PT)를 포함한다. 상기 패스 트랜지스터(PT)는 데이터 래치신호(DL1)에 의해 제어된다. 즉, DL1이 하이 일 때, 상기 패스 트랜지스터(PT)는 입력된 데이터를 래치회로(LAT)에 전달한다. 상기 래치회로(LAT)는 입력된 데이터를 임시적으로 저장한다. 상기 래치회로(LAT)의 출력은 낸드 게이트(G1)에 입력된다. 상기 낸드 게이트(G1)는 상기 래치회로(LAT)의 출력과 프로그램 선택신호(Psel)를 받아들여서 인버터(INV2)로 그 결과를 출력한다. 인버터(INV2)는 상기 낸드 게이트(G1)의 출력신호에 대한 반전된 신호를 발생한다. 결과적으로, DL1 및 Psel이 하이인 상태에서, DQi = "1" 이면 DB1i = "0" 이고, DQi = "0" 이면 DB1i = "1"이 된다.
도 6은 도 3에 도시된 프로그램 드라이버를 보여주는 회로도이다. 도 6에서는 제 1 드라이버(31)의 일부만 도시되어 있으며, 실제로는 16비트의 데이터를 병렬로 받아들이도록 도 6과 같은 회로가 16개 존재한다. 나머지 드라이버들(32, 33)도 동일하다.
상기 제 1 드라이버(31)는 입력되는 데이터(DB1i; i=1~16)에 응답하여, 고전압(VPP) 또는 접지전압(VSS)을 비트라인(BL1i; i=1~16)으로 공급한다. 상기 제 1 드라이버(31)는 인버터(INV3)와 상기 고전압(VPP)에 견딜 수 있는 PMOS 트랜지스터들(P1, P2, P3) 및 NMOS 트랜지스터들(N1, N2, N3)로 구성된다.
입력되는 데이터(DB1i)가 "1" 이면 NMOS 트랜지스터(N2)가 턴-온 되고, 이어서 PMOS 트랜지스터(P3)도 턴-온 되어 비트라인(BL1i)으로 고전압(VPP)이 공급된다. 반대로, 입력되는 데이터(DB1i)가 "0" 이면 NMOS 트랜지스터(N1)가 턴-온 되고, 이어서 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N3)가 턴-온 되어 비트라인(BL1i)으로 접지전압(VSS)이 공급된다.
도 7은 본 발명에 따른 노어형 플래시 메모리 장치의 프로그램 방법을 보여주는 순서도이다. 상기 노어형 플래시 메모리 장치는 복수개의 뱅크들로 구분되며 각 뱅크는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들로 구성되는 셀 어레이와, 행 어드레스에 응답해서 하나의 워드라인을 선택하는 행 선택회로와, 그리고 열 어드레스에 응답해서 각 뱅크마다 16개의 비트라인들을 선택하는 열 선택회로를 포함한다.
제 1 단계(S100)는 16비트의 프로그램 데이터를 동시에 프로그램하도록 명하는 프로그램 커맨드를 입력받는 단계이다.
제 2 단계(S200)는 상기 프로그램 데이터를 저장할 주소를 정하는 프로그램 어드레스를 입력받는 단계이다. 행 어드레스(X-Addr) 및 열 어드레스(Y-Addr)에 의해, 각 뱅크마다 동일 위치의 워드라인 및 16개의 비트라인들이 동시에 선택된다.
제 3 단계(S300)는 정해진 횟수만큼 16비트의 프로그램 데이터를 차례대로 입력받는 단계이다. 입력된 프로그램 데이터는 워드 단위(16비트)로 n개의 입력 버퍼들에 임시적으로 저장된다. .
제 4 단계(S400)는 16비트의 프로그램 데이터를 입력받는 횟수를 결정하는 단계이다. 프로그램 확인 커맨드에 의해 데이터 입력은 종료된다.
제 5 단계(S500)는 프로그램 전압을 각 뱅크의 선택된 비트라인으로 동시에 인가하는 단계이다. 데이터 입력 버퍼에 저장된 프로그램 데이터에 응답하여, 각 뱅크의 비트라인에 프로그램 전압(고전압 또는 접지전압)이 동시에 인가된다.
제 6 단계(S600)는 프로그램 데이터 중에 페일이 있는지 여부를 검출하는 단계이다. 선택된 메모리 셀에 저장된 데이터와 데이터 입력 버퍼에 저장된 프로그램 데이터를 비교하여 페일여부를 검출하는 동작이 수행된다. 검출결과 페일이 존재하면 상기 제 5 단계를 반복 수행한다.
제 7 단계(S700)는 프로그램할 데이터가 더 있는지 여부를 조사하는 단계이다. 프로그램할 데이터가 존재하면 제 2 단계(S200)로 되돌아가고, 존재하지 않으면 프로그램 동작을 종료한다.
한편, 본 명세서에서는 실시예로서 16비트 프로그램 데이터를 동시에 프로그램 하는 것에 한정하여 설명하였으나, 16비트 이외의 m(m은 자연수)비트에 대해서도 적용됨은 자명한 사실이다.
또한, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 노어형 플래시메모리 장치에 의하면, 워드(또는 바이트) 단위의 프로그램 데이터를 뱅크 수(n)만큼 차례대로 입력받아서 동시에 프로그램 할 수 있기 때문에, 단위 워드(또는 바이트) 당 프로그램 시간을 1/n 만큼 단축할 수 있다.
도 1은 플래시 메모리 장치에 사용되는 메모리 셀의 단면도이다.
도 2는 노어형 플래시 메모리 장치의 프로그램 동작시 메모리 셀의 바이어스 상태를 보여주는 도면이다.
도 3은 본 발명에 따른 노어형 플래시 메모리 장치의 실시예를 보여주는 블록도이다.
도 4는 도 3에 도시된 셀 어레이, 행 선택회로, 그리고 열 선택회로를 보여주는 블록도이다.
도 5는 도 3에 도시된 데이터 입력 버퍼를 보여주는 회로도이다.
도 6은 도 3에 도시된 프로그램 드라이버를 보여주는 회로도이다.
도 7은 본 발명에 따른 노어형 플래시 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 노어형 플래시 메모리 장치 2 : 호스트
10 : 셀 어레이 20 : 데이터 입력 버퍼
30 : 프로그램 드라이버 40 : 행 선택회로
41, 42, 43 : 로우 디코더 50 : 열 선택회로
51, 52, 53 : 칼럼 디코더 54 : 글로벌 칼럼 디코더
60 : 페일 감지회로 70 : 제어회로
100, 200, 300 : 뱅크
110, 120, 130, 210, 220, 230, 310, 320, 330 : 섹터

Claims (23)

  1. 노어형 플래시 메모리 장치에 있어서:
    복수개의 뱅크들로 구성되는, 각 뱅크는 복수개의 섹터들로 구성되는, 각 섹터는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들로 구성되는 셀 어레이와;
    행 어드레스에 응답하여 각각의 뱅크에서 하나의 워드라인을 선택하는 행 선택회로와;
    열 어드레스에 응답하여 각각의 뱅크에서 m(m은 자연수)개의 비트라인들을 선택하는 열 선택회로와;
    m비트 단위로 프로그램 데이터를 상기 뱅크들의 수 또는 그 보다 작은 수만큼 입력받아서 임시적으로 저장하는 데이터 입력 버퍼와;
    상기 데이터 입력 버퍼에 저장된 프로그램 데이터에 응답하여, 상기 선택된 비트라인들에 프로그램 전압을 동시에 인가하는 프로그램 드라이버를 포함하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입력 버퍼는, 상기 뱅크들에 대해 독립적으로 할당되는 복수개의 입력 버퍼들로 구성되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 각각의 입력 버퍼들은, m비트의 프로그램 데이터를 병렬로 입력 받는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프로그램 드라이버는, 외부에서 전원전압보다 높은 고전압(VPP)을 입력받아서 상기 프로그램 전압을 발생하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프로그램 드라이버는, 프로그램 데이터에 응답하여 상기 고전압 또는 접지전압을 프로그램 전압으로 공급하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  6. 제 2 항에 있어서,
    상기 프로그램 드라이버는, 상기 뱅크들에 대해 독립적으로 할당되는 복수개의 드라이버들로 구성되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 m은 16인 것을 특징으로 하는 노어형 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 셀 어레이에 저장된 데이터를 감지하는, 상기 감지된 데이터를 상기 데이터 입력 버퍼에 저장된 프로그램 데이터와 비교하는, 그리고 프로그램의 페일여부를 판단하는 페일 감지회로를 더 구비하는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 페일 감지회로는, 모든 뱅크에 대해 공통으로 사용되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    복수개의 비트라인은, 상기 섹터 내의 복수개의 메모리 셀들을 연결하는 로컬 비트라인과, 상기 뱅크 내의 각 섹터의 로컬 비트라인을 연결하는 글로벌 비트라인으로 구성되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  11. 프로그램 하고자 하는 전체 데이터를 n(n은 자연수)개의 뱅크 단위로 나누어 놓고 각 뱅크 단위에서 m(m은 자연수)비트의 데이터를 n번 또는 그 이하의 횟수만큼 공급하는 호스트와;
    상기 호스트로부터 데이터를 입력받아서 프로그램 동작을 수행하는 노어형 플래시 메모리를 포함하되, 상기 노어형 플래시 메모리는,
    상기 호스트의 뱅크 단위와 대응되도록 n(n은 자연수)개의 뱅크들로 구성되는, 각 뱅크는 복수개의 섹터들로 구성되는, 각 섹터는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들로 구성되는 셀 어레이와;
    행 어드레스에 응답하여, 각각의 뱅크에서 하나의 워드라인을 선택하는 행 선택회로와;
    열 어드레스에 응답하여, 각각의 뱅크에서 m(m은 자연수)개의 비트라인들을 선택하는 열 선택회로와;
    m비트 단위로 프로그램 데이터를 n 또는 그 보다 작은 수만큼 입력받아서 임시적으로 저장하는 데이터 입력 버퍼와;
    상기 데이터 입력 버퍼에 저장된 프로그램 데이터에 응답하여, 상기 선택된 비트라인들에 프로그램 전압을 동시에 인가하는 프로그램 드라이버를 포함하는 것을 특징으로 하는 시스템.
  12. 제 11 항에 있어서,
    상기 프로그램 드라이버는, 상기 호스트로부터 전원전압보다 높은 고전압(VPP)을 입력받아서 상기 프로그램 전압을 발생하는 것을 특징으로 하는 시스템.
  13. 제 11 항에 있어서,
    상기 셀 어레이에 저장된 데이터를 감지하는, 상기 감지된 데이터를 상기 데이터 입력 버퍼에 저장된 프로그램 데이터와 비교하는, 그리고 프로그램의 페일여부를 판단하는 페일 감지회로를 더 구비하는 것을 특징으로 하는 시스템.
  14. 제 13 항에 있어서,
    상기 페일 감지회로는, 모든 뱅크에 대해 공통으로 사용되는 것을 특징으로 하는 시스템.
  15. 제 11 항에 있어서,
    상기 m은 16인 것을 특징으로 하는 시스템.
  16. n(n은 자연수)개의 뱅크들로 구성되는, 각 뱅크는 복수개의 섹터들로 구성되는, 각 섹터는 복수개의 워드라인들 및 복수개의 비트라인들에 연결된 메모리 셀들로 구성되는 셀 어레이와; 행 어드레스에 응답하여 각각의 뱅크에서 하나의 워드라인을 선택하는 행 선택회로와; 그리고 열 어드레스에 응답하여 각각의 뱅크에서 m(m은 자연수)개의 비트라인들을 선택하는 열 선택회로를 포함하는 노어형 플래시 메모리 장치에 있어서:
    a) 복수개의 m비트의 프로그램 데이터를 동시에 프로그램하도록 명하는 커맨드를 입력받는 단계와;
    b) 상기 프로그램 데이터를 저장할 주소를 정하는 어드레스를 입력받는 단계와;
    c) 상기 선택된 비트라인들에 대응되도록 m비트의 프로그램 데이터를 n 또는 그 보다 작은 수에 걸쳐 입력받아서 임시적으로 저장하는 단계와; 그리고
    d) 상기 c)단계에서 저장된 프로그램 데이터에 응답하여, 상기 뱅크들의 선택된 비트라인으로 프로그램 전압을 동시에 인가하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  17. 제 16 항에 있어서,
    상기 a) 단계 이전에, 프로그램 하고자 하는 전체 데이터를 n개의 뱅크 단위로 나누어 놓고 각 뱅크 단위에서 m비트의 데이터를 n 또는 그 보다 작은 수만큼 공급하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
  18. 제 16 항에 있어서,
    e) 상기 셀 어레이에 저장된 데이터를 감지하는, 상기 감지된 데이터와 상기 c) 단계에서 저장된 프로그램 데이터를 비교하는, 그리고 프로그램의 페일여부를 판단하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
  19. 제 18 항에 있어서,
    f) 상기 감지된 데이터와 상기 c) 단계에서 저장된 프로그램 데이터가 일치할 때까지 상기 d) 및 e) 단계를 반복 수행하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
  20. 제 16 항에 있어서,
    상기 a) 단계는, m비트의 프로그램 데이터를 병렬로 입력받는 것을 특징으로 하는 프로그램 방법.
  21. 제 16 항에 있어서,
    상기 d) 단계는, 외부에서 전원전압보다 높은 고전압(VPP) 또는 접지전압을 입력받아서 상기 프로그램 전압을 인가하는 것을 특징으로 하는 프로그램 방법.
  22. 제 21 항에 있어서,
    상기 d) 단계는, 프로그램 데이터 "0" 입력시 상기 고전압을 프로그램 전압으로 공급하고; 프로그램 데이터 "1" 입력시 상기 접지전압을 프로그램 전압으로 공급하는 것을 특징으로 하는 프로그램 방법.
  23. 제 16 항에 있어서,
    상기 m은 16인 것을 특징으로 하는 프로그램 방법.
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