KR100627087B1

KR100627087B1 - 비휘발성 반도체 메모리

Info

Publication number: KR100627087B1
Application number: KR1020057008299A
Authority: KR
Inventors: 시게카즈 야마다
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2003-04-24
Filing date: 2003-04-24
Publication date: 2006-09-25
Anticipated expiration: 2023-04-24
Also published as: US20050201159A1; KR20050086482A; JPWO2004095470A1; CN100565709C; TW594746B; US7280413B2; JP4002275B2; WO2004095470A1; TW200423130A; CN1764984A

Abstract

전기적으로 재기록 가능한 비휘발성 메모리 셀에 드레인 전압을 전달하는 전달 트랜지스터가 접속되어 있다. 동작 제어 회로는 메모리 셀의 임계치 전압을 높게 하는 프로그램 동작과, 메모리 셀의 임계치 전압을 확인하기 위해서 프로그램 동작의 전후로 실행되는 검증 동작을 제어한다. 드레인 전환 회로는 검증 동작 중에 전달 트랜지스터의 게이트를 제1 전압이 공급되는 제1 전압선에 접속한다. 드레인 전환 회로는 프로그램 동작 중에 전달 트랜지스터의 게이트를 제2 전압이 공급되는 제2 전압선에 접속한다. 드레인 전환 회로의 전환 동작(선택 동작)만으로 전달 트랜지스터에 제2 전압을 공급할 수 있기 때문에, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있다. 이 결과, 메모리 셀로의 데이터의 기록 시간을 단축시킬 수 있다.

Description

비휘발성 반도체 메모리 {NONVOLATILE SEMICONDUCTOR MEMORY}

본 발명은 비휘발성 반도체 메모리에 관한 것으로, 특히 데이터 기록시의 고전압 생성 방식에 관한 것이다.

플래시 메모리 등의 비휘발성 반도체 메모리는 기록 데이터의 논리치를 메모리 셀의 임계치 전압으로서 기억한다. 예컨대, 2치 메모리 셀은 임계치 전압이 낮을 때에 "논리 1"을 기억하고, 임계치 전압이 높을 때에 "논리 0"을 기억하고 있다. 일반적으로, 임계치 전압을 낮게 하는 동작은 "소거"라 칭해지고, 임계치 전압을 높게 하는 동작은 "기록" 또는 "프로그램"이라 칭해진다.

NOR형 플래시 메모리에서는, 메모리 셀의 제어 게이트는 어드레스에 따라 선택되는 워드선에 접속되어 있다. 메모리 셀의 드레인은 어드레스에 따라 선택되는 비트선에 접속되어 있다. 메모리 셀의 소스는 공통의 소스선에 접속되어 있다.

데이터의 기록 동작은 메모리 셀의 임계치 전압을 확인하기 위한 검증 동작과, 메모리 셀의 임계치 전압을 높게 하는 프로그램 동작을 필요로 한다. 검증 동작에서는, 예컨대 메모리 셀의 게이트에 고전압(예컨대, 5 V)이 공급되고, 비트선에 접속된 전달 트랜지스터의 게이트에 전원 전압(예컨대, 1.8 V)이 공급된다. 메모리 셀의 드레인에는 전달 트랜지스터를 통해 전원 전압으로부터 전달 트랜지스터 의 임계치 전압만큼 낮은 전압이 공급된다. 그리고, 메모리 셀에 흐르는 전류에 의해 메모리 셀의 임계치 전압이 확인된다. 즉, 프로그램이 필요한 메모리 셀이 식별된다.

프로그램 동작에서는, 메모리 셀의 게이트에 고전압(예컨대, 9 V)이 공급되고, 메모리 셀의 드레인에 전달 트랜지스터를 통해 고전압(예컨대, 5.5 V)이 공급된다. 드레인 전압을 확실하게 전달하기 위해서 전달 트랜지스터의 게이트에 고전압(예컨대, 9 V)이 공급된다. 그리고, 메모리 셀의 전하 축적층에 전하가 트랩되어, 임계치 전압은 높아진다. 이 후, 각 메모리 셀의 임계치 전압이 원하는 값에 도달할 때까지 검증 동작 및 프로그램 동작이 반복하여 실행된다.

전술한 플래시 메모리는 복수 개의 고전압을 생성하기 위해 복수의 승압 회로를 갖고 있다. 승압 회로는 기록 커맨드에 응답하여 동작을 시작하고, 기록 동작의 완료에 응답하여 동작을 정지한다(예컨대, 일본 특허 공개 제2002-230985호 공보).

전술한 바와 같이, 기록 동작은 검증 동작과 프로그램 동작을 반복하여 실행된다. 이 때, 메모리 셀의 게이트 전압 및 전달 트랜지스터의 게이트 전압은 검증 동작과 프로그램 동작 사이에서 크게 변경되어야만 한다. 특히, 전달 트랜지스터의 게이트 전압은 검증 동작에서 프로그램 동작으로 이행할 때에, 1.8 V에서 9 V까지 상승시킬 필요가 있다. 승압 회로가 9 V를 생성할 때까지의 승압 시간이 길게 되어, 기록 사이클 시간이 길어진다.

최근, 하나의 메모리 셀에 복수 비트의 데이터를 기억하는 비휘발성 다중치 반도체 메모리가 개발되고 있다. 이 종류의 다중치 메모리 셀에서는 임계치 전압을 정확히 설정하기 위해서, 프로그램 동작을 복수회로 나누어 실행하고 있다(단계 프로그램 방식). 단계 프로그램 방식에서는, 임계치 전압의 분포폭이 작아지기 때문에, 판독 마진은 향상된다. 즉, 메모리 셀에 다중치 데이터를 확실하게 기억시킬 수 있다. 한편, 단계 프로그램 방식에서는, 검증 동작 및 프로그램 동작을 복수회 반복함으로써 1회의 기록 동작이 실행된다. 검증 동작에서 프로그램 동작으로의 이행이, 1회의 기록 동작 중에 복수회 있기 때문에, 전술한 승압 시간의 영향은 크다.

이하, 본 발명에 따른 선행 기술 문헌을 열기한다.

(특허 문헌)

(1) 일본 특허 공개 제2002-230985호 공보

본 발명의 목적은 비휘발성 반도체 메모리의 기록 동작 시간을 단축하는 데에 있다.

본 발명의 비휘발성 반도체 메모리의 일 형태에서는, 전기적으로 재기록 가능한 비휘발성 메모리 셀에 드레인 전압을 전달하는 전달 트랜지스터가 접속되어 있다. 동작 제어 회로는 메모리 셀의 임계치 전압을 높게 하는 프로그램 동작과, 메모리 셀의 임계치 전압을 확인하기 위해서 프로그램 동작의 전후로 실행되는 검증 동작을 제어한다. 드레인 전환 회로는 검증 동작 중에, 전달 트랜지스터의 게이트를 제1 전압이 공급되는 제1 전압선에 접속한다. 드레인 전환 회로는 프로그램 동작 중에 전달 트랜지스터의 게이트를 제2 전압이 공급되는 제2 전압선에 접속한다. 드레인 전환 회로의 전환 동작(선택 동작)만으로 전달 트랜지스터에 제2 전압을 공급할 수 있기 때문에, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있다. 이 결과, 메모리 셀로의 데이터 기록 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리의 다른 일 형태에서는, 제1 승압 회로는 프로그램 동작전의 검증 동작 중에 동작을 시작하고, 제2 전압선에 제2 전압을 생성한다. 프로그램 동작 전에 미리 제2 전압선을 제2 전압으로 설정할 수 있기 때문에, 프로그램 동작의 시작과 동시에 전달 트랜지스터의 게이트에 제2 전압을 공급할 수 있다. 이 결과, 프로그램 동작 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리의 다른 일 형태에서는, 동작 제어 회로는, 메모리 셀의 임계치 전압이 원하는 값에 도달할 때까지 검증 동작 및 프로그램 동작을 반복하여 실행한다. 제1 승압 회로는 검증 동작 및 프로그램 동작의 실행 중에 제2 전압선에 제2 전압을 계속해서 생성한다. 이 때문에, 제1 승압 회로의 동작, 정지의 빈도를 낮출 수 있어, 동작 제어 회로의 제어가 용이하게 된다.

본 발명의 비휘발성 반도체 메모리의 다른 일 형태에서는, 게이트 전환 회로는 검증 동작 중에, 메모리 셀의 제어 게이트를 제3 전압이 공급되는 제3 전압선에 접속한다. 게이트 전환 회로는 프로그램 동작 중에 제4 전압이 공급되는 제4 전압선에 접속한다. 게이트 전환 회로의 전환 동작(선택 동작)만으로 메모리 셀의 제어 게이트에 제4 전압을 공급할 수 있기 때문에, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있다. 이 결과, 메모리 셀로의 데이터 기록 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리의 다른 일 형태에서는, 제2 승압 회로는 프로그램 동작전의 검증 동작 중에 동작을 시작하고, 제4 전압선에 제4 전압을 생성한다. 프로그램 동작 전에 미리 제4 전압선을 제4 전압으로 설정할 수 있기 때문에, 프로그램 동작의 시작과 동시에 메모리 셀의 제어 게이트에 제4 전압을 공급할 수 있다. 이 결과, 프로그램 동작 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리의 다른 일 형태에서는, 동작 제어 회로는 메모리 셀의 임계치 전압이 원하는 값에 도달할 때까지 검증 동작 및 프로그램 동작을 반복하여 실행한다. 제2 승압 회로는 프로그램 동작이 완료할 때마다 제4 전압선을 초기 전압으로 리셋한다. 바꾸어 말하면, 제2 승압 회로는 검증 동작마다 초기 전압에 기초하여 제4 전압을 생성한다. 이 때문에, 각 프로그램마다 제4 전압을 정확히 설정할 수 있고, 메모리 셀의 임계치 전압을 원하는 값으로 정확히 설정할 수 있다.

본 발명의 비휘발성 반도체 메모리의 다른 일 형태에서는, 동작 제어 회로는 제2 승압 회로가 생성하는 제4 전압을 반복하여 실행되는 프로그램 동작마다 순차적으로 높게 설정한다. 즉, 비휘발성 반도체 메모리는 소위 단계 프로그램 기능을 갖고 있다. 각 단계에 필요한 프로그램 전압(제4 전압)을 정확히 생성할 수 있기 때문에, 복수의 메모리 셀의 임계치 전압을 원하는 영역 내에 분포시킬 수 있다. 이 결과, 판독 마진을 감소시키지 않고 기록 동작 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리의 다른 일 형태에서는, 제3 승압 회로는 검증 동작 중에 제5 전압을 생성하고, 프로그램 동작 중에 제6 전압을 생성한다. 제3 승압 회로의 출력 노드는 전달 트랜지스터의 드레인에 접속되어 있다. 게이트전환 회로는 검증 동작 중에 제5 전압을 제3 전압으로서 선택한다. 즉, 검증 동작 중에 제3 승압 회로가 생성하는 제5 전압을 전달 트랜지스터의 드레인 전압 및 메모리 셀의 제어 게이트 전압으로 공용할 수 있다. 일반적으로, 검증 동작 중에 메모리 셀의 제어 게이트에 공급하는 전압(제5 전압)은 프로그램 동작 중에 전달 트랜지스터의 드레인에 공급하는 전압(제6 전압)에 가깝다. 이 때문에, 제3 승압 회로는 검증 동작에서 프로그램 동작으로의 이행시에 생성 전압을 단시간에 제5 전압에서 제6 전압으로 변경할 수 있다. 이 결과, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있게 되어, 메모리 셀로의 데이터 기록 시간을 단축시킬 수 있다.

도 1은 본 발명의 비휘발성 반도체 메모리의 제1 실시예를 도시한 블록도.

도 2는 도 1에 도시된 승압 회로(VDPP)를 상세하게 도시한 회로도.

도 3은 도 1에 도시된 승압 회로(VPPP)를 상세하게 도시한 회로도.

도 4는 도 1에 도시된 승압 회로(VPPIP)를 상세하게 도시한 회로도.

도 5는 도 1에 도시된 멀티플렉서(XMUX) 및 로우 디코더(XDEC)를 상세하게 도시한 회로도.

도 6은 도 1에 도시한 멀티플렉서(YMUX) 및 칼럼 디코더(YDEC)를 상세하게 도시한 회로도.

도 7은 본 발명의 플래시 메모리의 기록 동작을 도시한 파형도.

도 8은 본 발명전의 플래시 메모리의 기록 동작을 도시한 파형도.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호(전압)가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다.

도 1은 본 발명의 비휘발성 반도체 메모리의 일 실시예를 나타내고 있다. 이 비휘발성 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 NOR형 플래시 메모리 칩으로서 형성되어 있다.

플래시 메모리는 동작 제어 회로(OPC), 승압 회로(VPPP, VPDP, VPPIP), 멀티플렉서(XMUX, YMUX), 로우 디코더(XDEC), 칼럼 디코더(YDEC) 및 메모리 셀 어레이(ARY)를 갖고 있다.

동작 제어 회로(OPC)는 외부에서 공급되는 커맨드 신호(CMD){칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE) 등}에 따라 주요 회로에 타이밍 신호 및 제어 신호를 출력한다.

승압 회로(VPPP)(제2 승압 회로)는 동작 제어 회로(OPC)로부터의 타이밍 신호에 동기하여 동작하고, 고전압(VPP)(제4 전압)을 고전압선(VPP)(제4 전압선)에 생성한다. 승압 회로(VPDP)(제3 승압 회로)는 동작 제어 회로(OPC)로부터의 타이밍 신호에 동기하여 동작하고, 제어 신호(VSEL, PSEL)에 따른 고전압(VPD)(제5 전압 또는 제6 전압)을 고전압선(VPD)(제3 전압선)에 생성한다. 승압 회로(VPPIP)(제1 승압 회로)는 동작 제어 회로(OPC)로부터의 타이밍 신호에 동기하여 동작하고, 고전압선(VPPI)(제2 전압)을 고전압선(VPPI)(제2 전압선)에 생성한다.

멀티플렉서(XMUX)(게이트 전환 회로)는 동작 제어 회로(OPC)로부터의 제어 신호(SEL3)에 따라 고전압(VPP) 또는 고전압(VPD) 중 한쪽을 게이트 전압(VG)으로서 로우 디코더(XDEC)에 출력한다. 멀티플렉서(YMUX)(드레인 전환 회로)는 동작 제어 회로(OPC)로부터의 제어 신호(SEL4)에 따라 전원선(VCC)(제1 전압선)에 공급되는 전원 전압(VCC)(제1 전압) 또는 고전압(VPPI) 중 한쪽을 칼럼 디코더(YDEC)내의 전달 트랜지스터(TT)의 게이트에 출력한다.

로우 디코더(XDEC)는 플래시 메모리의 외부에서 공급되는 어드레스 신호(XADD)의 디코드 신호에 의해 선택되는 워드선(WL)에 게이트 전압(VG)을 공급하는 회로를 갖고 있다. 칼럼 디코더(YDEC)는 플래시 메모리의 외부로부터 공급되는 어드레스 신호(YADD)의 디코드 신호에 의해 선택되는 비트선(BL)에 드레인 전압(VD)을 공급하기 위한 전달 트랜지스터(TT)를 갖고 있다.

메모리 셀 어레이(ARY)는 매트릭스형으로 배치되는 복수의 메모리 셀(MC)과, 도면의 가로 방향으로 배열되는 메모리 셀의 제어 게이트(G)에 접속되는 워드선(WL)과, 도면의 세로 방향으로 배열되는 메모리 셀의 드레인(D)에 접속되는 비트선(BL)과, 메모리 셀의 소스(S)에 접속되는 소스선을 갖고 있다. 메모리 셀(MC)은 전하를 축적하는 트랩 게이트를 갖는 트랜지스터(셀 트랜지스터)로 구성되어 있다. 트랩 게이트는 질화막 등의 절연막으로 형성되어 있다. 이 때문에, 트랩 게이트에 트랩된 전하는 트랩 게이트 내를 이동하지 않는다. 이것을 이용하여 셀 트랜지스터의 임계치 전압은 국소적으로 변경할 수 있다. 이 실시예에서는, 메모리 셀(MC)은 트랩 게이트의 1 지점에만 전하를 꺼내고 넣음으로써, 전기적으로 재기록 가능한 2치 메모리 셀로서 동작한다.

도 2는 도 1에 도시된 승압 회로(VPDP)를 상세하게 도시하고 있다. 도면에 있어서, 사선이 있는 트랜지스터는 pMOS 트랜지스터이고, 사선이 없는 트랜지스터는 nM0S 트랜지스터이다. 용량은 nM0S 트랜지스터의 소스와 드레인을 서로 접속함으로써 형성되어 있다.

승압 회로(VPDP)는 승압 전압을 생성하는 펌프부(PUMP)와, 고전압(VPD)을 소정의 전압으로 설정하기 위한 조정부(ADJ)를 갖고 있다. 펌프부(PUMP)는 클램프 회로에 의해 소정의 정전압으로 클램프되는 펌프 노드(PND)를 용량(C1)을 통해 클록 신호(CLK1)로 펌핑함으로써 전원 전압(VCC)(1.8 V)을 승압하고, 승압에 의한 전하를 승압 노드(BND)로 전송한다. 클록 신호(CLK1)는 동작 제어 회로(OPC)로부터의 제어 신호에 따라 승압 회로(VPDP) 내부의 발진기가 생성된다.

조정부(ADJ)는 고전압(VPD)을 용량 분할한 비교 전압 DIV를 기준 전압 VREF와 비교하여, 비교 결과에 따라 방전 트랜지스터(DCT)의 게이트를 제어하고, 고전압(VPD)을 소정의 전압으로 설정한다. 기준 전압(VREF)은 플래시 메모리 내에 형성되는 기준 전압 생성 회로가 생성된다. 기준 전압(VREF)은 승압 회로(VPDP, VPPP, VPPIP)에 공통이다. 조정부(ADJ)는 제어 신호(VSEL)가 고레벨일 때 용량(C2)을 노드(DIV)에 접속하고, 제어 신호(PSEL)가 고레벨일 때에 용량(C1)을 노드(DIV)에 접 속한다. 용량(C1)의 용량치는 용량(C2)의 용량치보다 크다. 도 1에 도시된 동작 제어 회로(OPC)는 검증 동작 중에 제어 신호(VSEL, PSEL)를 각각 고레벨, 저레벨로 설정하고, 프로그램 동작 중에 제어 신호(VSEL, PSEL)를 각각 저레벨, 고레벨로 설정한다. 노드(DIV)는 고전압 노드(VPD)와 접지선(VSS) 사이에 접속되는 2개의 용량의 용량 분할에 따른 전압으로 설정된다. 그리고, 고전압(PVD)은 검증 동작 중 및 프로그램 동작 중에, 전원 전압(VCC)(1.8 V)을 이용하여 각각 5 V(제5 전압), 5.5 V(제6 전압)까지 승압된다. 검증 동작 및 프로그램 동작의 고전압(VPD)의 차는 O.5 V이다. 이 때문에, 검증 동작에서 프로그램 동작으로 이행할 때에, 고전압(VPD)을 신속하게 설정할 수 있다.

도 3은 도 1에 도시한 승압 회로(VPPP)를 상세하게 도시하고 있다.

승압 회로(VPPP)는 노드(DIV)의 전압을 복수 개로 설정하기 위한 복수의 용량을 갖고 있다. 이들 용량과 노드(DIV)의 접속은 제어 신호(PSEL1, PSEL2, …, PSELn)에 의해 각각 제어된다. 제어 신호(PSEL1, PSEL2, …, PSELn)는 동작 제어 회로(OPC)로부터 출력된다. 승압 회로(VPPP)는 기록 동작 중에 고전압(VPP)을 제어 신호(PSEL1, PSEL2, …, PSELn)에 따라 순차적으로 9 V, 9.1 V, 9.2 V, …로 상승한다.

도 4는 도 1에 도시된 승압 회로(VPPIP)를 상세하게 도시하고 있다.

승압 회로(VPPIP)는 노드(DIV)를 통해 2개의 용량만이 직렬로 접속되어 있다. 그 이외의 논리 구성은 도 2에 도시된 승압 회로(VPDP)와 동일하다. 이 때문에, 승압 회로(VPPIP)가 동작할 때에 생성되는 고전압(VPPIP)은 1종류가 된다. 구 체적으로는 승압 회로(VPPIP)가 동작할 때에, 고전압(VPPI)은 1.8 V(= VCC)에서 9 V까지 상승한다.

도 5는 도 1에 도시된 멀티플렉서(XMUX) 및 로우 디코더(XDEC)를 상세하게 도시하고 있다.

멀티플렉서(XMUX)는 제어 신호(SEL3)가 저레벨일 때에(검증 동작), 트랜지스터(PM12)를 온하고, 고전압(VPD)(제3 전압)을 게이트 전압(VG)으로서 출력한다. 멀티플렉서(XMUX)는 제어 신호(SEL3)가 고레벨일 때에(프로그램 동작), 트랜지스터(PM1O)를 온하고, 고전압(VPP)(제4 전압)을 게이트 전압(VG)으로서 출력한다.

로우 디코더(XDEC)는 어드레스 신호(XADD)의 디코드 신호(부논리)가 저레벨일 때에 게이트 전압(VG)을 워드선(WL)에 출력하고, 디코드 신호(XD)가 고레벨일 때에 접지 전압을 워드선(WL)에 출력한다. 즉, 어드레스 신호(XADD)에 의해 선택되는 워드선(WL)에 게이트 전압(VG)이 공급된다.

도 6은 도 1에 도시한 멀티플렉서(YMUX) 및 칼럼 디코더(YDEC)를 상세하게 도시하고 있다.

멀티플렉서(YMUX)는 제어 신호(SEL4)가 저레벨일 때에(검증 동작), 트랜지스터(PM20)를 온하고, 전원 전압(VCC)(제1 전압)을 드레인 전압(VD)으로서 출력한다. 멀티플렉서(YMUX)는 제어 신호(SEL4)가 고레벨일 때에(프로그램 동작), 트랜지스터(PM22)를 온하고, 고전압(VPPI)(제2 전압)을 드레인 전압(VD)으로서 출력한다.

칼럼 디코더(YDEC)는 고전압(VPD)을 비트선(BL)에 전달하는 전달 트랜지스터(TT)를 갖고 있다. 전달 트랜지스터(TT)는 어드레스 신호(YADD)의 디코드 신호 (YD)(정논리)가 고레벨일 때에 온하고, 고전압(VPD)을 비트선(BL){메모리 셀(MC)의 드레인}에 전달한다. 즉, 어드레스 신호(YADD)에 의해 선택되는 비트선(BL)에 고전압(VPD)이 공급된다. 전달 트랜지스터(TT)는 디코드 신호(YD)가 저레벨일 때에 오프하고, 비트선(BL)을 플로팅 상태로 한다. 또한, 실제로는 비트선(BL)에 전달되는 전압은 전달 트랜지스터(TT)의 게이트 전압으로부터 전달 트랜지스터(TT)의 임계치 전압을 뺀 값이 최대가 된다.

도 7은 본 발명의 플래시 메모리의 기록 동작을 도시하고 있다.

여기서, 기록 동작은 메모리 셀(MC)에 "논리 O"을 프로그램하는 동작이다. 본 실시예에서는, 기록 동작은 검증 동작과 프로그램 동작을 반복하여 메모리 셀(MC)의 임계치 전압을 서서히 높게 하고, 기대치로 설정하는 단계 프로그램 방식이 채용되고 있다.

우선, 최초의 검증 기간(VRF)에 있어서, 메모리 셀(MC)의 임계치 전압을 확인하기 위해서, 검증 동작이 실행된다. 검증 동작에서는, 승압 회로(VPDP)는 노드 VPD에 5 V를 생성한다[도 7(a)]. 멀티플렉서(XMUX)는 검증 기간(VRF)에 노드(VPD)를 선택한다. 이 때문에, 어드레스 신호(XADD)에 따라 선택되는 로우 디코더(XDEC)는 대응하는 워드선(WL)을 5 V로 변화시킨다. 그리고, 메모리 셀(MC)의 게이트 전압(GATE)은 5 V로 설정된다[도 7(b)].

멀티플렉서(YMUX)는 검증 기간(VRF)에 노드(VD)에 전원 전압(VCC)(1.8 V)을 출력한다[도 7(c)]. 어드레스 신호(YADD)에 따라 선택되는 칼럼 디코더(YDEC)는 전달 트랜지스터(TT)의 게이트를 전원 전압(VCC)으로 설정한다. 이 때문에, 메모리 셀(MC)의 드레인 전압(DRAIN){비트선(BL)}은 전원 전압(VCC)에서 전달 트랜지스터의 임계치 전압을 뺀 값으로 설정된다[도 7(d)]. 그리고, 메모리 셀(MC)을 흐르는 전류에 따라 프로그램해야 할 메모리 셀(MC)이 판정된다.

또한, 검증 기간(VRF)에 있어서, 승압 회로(VPPIP, VPPP)는 동작을 시작하고, 고전압(VPPI, VPP)을 각각 생성한다[도 7(e, f)]. 프로그램 동작전의 검증 동작 중에 미리 프로그램 동작에 필요한 고전압(VPPI, VPP)의 생성을 시작함으로써, 프로그램 동작을 빠르게 시작할 수 있다.

검증 동작 후, 데이터의 기록이 필요한 메모리 셀(MC)에 대하여 프로그램 동작이 실행된다. 프로그램 동작이 실행되는 프로그램 기간(PRG)에 있어서, 승압 회로(VPPIP, VPPP)는 이미 승압 전압(VPPI, VPP)을 각각 생성하고 있다[도 7(g, h)]. 멀티플렉서(XMUX)는 제어 신호(SEL3)에 따라 승압 전압(VPD)의 선택을 정지하고, 승압 전압(VPP)의 선택을 시작한다. 그리고, 노드(VG)에 승압 전압(VPP)(9 V)이 출력된다. 어드레스 신호(XADD)에 따라 선택되는 로우 디코더(XDEC)는 대응하는 워드선(WL)을 승압 전압(VPP)으로 변화시킨다. 그리고, 메모리 셀(MC)의 게이트 전압(GATE)은 9 V로 설정된다[도 7(i)].

승압 회로(VPDP)는 제어 신호(VSEL, PSEL)에 따라 승압 전압(VPD)을 5 V에서 5.5 V로 변경한다[도 7(j)]. 멀티플렉서(YMUX)는 제어 신호(SEL4)에 따라 전원 전압(VCC)의 선택을 정지하고, 승압 전압(VPPI)의 선택을 시작한다. 그리고, 노드(VD)에 승압 전압(VPPI)(9 V)이 출력된다[도 7(k)]. 어드레스 신호(YADD)에 따라 선택되는 칼럼 디코더(YDEC)는 전달 트랜지스터(TT)의 게이트를 승압 전압(VPPI)으 로 설정한다. 이 때문에, 메모리 셀(MC)의 드레인 전압(DRAIN){비트선(BL)}은 승압 전압(VPD)(5.5 V)으로 설정된다[도 7(1)]. 그리고, 워드선(WL) 및 비트선(BL)에 의해 선택된 메모리 셀(MC)에 임계치 전압을 높게 하는 프로그램 동작을 실행시킨다.

프로그램 기간(PRG)에 있어서, 승압 전압(VPP, VPPI)은 검증 기간(VRF)에 미리 생성된다. 또한, 승압 회로(VPDP)가 새롭게 승압이 필요한 전압은 0.5 V이며, 승압 전압(VPD)은 단시간에 5.5 V까지 상승한다. 이 때문에, 게이트 전압(GATE) 및 드레인 전압(DRAIN)의 설정에 필요한 기간(T1)은 멀티플렉서(XMUX, YMUX)의 전환 기간에만 의존한다. 바꾸어 말하면, 승압 전압(VPP, VPPI)의 생성에 필요한 기간은 프로그램 기간(PRG)에 포함되지 않는다. 이 때문에, 프로그램 기간(PRG)은 단축되고, 기록 동작 시간은 단축된다.

다음에, 방전 기간(DSC) 후, 메모리 셀(MC)의 임계치 전압을 확인하기 위한 검증 동작이 재차 실행된다. 검증 동작에 있어서, 프로그램해야 할 메모리 셀(MC)의 임계치 전압이 낮다고 판정되는 경우, 프로그램 동작(도시하지 않음)이 재차 실행된다(단계 프로그램 방식). 방전 기간(DSC)에서는, 승압 전압(VPD, VPP)이 전원 전압(VCC)으로 리셋된다. 승압 전압(VPPI)은 리셋되지 않고 9 V를 유지한다. 게이트 전압(GATE) 및 드레인 전압(DRAIN)은 접지 전압(VSS)으로 설정된다.

승압 전압(VPP)을 전원 전압(VCC)으로 리셋함으로써, 프로그램 동작마다 0.1 V씩 상승이 필요한 게이트 전압(GATE)을 정확히 생성할 수 있다. 또한, 승압 전압(VPPI)이 9 V로 유지됨으로써, 승압 회로(VPPIP)는 1회의 기록 동작 중에 동작 ·정지를 반복할 필요가 없다. 이 때문에, 동작 제어 회로(OPC)의 제어가 용이하게 된다.

도 8은 본 발명 전의 플래시 메모리의 기록 동작을 도시하고 있다.

본 발명 전의 단계 프로그램 방식의 플래시 메모리에서는, 프로그램 동작의 시작에 응답하여 승압 전압(VPPI, VPD, VPP)의 생성을 시작하고 있다. 이 때문에, 프로그램 기간(PRG)에 있어서, 게이트 전압(GATE) 및 드레인 전압(DRAIN)의 설정에 필요한 기간(T1)은 승압 회로가 승압 전압(VPP, VPD, VPP)을 각각 생성하는 기간에 의존한다. 이 때문에, 기간(T1)이 전술한 도 7에 비하여 길어져서, 프로그램 기간(PRG)은 길어진다. 특히, 단계 프로그램 방식에서는, 기간(T1)이 복수회 존재하기때문에, 기록 동작 시간으로의 영향은 크다.

이상, 본 실시예에서는, 데이터의 기록 동작에 있어서, 승압 회로(VPPIP)는 프로그램 기간(PRG) 전의 검증 기간(VRF)에 승압 전압(VPPI)의 생성을 시작한다. 이 때문에, 멀티플렉서(YMUX)는 제어 신호(SEL4)에 따라 전환 동작하는 것만으로 프로그램 기간(PRG)에 승압 전압(VPPI)을 전달 트랜지스터(TT)의 게이트에 공급할 수 있다. 따라서, 프로그램 동작을 검증 동작 후 바로 시작할 수 있다. 이 결과, 메모리 셀(MC)로의 데이터 기록 시간을 단축시킬 수 있다.

이와 마찬가지로, 데이터의 기록 동작에 있어서, 승압 회로(VPPP)는 프로그램 기간(PRG) 전의 검증 기간(VRF)에 승압 전압(VPP)의 생성을 시작한다. 이 때문에, 멀티플렉서(XMUX)는 제어 신호(SEL3)에 따라 전환 동작하는 것만으로 프로그램 기간(PRG)에 승압 전압(VPP)을 메모리 셀(MC)의 제어 게이트에 공급할 수 있다. 따라서, 프로그램 동작을 검증 동작 후 바로 시작할 수 있다. 이 결과, 메모리 셀 (MC) 로의 데이터 기록 시간을 단축시킬 수 있다.

단계 프로그램 방식을 채용하는 플래시 메모리에 있어서, 승압 회로(VPPIP)는 기록 동작 중에 승압 전압(VPPI)을 계속해서 생성한다. 이 때문에, 승압 회로(VPPIP)의 동작, 정지의 빈도를 낮출 수 있어, 동작 제어 회로(OPC)의 제어를 용이하게 할 수 있다.

또한, 동작 제어 회로(OPC)는 승압 회로(VPPP)가 생성하는 승압 전압(VPP)을 반복하여 실행되는 프로그램 동작마다 순차적으로 0.1 V씩 높게 설정한다. 승압 회로(VPPP)는 프로그램 동작이 완료할 때마다 승압 전압(VPP)을 전원 전압(VCC)으로 리셋한다. 이 때문에, 각 프로그램마다 승압 전압(VPP)을 전원 전압(VCC)에 기초하여 생성함으로써, 각 단계에 필요한 승압 전압(VPP)(프로그램 전압)을 정확히 설정할 수 있고, 메모리 셀(MC)의 임계치 전압을 원하는 값으로 정확히 설정할 수 있다.

승압 회로(VPDP)는 검증 기간(VRF)에 메모리 셀(MC)의 제어 게이트에 공급하기 위해서 5 V의 승압 전압(VPD)을 생성하고, 프로그램 기간(PRG)에 메모리 셀(MC)의 드레인에 공급하기 위한 5.5 V의 승압 전압(VPD)을 생성한다. 승압 회로(VPDP)을 메모리 셀(MC)의 게이트 전압(GATE) 및 드레인 전압(DRAIN)의 양쪽에 사용함으로써, 검증 동작 및 프로그램 동작에 사용하는 승압 전압을 효율적으로 생성할 수 있다.

검증 동작에 사용하는 게이트 전압(GATE)과 프로그램 동작에 사용하는 드레인 전압(DRAIN)은 그 차가 0.5 V에 근접한다. 이 때문에, 승압 회로(VPDP)는 검증 동작에서 프로그램 동작으로의 이행시에 승압 전압(VPD)을 단시간에 5 V에서 5.5 V로 변경할 수 있다. 이 결과, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있어, 메모리 셀로의 데이터 기록 시간을 단축시킬 수 있다.

또한, 전술한 실시예에서는, 본 발명을 플래시 메모리 칩에 적용한 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을 시스템 LSI에 탑재되는 플래시 메모리 코어에 적용하여도 좋다.

전술한 실시예에서는, 본 발명을 2치 메모리 셀을 갖는 플래시 메모리에 적용한 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 본 발명을 다중치 메모리 셀을 갖는 플래시 메모리에 적용하여도 좋다.

전술한 실시예에서는, 본 발명을 NOR형 플래시 메모리에 적용한 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 본 발명을 NAND형 또는 가상 접지형 플래시 메모리에 적용하여도 좋다.

전술한 실시예에서는, 본 발명을 트랩 게이트를 갖는 메모리 셀의 기록 동작에 적용한 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 본 발명을 플로팅 게이트를 갖는 메모리 셀의 기록 동작에 적용하여도 좋다.

이상, 본 발명에 대해서 상세히 설명하였지만, 상기한 실시예 및 그 변형예는 발명의 일례에 불과하고, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

본 발명의 비휘발성 반도체 메모리에서는, 드레인 전환 회로의 전환 동작(선택 동작)만으로 전달 트랜지스터에 제2 전압이 공급할 수 있기 때문에, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있다. 이 결과, 메모리 셀로의 데이터 기록 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리에서는, 프로그램 동작 전에 미리 제2 전압선을 제2 전압으로 설정할 수 있기 때문에, 프로그램 동작의 시작과 동시에 전달 트랜지스터의 게이트에 제2 전압을 공급할 수 있다. 이 결과, 프로그램 동작 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리에서는, 제1 승압 회로의 동작, 정지의 빈도를 낮출 수 있어, 동작 제어 회로의 제어가 용이하게 된다.

본 발명의 비휘발성 반도체 메모리에서는, 게이트 전환 회로의 전환 동작(선택 동작)만으로 메모리 셀의 제어 게이트에 제4 전압을 공급할 수 있기 때문에, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있다. 이 결과, 메모리 셀로의 데이터 기록 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리에서는, 프로그램 동작 전에 미리 제4 전압선을 제4 전압으로 설정할 수 있기 때문에, 프로그램 동작의 시작과 동시에 메모리 셀의 제어 게이트에 제4 전압을 공급할 수 있다. 이 결과, 프로그램 동작 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리에서는, 각 프로그램마다 제4 전압을 정확히 설정할 수 있고, 메모리 셀의 임계치 전압을 원하는 값으로 정확히 설정할 수 있다.

본 발명의 비휘발성 반도체 메모리에서는, 복수의 메모리 셀의 임계치 전압을 원하는 영역 내에 분포시킬 수 있다. 이 결과, 판독 마진을 감소시키지 않고 기록 동작 시간을 단축시킬 수 있다.

본 발명의 비휘발성 반도체 메모리에서는, 제3 승압 회로는 검증 동작에서 프로그램 동작으로의 이행시에, 생성 전압을 단시간에 제5 전압에서 제6 전압으로 변경할 수 있다. 이 결과, 프로그램 동작을 검증 동작 후로부터 단시간에 시작할 수 있어, 메모리 셀로의 데이터 기록 시간을 단축시킬 수 있다.

Claims

제어 게이트, 드레인 및 소스를 가지며, 전기적으로 재기록 가능한 비휘발성 메모리 셀과;

상기 메모리 셀의 상기 드레인에 드레인 전압을 전달하기 위해서 소스가 상기 드레인에 접속된 전달 트랜지스터와;

상기 메모리 셀의 임계치 전압을 높게 하는 프로그램 동작과, 상기 메모리 셀의 임계치 전압을 확인하기 위해서 상기 프로그램 동작의 전후로 실행되는 검증 동작을 제어하는 동작 제어 회로와;

상기 전달 트랜지스터의 게이트를 상기 검증 동작 중에 제1 전압이 공급되는 제1 전압선에 접속하고, 상기 프로그램 동작 중에 제2 전압이 공급되는 제2 전압선에 접속하는 드레인 전환 회로

를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 상기 프로그램 동작전의 상기 검증 동작 중에 동작을 시작하고, 상기 제2 전압선에 상기 제2 전압을 생성하는 제1 승압 회로를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제2항에 있어서, 상기 동작 제어 회로는 상기 메모리 셀의 임계치 전압이 원하는 값에 도달할 때까지 상기 검증 프로그램 동작을 반복하여 실행하고,

상기 제1 승압 회로는 상기 검증 프로그램 동작의 실행 중에 상기 제2 전압선에 상기 제2 전압을 계속해서 생성하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 상기 메모리 셀의 상기 제어 게이트를 상기 검증 동작 중에 제3 전압이 공급되는 제3 전압선에 접속하고, 상기 프로그램 동작 중에 제4 전압이 공급되는 제4 전압선에 접속하는 게이트 전환 회로를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제4항에 있어서, 상기 프로그램 동작전의 상기 검증 동작 중에 동작을 시작하고, 상기 제4 전압선에 상기 제4 전압을 생성하는 제2 승압 회로를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제4항에 있어서, 상기 동작 제어 회로는 상기 메모리 셀의 임계치 전압이 원하는 값에 도달할 때까지 상기 검증 프로그램 동작을 반복하여 실행하고,

상기 제2 승압 회로는 상기 프로그램 동작이 완료할 때마다 상기 제4 전압선을 초기 전압으로 리셋하는 것을 특징으로 하는 비휘발성 반도체 메모리.
제6항에 있어서, 상기 동작 제어 회로는 상기 제2 승압 회로가 생성하는 상기 제4 전압을 반복하여 실행되는 상기 프로그램 동작마다 순차적으로 높게 설정하 는 것을 특징으로 하는 비휘발성 반도체 메모리.
제4항에 있어서, 상기 검증 동작 중에 제5 전압을 생성하고, 상기 프로그램 동작 중에 제6 전압을 생성하며, 출력 노드가 상기 전달 트랜지스터의 드레인에 접속된 제3 승압 회로를 구비하고,

상기 게이트 전환 회로는 상기 검증 동작 중에 상기 제5 전압을 상기 제3 전압으로서 선택하는 것을 특징으로 하는 비휘발성 반도체 메모리.