JP3145981B2

JP3145981B2 - 半導体不揮発性記憶装置

Info

Publication number: JP3145981B2
Application number: JP27785998A
Authority: JP
Inventors: 徹正木
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1998-09-30
Filing date: 1998-09-30
Publication date: 2001-03-12
Anticipated expiration: 2018-09-30
Also published as: JP2000113690A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置に関し、特にそのデータ書き込み回路に関する。

【０００２】

【従来の技術】従来の半導体不揮発性記憶装置として
は、特開平４−１３９６９７号公報に示すものがある。
この半導体不揮発性記憶装置は、図１０の断面図に示す
ように、Ｐ型基板１００上にフィールド酸化膜１０１が
形成され、このフィールド酸化膜１０１間には、Ｎ＋拡
散層のソース領域１０２とドレイン領域１０３を形成し
ている。ソース領域１０２とドレイン領域１０３の間の
上部にはゲート酸化膜１１０を介してフローティングゲ
ート１１１及びコントロールゲート１１２よりなる不揮
発性メモリセル１０４を設け、またＰ型基板１００上に
はＰ型拡散層からなるバックゲート層１０５が形成さ
れ、このバックゲート層１０５には不揮発性メモリセル
１０４に対してデータ書き込み時に同期して低電圧側共
通電源ＶＳＳよりさらに低いバックゲート電圧ＶＢＧを
印加するバックゲート電圧供給回路１０６が接続されて
いる。

【０００３】また、この半導体不揮発性記憶装置の回路
構成は、図１１に示されるとおり、各ビット線ＢＬ１〜
ＢＬｎと各ワード線ＷＬ１、ＷＬ１〜ＷＬｎとの間には
不揮発性のメモリセルＭ１１〜Ｍｎｎが接続されてセル
アレイＳＡが構成され、各メモリセルはバックゲート電
圧供給回路１０６に接続されている。

【０００４】このバックゲート電圧供給回路１０６よ
り、不揮発性メモリセル１０４のバックゲートにＰ型基
板１００、およびバックゲート層１０５を介して、バッ
クゲート電圧供給回路１０６から供給される負電位ＶＢ
Ｇを印加することで、コントロールゲート１１２の電位
を相対的に高くして、メモリセル１０４のフローティン
グゲート１１１に注入される電荷量を増やし、書き込み
時間の低減をはかっていた。

【０００５】

【発明が解決しようとする課題】上述した従来の半導体
不揮発性記憶装置においては、つぎのような問題があっ
た。第１点目は、書き込みデータの信頼性の低下、もし
くは生産性の低下、第２点目は、生産コストの増大、あ
るいは製造歩留まりの低下である。

【０００６】まず第１の問題点として、上述した従来例
の半導体不揮発性記憶装置の書き込みは、書き込み対象
となるメモリセル以外のセル、すなわち非選択セルのバ
ックゲートにまで負電位ＶＢＧが印加されてしまうた
め、すでに書き込まれているメモリセルのデータの保持
抜けを起こしてしまい、データの信頼性の低下を招いて
いた。これを防ぐためには、メモリセル毎にＰ型基板１
００を分離する必要が生じてレイアウト面積が増大し、
生産性の低下を招いていた。

【０００７】つぎに第２の問題点について説明する。最
初に、フローティングゲートを有するＭＯＳトランジス
タで構成されるメモリセルの書き込み特性を図９により
説明する。

【０００８】図９は、０．６μｍプロセスのフラッシュ
ＲＯＭの書き込み特性のグラフであり、横軸には書き込
み時間ｔｐの対数、縦軸にはメモリセルのしきい値Ｖｔ
ｈをとっている。図中２つの曲線Ａ、曲線Ｂは、コント
ロールゲート電圧が高い場合、および低い場合の２つの
条件に設定した時の各々の書き込み特性である。図９の
特性グラフからもわかるように、書き込み時間ｔｐが小
さい書き込み動作の初期の段階では、コントロールゲー
ト電圧が低いほどメモリセルのしきい値Ｖｔｈは高く、
書き込み時間ｔｐが大きい、書き込み動作の後半では、
コントロールゲート電圧が高いほどメモリセルのしきい
値Ｖｔｈは高くなっている。個々のメモリセル、製造ロ
ットによる不純物注入量のずれやフローティングゲート
と基板間のゲート酸化膜の厚さのずれ、あるいは製造プ
ロセスの違いによるメモリセルの寸法の差異などによっ
て、図９中の２つの曲線Ａ、曲線Ｂは前後、あるいは上
下に推移するが、書き込み動作の初期段階は、コントロ
ールゲート電圧が低い方が、書き込み動作の後半では、
コントロールゲート電圧が高い方が書き込み特性がよ
い。これは、書き込み動作の初期段階において、コント
ロールゲート電圧が高いとドレイン−ソース間のチャネ
ル形成が助長される方向に働くので、空乏層が形成され
にくく、空乏層が形成されにくいとピンチオフ点が発生
しにくいので、キャリアは高いエネルギーを持てず、ホ
ットエレクトロンになりにくくなる。ホットエレクトロ
ンの発生量が少ないとフローティングゲートに蓄積され
るキャリアも少なくなるので、書き込み特性が悪くな
る。その後、時間が経過すると、ドレイン−ソース間の
キャリア移動による電界が生じて空乏層が形成され、ホ
ットエレクトロンが発生してフローティングゲートに注
入され始める。

【０００９】この時点でホットエレクトロンは、コント
ロールゲート電圧のより高い方が、ゲート酸化膜の障壁
を容易に飛び越えられ、フローティングゲートに注入さ
れる電荷量が多く、書き込み特性が良くなる。なお、メ
モリセルのフローティングゲート内に電荷が蓄積された
状態を「“１”レベルのデータが書き込まれている」と
し、フローティングゲート内の電荷が空乏である状態を
「“０”レベルのデータが書き込まれている」とする。
また、メモリセルの書き込みを判定する基準電位である
書き込み判定基準電位は、図９中、２つの曲線が交差す
る付近である。

【００１０】なお図９中、書き込み判定基準電位は一定
の値を持っておらず、ある範囲で示されているが、これ
は書き込み判定基準電圧を高くすれば、書き込み完了後
のフローティングゲートの電位が高いので書き込みデー
タの信頼性の向上にはつながるが、必要以上に書き込み
判定基準電位を高くすると書き込み時間の増大を招き、
またそれに伴ってメモリセルにかかるストレスも増加す
る。例えば、図９の書き込み判定基準電位を５Ｖから６
Ｖに高くした場合を考慮すると、１バイトにつき１００
μｓの書き込み時間増大になり、２５６Ｋバイトのメモ
リにおいては、２５．６ｓの書き込み時間の増大にな
る。これは、製品の信頼性、即ち書き込みデータの保証
年数や動作保証範囲などによって変わるためである。

【００１１】図９に示されるとおり、全てのメモリセ
ル、製造ロット、および製造プロセスの書き込み特性
が、全く同じ書き込み特性であり、かつ書き込み判定基
準電位が高い場合であれば、コントロールゲート電圧を
高くすれば書き込み時間の短縮になるが、書き込み判定
基準電位が低い場合には、コントロールゲート電圧を低
くした方が逆に書き込み時間は短くなる、すなわち、製
品や製造ばらつきによって、一概に書き込み電圧を高く
すれば、書き込み判定基準電圧まで書き上げる時間を短
縮できるとは限らない。また、全てのメモリセル、製造
ロットの書き込み特性を同じ特性にそろえるのは事実上
不可能である。

【００１２】メモリセル内のフローティングゲートに蓄
積されたキャリアは、ディスターブや熱ストレスなどに
より放出していくため、メモリセルのしきい値は徐々に
低下していく。そのため、書き込み判定基準電位は、デ
ータリテンション保証のため、この劣化分をマージンと
して確保する必要があり、一般的にはメモリリード時の
読み出し電圧より数Ｖ高い電圧を設定する。また、デー
タが書き込まれているか否かを判断するのに、フローテ
ィングゲートの電位が書き込み判定基準電位に到達して
いるか否かで判断を行う。従来の装置および方法では、
書き込み判定基準電位まで書き込むためには、書き込み
時間を本来必要な書き込み時間に対して余分に設定する
必要があることから、書き込み時間が増大して生産コス
トの増大を招いていた。また生産コストを削減するた
め、書き込み時間を一定の時間に制限すると、製造歩留
の低下を招いていたという欠点があった。

【００１３】本発明の目的は、書き込み状態の判定動作
を頻繁に行うことで、個々のメモリセル、製造ロット、
および製造プロセスによって書き込み特性が変動して
も、最も効率的な書き込みが図れ、書き込み時間の低減
が実現できる半導体不揮発性記憶装置を提供することに
ある。

【００１４】

【課題を解決するための手段】本発明の半導体不揮発性
記憶装置は、記憶内容を電気的に書き換え可能な不揮発
性のメモリセルと、このメモリセルにデータを書き込む
手段およびそのデータを読み出す手段とを備えた半導体
不揮発性記憶装置において、“１”レベルのデータが書
き込まれたメモリセルのしきい値が基準電位であるかを
判定して判定結果を出力する判定回路と、前記判定結果
により前記メモリセルに対する書き込み電圧を書き込み
レベルが低い場合は、低い書き込み電圧が与えられ、書
き込みレベルが高い場合は高い書き込み電圧が与えられ
るように制御するコントロールゲート電圧供給回路とを
有する。

【００１５】また、前記コントロールゲート電圧供給回
路は、装置外部より供給される高電圧を昇圧して昇圧電
圧を発生させる昇圧回路と、前記昇圧電圧を抵抗分割し
て複数の書き込み電圧、および書き込み判定基準電圧を
生成する抵抗回路と、前記判定回路から出力されるデー
タを読み込んで、書き込み信号がイネーブルの期間は、
前記複数の書き込み電圧のいずれかを、判定信号がイネ
ーブルの期間では前記書き込み判定基準電圧を、読み出
し信号がイネーブルの期間では電源電圧を選択し、ワー
ド線を介してメモリセルのコントロールゲートに出力す
る選択回路とから成り、前記判定回路は、書き込み信号
がイネーブルの期間は、電源電圧をビット線を介してメ
モリセルのドレイン端子に出力するトランジスタスイッ
チ回路と、判定信号がイネーブルの期間は、前記メモリ
セルのドレイン端子−ソース端子間の電流値をビット線
を介して読み込んで、その電流値に応じた電圧を出力す
る電流−電圧変換回路と、この電流−電圧変換回路の前
記電圧をデジタル変換しデータを生成するＡ／Ｄコンバ
ータと、前記データをラッチし、前記コントロールゲー
ト電圧供給回路および装置外部端子に出力するラッチ回
路と、前記読み出し信号がイネーブルの期間は、前記メ
モリセルのドレイン−ソース端子間の電流をビット線を
介して読み込んで、リードデータを出力するセンスアン
プとから成る。

【００１６】また、前記コントロールゲート電圧供給回
路の抵抗回路は、昇圧電圧を降圧して書き込み判定基準
電圧を生成する抵抗回路と、前記判定回路から出力され
るデータを入力し、抵抗値を可変させて書き込み電圧を
生成する可変抵抗回路とからなり、前記判定回路は、前
記判定信号がイネーブルの期間は、メモリセルのドレイ
ン端子−ソース端子間の電流を容量素子に充電する第１
のスイッチ回路と、前記書き込み信号がイネーブルの期
間は、電源電圧をビット線を介してメモリセルのドレイ
ン端子に出力するトランジスタスイッチ回路と、前記容
量素子の電圧値をデータとして前記可変抵抗回路に出力
する第２のスイッチ回路と、前記読み出し信号がイネー
ブルの期間は、前記メモリセルのドレイン−ソース端子
間の電流をビット線を介して読み込んで、リードデータ
を出力するセンスアンプ回路とからなる。

【００１７】また、前記コントロールゲート電圧供給回
路は、装置外部より供給される高電圧を昇圧して昇圧電
圧を発生させる昇圧回路と、前記昇圧電圧を抵抗分割し
て複数の書き込み電圧、および複数の書き込み判定基準
電圧を生成する抵抗回路と、前記判定回路から出力され
るデータを入力して複数の書き込み電圧の中から選択す
る第１のスイッチング回路と、カウンタ回路から出力さ
れる所定のカウント値を入力して前記複数の書き込み判
定基準電圧の中から選択する第２のスイッチング回路
と、書き込み電圧、および書き込み判定基準電圧を切り
替えて、前記ワード線を介してメモリセルのコントロー
ルゲートに出力する第３のスイッチング回路とから成
り、前記判定回路は、装置外部より入力されるベリファ
イデータとセンスアンプから入力されるリードデータの
照合を行い、判定結果を前記カウンタ回路、および装置
外部に出力する比較回路と、前記判定回路のカウンタ回
路よりカウント値を読み込み、また前記比較回路より前
記判定結果を読み込んで、前記リードデータと前記ベリ
ファイデータが一致した場合はその時点のカウント値を
ラッチするラッチ回路と、メモリリード時には電源電圧
を、書き込み判定時には接地レベルより僅かに高い電圧
を前記センスアンプに与え、書き込み時には電源電圧を
ビット線を介して前記メモリセルのドレイン端子に与え
るドレイン電圧供給回路と、メモリリード時、および書
き込み判定時には前記メモリセルのドレイン−ソース間
電流を読み込み、リードデータを出力する前記センスア
ンプとから成る。

【００１８】また、前記メモリセルがフラッシュＲＯＭ
のような電気的に消去可能な記憶素子の場合において
は、書き込み、判定、および読み出し動作時は接地レベ
ルの電圧を、消去動作時は高電圧を前記メモリセルのソ
ース端子に出力するソース電圧供給回路を備える。

【００１９】

【００２０】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施形態を示すブ
ロック図、図２は図１の詳細ブロック図である。本実施
形態は、コントロールゲート電圧供給回路１と、判定回
路２と、メモリセル３とからなる。

【００２１】コントロールゲート電圧供給回路１は、メ
モリセル３の読み出し結果に基づく判定回路２のデータ
によって書き込み電圧を選択する。高電圧ＶＰＰは装置
外部よりコントロールゲート電圧供給回路１に供給され
る。書き込み信号ＷＥは装置外部よりコントロールゲー
ト電圧供給回路１、判定回路２に供給され、判定信号Ｖ
Ｅは装置外部よりコントロールゲート電圧供給回路１、
判定回路２に供給され、データＤＬは判定回路２で生成
されコントロールゲート電圧供給回路１、判定回路２に
供給される。ワード線ＷＬは、メモリセル３とコントロ
ールゲート電圧供給回路１とに接続され、ビット線ＢＬ
は、メモリセル３と判定回路２とを接続する。

【００２２】コントロールゲート電圧供給回路１は図２
に示すとおり、装置外部より供給される高電圧ＶＰＰを
昇圧して昇圧電圧ＶＰＨを発生させる昇圧回路４と、前
記昇圧電圧ＶＰＨを抵抗分割して複数の書き込み電圧Ｗ
Ｖ１〜ＷＶ５、および書き込み判定基準電圧ＶＶを生成
する抵抗回路５と、判定回路２から出力されるデータＤ
Ｌを読み込んで、書き込み信号ＷＥがイネーブルの期間
は、複数の書き込み電圧ＷＶ１〜ＷＶ５のいずれかを、
判定信号ＶＥがイネーブルの期間では書き込み判定基準
電圧ＶＶを、読み出し信号ＲＥＡＤがイネーブルの期間
では電源電圧ＶＤＤを選択し、ワード線ＷＬを介してメ
モリセル３のコントロールゲートに出力する選択回路６
とで構成される。

【００２３】選択回路６は、図３の回路図に示すとお
り、ＭＯＳトランジスタ１３〜２４で構成されるスイッ
チング回路であり、書き込み電圧ＷＶ１〜ＷＶ５、書き
込み判定基準電圧ＶＶおよび電源電圧ＶＤＤを入力電圧
とし、読み出し信号ＲＥＡＤ、判定信号ＶＥ、データＤ
Ｌおよび書き込み信号ＷＥを選択信号として、ワード線
ＷＬに前記入力電圧の１つを選択して出力する。

【００２４】判定回路２は、書き込み信号ＷＥがイネー
ブルの期間は、電源電圧ＶＤＤをビット線ＢＬを介して
メモリセル３のドレイン端子に出力するトランジスタス
イッチ回路１２と、判定信号ＶＥがイネーブルの期間
は、メモリセル３のドレイン端子−ソース端子間の電流
値をビット線ＢＬを介して読み込んで、電流値に応じた
電圧を出力する電流−電圧変換回路９と、出力された電
圧によりデータを生成するＡ／Ｄコンバータ８と、デー
タをラッチし、コントロールゲート電圧供給回路１、お
よび装置外部端子に出力するラッチ回路７と、読み出し
信号ＲＥＡＤがイネーブルの期間は、メモリセル３のド
レイン−ソース端子間の電流をビット線ＢＬを介して読
み込んで、リードデータを出力するセンスアンプ１０
と、メモリセル３のソース電圧を供給するソース電圧供
給回路１１から構成される。

【００２５】ここで、高電圧ＶＰＰは装置外部より昇圧
回路４に供給される。読み出し信号ＲＥＡＤは装置外部
よりセンスアンプ１０、選択回路６に供給され、書き込
み信号ＷＥは装置外部より選択回路６、トランジスタス
イッチ回路１２に供給される。判定信号ＶＥは装置外部
よりラッチ回路７、Ａ／Ｄコンバータ８、電流−電圧変
換回路９、選択回路６に供給される。データＤＬは判定
回路２で生成され選択回路並びに装置外部に出力され、
選択回路６の出力はワード線ＷＬを介してメモリセル３
のゲート端子に接続される。メモリセル３のドレイン端
子はビット線ＢＬを介してトランジスタスイッチ回路１
２、電流−電圧変換回路９、センスアンプ１０に接続さ
れる。リセット信号ＲＳＴは装置外部よりラッチ回路７
に供給される。

【００２６】電源電圧ＶＤＤは装置外部より選択回路６
とトランジスタスイッチ回路１２に供給される。抵抗回
路５で電圧ＶＰＨを抵抗分割して生成された書き込み電
圧ＷＶ１〜ＷＶ５並びに書き込み判定基準電圧ＶＶは選
択回路６に供給される。電流−電圧変換回路９から出力
される電圧を、Ａ／Ｄコンバータ８に入力してデータＤ
Ｌに変換しデータＤＬをラッチ回路７でラッチする。セ
ンスアンプ１０はリードデータＲｅａｄＤＡＴＡを装置
外部に出力する。ソース電圧供給回路１１より所定電圧
をメモリセル３内のソース端子に供給する。

【００２７】図４は図２の回路の動作を示すフロー図で
ある。まず、装置外部よりプログラミングモードを開始
する。一般的にはモードレジスタ設定後、高電圧ＶＰＰ
をあるタイミングで入力することにより、プログラミン
グモードに移行する。プログラミングモード開始を受け
て、リセット信号ＲＳＴが装置外部より入力され、判定
回路２内のラッチ回路７において、データＤＬの初期化
を行う（ステップ４２）。この場合の初期値としては
「１」が適当であり、このデータＤＬの初期化は、後述
するステップ４６における書き込み電圧の選択におい
て、初めて書き込みを行うことをコントロールゲート電
圧供給回路１内の選択回路６に示すためである。

【００２８】次にステップ４３で判定信号ＶＥをディス
エーブルにするが、この判定信号ＶＥは装置外部より制
御される。次にステップ４４で書き込み信号ＷＥをイネ
ーブルにして、書き込み動作４０を開始する、この書き
込み信号ＷＥも装置外部より制御される。前述のステッ
プ４２で設定したデータＤＬをステップ４５で選択回路
６に読み込む。ステップ４５で読み込んだデータＤＬを
もとに、ステップ４６で選択回路６内で書き込み電圧を
選択する。この書き込み電圧は、抵抗回路５で電圧ＶＰ
Ｈを抵抗分割して生成された書き込み電圧ＷＶ１〜ＷＶ
５のうちから選択する。なお、この時点ではデータＤＬ
が初期値の「１」であるのでＭＯＳトランジスタ１５が
ＯＮし、もっとも低い書き込み電圧ＷＶ５が選択され
る。ステップ４６で選択された書き込み電圧は、ワード
線ＷＬを介してメモリセル３のコントロールゲートに出
力される（ステップ４７）。

【００２９】次にステップ４８でメモリセル３のコント
ロールゲートには書き込み電圧、ソースにはソース電圧
供給回路１１より接地レベルの電圧、ドレインには電源
電圧ＶＤＤが印加され、書き込みが実行される。この書
き込みの実行時間は、メモリセル３内において、ホット
キャリアが発生してフローティングゲートに蓄積するの
に必要最低限の時間を設定する。この時間は、１０〜１
００μｓが最も適当である。ステップ４８で設定した一
定の書き込み時間が経過した後、書き込み信号ＷＥをス
テップ４９でディスエーブルし、ステップ５０で書き込
み信号ＷＥがディスエーブルになったのを受けて、選択
回路６、およびＭＯＳトランジスタ１２はメモリセル３
に対して電圧出力を終了し、書き込み動作４０は完了す
る。

【００３０】次にステップ５１で判定信号ＶＥをイネー
ブルにして判定動作４１を開始するが、この判定信号Ｖ
Ｅも装置外部より制御される。この判定信号ＶＥがイネ
ーブルになったのを受けて、選択回路６はステップ５２
で書き込み判定基準電圧ＶＶをワード線ＷＬに出力す
る。メモリセル３のコントロールゲートには書き込み判
定基準電圧ＶＶ、ソースにはソース電圧供給回路１１よ
り接地レベルの電圧を与えて、次にステップ５３でメモ
リセル３のドレイン−ソース間の電流をビット線ＢＬを
介して電流−電圧変換回路９に読み込む。フローティン
グゲートの電位が書き込み判定基準電圧より高ければ、
ドレイン−ソース間に電流は流れないが、低ければ電流
が流れる。次にステップ５４で電流−電圧変換回路９
で、読み込んだ電流の値に応じた電圧を発生する。電流
−電圧変換回路９から出力される電圧を、Ａ／Ｄコンバ
ータ８に入力してステップ５５でデータＤＬに変換す
る。次にステップ５６でデータＤＬをラッチ回路７でラ
ッチする。判定信号ＶＥをディスエーブルにし、選択回
路６、およびＭＯＳトランジスタ１２はメモリセル３に
対して電圧出力を終了し、判定動作４１は完了する（ス
テップ５７）。

【００３１】オペレータ、もしくはＲＯＭライターは、
判定回路２より出力されたデータＤＬを読み出して、メ
モリセル３のしきい値が書き込み判定基準電圧ＶＶまで
書き込まれたか判断を行う（ステップ５８）。メモリセ
ル３のしきい値が書き込み判定基準電圧ＶＶに到達して
いない場合は、再びステップ４４からステップ５８まで
繰り返が、ステップ４６においては、一回目の書き込み
動作では最も低い書き込み電圧ＷＶ５を選択したが、二
回目以降はデータＤＬにより、徐々に高い書き込み電圧
ＷＶ４〜ＷＶ１を順次選択していく。なお本実施形態で
は、書き込み電圧を５つに分割した場合を説明したが、
分割数に制限はない。

【００３２】図５は本発明の第２の実施形態を示す回路
のブロック図である。本実施形態は、第１の実施形態に
加えて書き込み電圧の生成に可変抵抗回路を用い、また
データ変換に容量素子を用いている。コントロールゲー
ト電圧供給回路１の抵抗回路５は、昇圧電圧ＶＰＨを降
圧して書き込み判定基準電圧ＶＶを生成する抵抗回路５
と、また判定回路２から出力されるデータＤＬを入力
し、抵抗値を可変させて書き込み電圧ＷＶを生成する可
変抵抗回路２５とからなり、判定回路２は、判定信号Ｖ
Ｅがイネーブルの期間は、メモリセル３のドレイン端子
−ソース端子間の電流を、容量素子３０に充電する第１
のスイッチ回路２９と、書き込み信号ＷＥがイネーブル
の期間は、電源電圧ＶＤＤをビット線ＢＬを介してメモ
リセル３のドレイン端子に出力するトランジスタスイッ
チ回路１２と、容量素子の電圧値をデータとして可変抵
抗回路２５に出力する第２のスイッチ回路３１と、読み
出し信号ＲＥＡＤがイネーブルの期間は、メモリセル３
のドレイン−ソース端子間の電流をビット線ＢＬを介し
て読み込んで、リードデータを出力するセンスアンプ回
路１０と、メモリセル３のソース電圧を供給するソース
電圧供給回路１１から構成される。

【００３３】高電圧ＶＰＰは装置外部より昇圧回路４に
供給される。読み出し信号ＲＥＡＤは装置外部よりトラ
ンジスタスイッチ回路２８、センスアンプ１０に供給さ
れる。書き込み信号ＷＥは装置外部より選択回路６、ト
ランジスタスイッチ回路１２、トランジスタスイッチ回
路２６に供給され、判定信号ＶＥは装置外部よりトラン
ジスタスイッチ回路２７、スイッチ回路３１に供給され
る。データＤＬは判定回路２で生成され可変抵抗回路２
５並びに装置外部に出力される。リセット信号ＲＳＴは
装置外部より供給されて容量素子に供給される。メモリ
セル３のゲート端子はワード線ＷＬを介してトランジス
タスイッチ回路２６、２７、２８と接続され、メモリセ
ル３のドレイン端子はビット線ＢＬを介して、センスア
ンプ１０、スイッチ回路３１、トランジスタスイッチ回
路１２と接続している。電源電圧ＶＤＤは装置外部より
トランジスタスイッチ回路１２、２８に供給される。ソ
ース電圧供給回路１１より所定電圧をメモリセル３内の
ソース端子に供給する。

【００３４】昇圧回路４で生成された昇圧電圧ＶＰＨは
抵抗回路５と可変抵抗回路２５に供給され、可変抵抗回
路２５で生成された書き込み電圧ＷＶはトランジスタス
イッチ回路２６供給され、抵抗回路５で生成された書き
込み判定基準電圧ＶＶはトランジスタスイッチ回路２７
に供給される。センスアンプ１０はリードデータＲｅａ
ｄＤＡＴＡを装置外部に出力する。メモリセル３のドレ
イン−ソース間の電流をビット線ＢＬとスイッチ回路３
１を介して容量素子３０を充電する。

【００３５】図６は図５の回路の動作を示すフロー図で
ある。まず装置外部よりプログラミングモードを開始す
る。プログラミングモード開始を受けて、ステップ４３
で判定信号ＶＥをディスエーブルにしこの判定信号ＶＥ
は装置外部より制御される。次にステップ４２でリセッ
ト信号ＲＳＴが装置外部より入力され、判定回路２内の
容量素子３０の充電を行い、データＤＬの初期化を行
う。次にステップ４４で書き込み信号ＷＥをイネーブル
にして書き込み動作４０を開始する。この書き込み信号
ＷＥは装置外部より制御される。次に前述したステップ
４２で設定したデータＤＬをステップ４５で可変抵抗回
路２５に読み込む。ステップ４５で読み込んだデータＤ
Ｌをもとに可変抵抗回路２５の抵抗値を変え、昇圧電圧
ＶＰＨを変圧してステップ６０で書き込み電圧ＷＶを生
成する。なお、この時点ではデータＤＬが初期値である
ので、もっとも低い書き込み電圧になるように設定す
る。ステップ６０で生成された書き込み電圧ＷＶは、ス
テップ４７でワード線ＷＬを介してメモリセル３のコン
トロールゲートに出力される。次にステップ４８でメモ
リセル３のコントロールゲートには書き込み電圧ＷＶ、
ソースにはソース電圧供給回路１１より接地レベルの電
圧、ドレインには電源電圧ＶＤＤが印加され、書き込み
が実行される。書き込みの実行時間は、メモリセル３内
において、ホットキャリアが発生してフローティングゲ
ートに蓄積するのに必要最低限の時間を設定する。この
時間は、１０〜１００μｓが最も適当である。

【００３６】ステップ４８で設定した一定の書き込み時
間が経過した後、ステップ４９で書き込み信号ＷＥをデ
ィスエーブルにする。書き込み信号ＷＥがディスエーブ
ルになったのを受けて、ＭＯＳトランジスタ１２、およ
び２６はメモリセル３に対して電圧出力を終了し、書き
込み動作４０は完了する（ステップ５０）。次にステッ
プ５１で判定信号ＶＥをイネーブルにして判定動作４１
を開始し、容量素子３０の放電を行う。この判定信号Ｖ
Ｅは装置外部より制御される。判定信号ＶＥがイネーブ
ルになったのを受けて、ステップ５２でＭＯＳトランジ
スタ２７は書き込み判定基準電圧ＶＶをワード線ＷＬに
出力する。メモリセル３のコントロールゲートには書き
込み判定基準電圧ＶＶ、ソースにはソース電圧供給回路
１１より接地レベルの電圧を与え、スイッチ回路３１を
開放して、ステップ７０でメモリセル３のドレイン−ソ
ース間の電流をビット線ＢＬを介して容量素子３０を充
電する。判定信号ＶＥをディスエーブルにし、ＭＯＳト
ランジスタ１２、および２７はメモリセル３に対して電
圧出力を終了し、判定動作４１は完了する（ステップ５
７）。

【００３７】判定回路２より出力されたデータＤＬを読
み出して、メモリセル３のしきい値が書き込み判定基準
電圧ＶＶまで書き込まれたか判断を行う（ステップ５
８）。メモリセル３のしきい値が書き込み判定基準電圧
ＶＶに到達していない場合は、書き込み動作４０、およ
び判定動作４１を繰り返すが、ステップ４６の書き込み
電圧の選択の動作において、ステップ６０でのデータＤ
Ｌの電圧値をもとに、可変抵抗回路２５の抵抗値を変え
て書き込み電圧ＷＶを出力するが、データＤＬの電圧値
により可変抵抗回路２５の抵抗値を変動させ、徐々に高
い書き込み電圧を出力する。

【００３８】本発明の第２の実施形態は、第１の実施形
態の効果に加えて書き込み電圧の生成に可変抵抗回路を
用い、またデータ変換に容量素子を用いているため、そ
れぞれリニアリティの確保された書き込み電圧、変換デ
ータを得ることができる。

【００３９】図７は本発明の第３の実施形態を示すブロ
ック図である。本形態は、第１、２の実施形態の効果に
加えて，書き込み判定基準電圧を徐々に低い書き込み判
定基準電圧を選択する事ができる。コントロールゲート
電圧供給回路１は、装置外部より供給される高電圧ＶＰ
Ｐを昇圧して昇圧電圧ＶＰＨを発生させる昇圧回路４
と、昇圧電圧ＶＰＨを抵抗分割して複数の書き込み電圧
ＷＶ、および複数の書き込み判定基準電圧ＶＶを生成す
る抵抗回路５と、判定回路２から出力されるデータＤＬ
を入力して複数の書き込み電圧ＷＶの中から選択する第
１のスイッチング回路３２と、カウンタ回路３４から出
力される所定のカウント値を入力して複数の書き込み判
定基準電圧ＶＶの中から選択する第２のスイッチング回
路３３と、書き込み電圧ＷＶ、および書き込み判定基準
電圧ＶＶを切り替えて、ワード線ＷＬを介してメモリセ
ル３のコントロールゲートに出力する第３のスイッチン
グ回路３５とから成り、判定回路２は、装置外部より入
力されるベリファイデータＶｅｒｉｆｙＤＡＴＡとセン
スアンプから入力されるリードデータの照合を行い、判
定結果をラッチ回路３７、カウンタ回路３４、および装
置外部に出力する比較回路３６と、カウンタ回路３４よ
りカウント値を読み込み、また比較回路３６より判定結
果を読み込んで、リードデータとベリファイデータが一
致した場合はその時点のカウント値をラッチするラッチ
回路３７と、メモリリード時には電源電圧を、書き込み
判定時には接地レベルより僅かに高い電圧をセンスアン
プ３８に与え、書き込み時には電源電圧をビット線を介
してメモリセル３のドレイン端子に与えるドレイン電圧
供給回路３９と、メモリリード時、および書き込み判定
時にはメモリセル３のドレイン−ソース間電流を読み込
み、リードデータを出力するセンスアンプ３８と、メモ
リセル３のソース電圧を供給するソース電圧供給回路１
１から構成される。

【００４０】高電圧ＶＰＰは装置外部より昇圧回路４に
供給される。読み出し信号ＲＥＡＤは装置外部よりスイ
ッチング回路３５、センスアンプ３８、ドレイン電圧供
給回路３９に供給され、書き込み信号ＷＥは装置外部よ
りスイッチング回路３５、ドレイン電圧供給回路３９に
供給される。判定信号ＶＥは装置外部よりドレイン電圧
供給回路３９、比較回路３６、カウンタ回路３４、スイ
ッチング回路３５、センスアンプ３８に供給される。リ
セット信号ＲＳＴは装置外部よりてラッチ回路３７に供
給され、データＤＬはラッチ回路３７で生成されスイッ
チング回路３２並びに装置外部に出力される。ベリファ
イデータＶｅｒｉｆｙＤＡＴＡは装置外部より比較回路
３６に供給される。

【００４１】メモリセル３のゲート端子はワード線ＷＬ
を介してスイッチング回路３５と接続され、メモリセル
３のドレイン端子はビット線ＢＬを介してドレイン電圧
供給回路３９、センスアンプ３８に接続している。ソー
ス電圧供給回路１１より所定電圧をメモリセル３内のソ
ース端子に供給する。スイッチング回路３２の出力書き
込み電圧ＷＶとスイッチング回路３３の出力書き込み判
定基準電圧ＶＶはスイッチング回路３５に供給される。

【００４２】昇圧回路４で生成された昇圧電圧ＶＰＨは
抵抗回路５に供給され、抵抗回路５で生成された書き込
み電圧ＷＶ１〜ＷＶ４と書き込み判定基準電圧ＶＶ１〜
ＶＶ４は夫々スイッチング回路３２とスイッチング回路
３３に供給される。

【００４３】比較回路３６の出力はカウンタ回路３４、
ラッチ回路３７に供給され、また判定結果ＣＭＰとして
装置外部に出力される。ラッチ回路３７の出力はスイッ
チング回路３２に供給される。センスアンプ３８はリー
ドデータＲｅａｄＤＡＴＡを比較回路３６並びに装置外
部に出力する。ドレイン電圧供給回路３９はメモリセル
３に対して電圧出力する。

【００４４】図８は図７の回路の動作をに示すフロー図
である。まず装置外部より、プログラミングモードを開
始する。一般的にはモードレジスタ設定後、高電圧ＶＰ
Ｐをあるタイミングで入力することにより、プログラミ
ングモードに移行する。プログラミングモード開始を受
けて、リセット信号ＲＳＴが装置外部より入力され、判
定回路２内のラッチ回路３７において、データＤＬの初
期化を行う（ステップ４２）。このデータＤＬは、後述
するステップ４６における書き込み電圧の選択におい
て、初めて書き込みを行うことをコントロールゲート電
圧供給回路１内のスイッチング回路３２に示すためであ
る。ステップ４３で判定信号ＶＥをディスエーブルにす
るが、この判定信号ＶＥは装置外部より制御される。ス
テップ４４で書き込み信号ＷＥをイネーブルにして書き
込み動作４０を開始する、この書き込み信号ＷＥも装置
外部より制御される。ステップ４２で設定したデータＤ
Ｌをステップ４５でスイッチング回路３２に読み込む。
ステップ４５で読み込んだデータＤＬをもとに、ステッ
プ４６でスイッチング回路３２内で書き込み電圧ＷＶを
選択する。この書き込み電圧ＷＶは、抵抗回路５で電圧
ＶＰＨを抵抗分割して生成された電圧ＷＶ１〜ＷＶ４の
うちから選択する。なお、この時点ではデータＤＬが初
期値であるので、もっとも低い電圧ＷＶ４が選択され
る。

【００４５】書き込み信号ＷＥがイネーブルの期間はス
イッチング回路３５において、書き込み電圧ＷＶがワー
ド線ＷＬを介してメモリセル３のコントロールゲートに
出力される（ステップ４７）。メモリセル３のコントロ
ールゲートには書き込み電圧ＷＶ、ソースにはソース電
圧供給回路１１より接地レベルの電圧、ドレインにはド
レイン電圧供給回路３９より電源電圧ＶＤＤが印加さ
れ、書き込みが実行される（ステップ４８）。書き込み
の実行時間は、メモリセル３内において、ホットキャリ
アが発生してフローティングゲートに蓄積するのに必要
最低限の時間を設定する。この時間は、１０〜１００μ
ｓが最も適当である。ステップ４８で設定した一定の書
き込み時間が経過した後、書き込み信号ＷＥをステップ
４９でディスエーブルにする。書き込み信号ＷＥがディ
スエーブルになったのを受けて、スイッチング回路３
５、およびドレイン電圧供給回路３９はメモリセル３に
対して電圧出力を終了し、書き込み動作４０は完了する
（ステップ５０）。判定信号ＶＥをイネーブルにしてス
テップ５１でカウンタ回路３４のカウント値をリセット
する。この判定信号ＶＥは装置外部より制御される。判
定信号ＶＥがイネーブルになったのを受けて、カウンタ
回路３４は１回カウントを行い、ステップ８１でカウン
ト値をスイッチング回路３３に出力する。カウンタ回路
３４よりカウント値を読み込んで、抵抗回路５より抵抗
分割された電圧ＶＶ１〜ＶＶ４の中から書き込み判定基
準電圧ＶＶをステップ８２で選択する。なお、この時点
においてはカウント値が１回目であるので、もっとも高
い書き込み判定基準電圧ＶＶ１を選択する。スイッチン
グ回路３５において、書き込み判定基準電圧ＶＶをワー
ド線ＷＬに出力する（ステップ８３）。

【００４６】次にステップ８４でメモリセル３のコント
ロールゲートには書き込み判定基準電圧ＶＶ、ソースに
はソース電圧供給回路１１より接地レベルの電圧を与え
て、メモリセル３のドレイン−ソース間の電流をビット
線ＢＬを介してセンスアンプ３８に読み込み、リードデ
ータＲｅａｄＤＡＴＡを出力する。比較回路３６で、装
置外部より入力されるベリファイデータＶｅｒｉｆｙＤ
ＡＴＡとセンスアンプ３８より入力されるリードデータ
ＲｅａｄＤＡＴＡとを照合して一致しているか判定を行
い、ステップ８５で判定結果ＣＭＰをラッチ回路３７、
カウンタ回路３４、および装置外部に出力するステップ
８５で、ベリファイデータＶｅｒｉｆｙＤＡＴＡとリー
ドデータＲｅａｄＤＡＴＡが一致しなければ、ステップ
８１からステップ８６を繰り返す（ステップ８６）。但
しステップ８１が実行される毎にカウンタ回路３４は１
回づつカウントを行い、ステップ８２においては、カウ
ント値により書き込み判定基準電圧はＶＶ１〜ＶＶ４ま
で徐々に低い書き込み判定基準電圧を順次選択する。

【００４７】ベリファイデータＶｅｒｉｆｙＤＡＴＡと
リードデータＲｅａｄＤＡＴＡが一致していれば、カウ
ンタ値をラッチ回路３７でラッチする（ステップ５
６）。判定信号ＶＥをディスエーブルにし、スイッチン
グ回路３５、およびドレイン電圧供給回路３９はメモリ
セル３に対して電圧出力を終了し、判定動作４１は完了
する（ステップ５７）。判定回路２より出力されたデー
タＤＬを読み出して、メモリセル３のしきい値が書き込
み判定基準電圧ＶＶまで書き込まれたか判断を行う（ス
テップ５８）。メモリセル３のしきい値が書き込み判定
基準電圧ＶＶに到達していない場合は、書き込み動作４
０、および判定動作４１を繰り返すが、ステップ４６の
書き込み電圧の選択の動作において、一回目の書き込み
動作では最も低い書き込み電圧ＷＶ４を選択したが、二
回目以降はデータＤＬにより、徐々に高い書き込み電圧
ＷＶ３〜ＷＶ１を順次選択していく。なお本実施形態で
は、書き込み電圧、および書き込み判定基準電圧を４つ
に分割した場合を説明したが、分割数に制限はない。

【００４８】本発明の第３の実施の形態は、第１、２の
実施形態の効果に加えて，書き込み判定基準電圧はＶＶ
１〜ＶＶ４まで、徐々に低い書き込み判定基準電圧を順
次選択する事ができ、細かい書き込み判定が可能であ
る。

【００４９】なお、以上の実施形態において、ソース電
圧供給回路１１は、書き込み、判定、及び読み出し動作
のみを行っているので、接地レベルの電圧を出力する定
電圧電源で実現できるが、例えばメモリセル３がフラッ
シュＲＯＭなど電気的に消去可能な記憶素子の場合にお
いては、書き込み、判定、および読み出し動作時は接地
レベルの電圧を、消去動作時は高電圧ＶＰＰをメモリセ
ル３のソース端子に出力する回路である。

【００５０】また、抵抗回路はポリサイド抵抗のような
拡散層より絶縁された構造をとる事が望ましい。

【００５１】更に、判定動作回数が増えることで、判定
に要する時間が余計にかかることが考えられるが、一回
の書き込み時間が１０〜１００μｓに対し、一回の判定
に要する時間は、ＭＯＳトランジスタがＯＮする時間、
およびセンスアンプの放電時間に必要な時間である１０
０ｎ〜１μｓであり、判定時間は一回の書き込み時間に
比べてじゅうぶん小さいので問題にはならない。

【００５２】

【発明の効果】以上説明したように、本発明は次のよう
な効果が上げられる。第１点目は、生産性の低下を招く
ことなく、書き込みデータの信頼性が向上する。第２点
目は、製造歩留まりの低下を招くことなく、生産コスト
を削減できる。

【００５３】まず第１の効果として、生産性の低下を招
くことなく書き込みデータの信頼性向上が実現できる。
従来は、書き込み時において、非選択セルのバックゲー
トまで負電位が供給されてしまうため、すでに書き込ま
れているデータの保持抜けを招き、またこれを防ぐため
には、メモリセル毎のＰ基板の分割によるレイアウト面
積の増大で生産性の低下を招いていた。それに対し本発
明では、選択、非選択セルに関わらずメモリセル３のバ
ックゲートには同じ接地レベルの電位を供給すればよい
ので、メモリセル毎のＰ基板分割をすることなく、非選
択メモリセルの書き込みデータの保持抜けを防ぐことが
でき、高い信頼性を実現できるという効果がある。

【００５４】つぎに第２の効果として、製造歩留まりの
低下を招くことなく生産コストを削減できる。従来の回
路では、メモリセルのしきい値が書き込み判定基準電圧
に到達しているかを判定して判定結果を出力する機能、
少なくとも頻繁に判定する機能を有しておらず、また判
定結果をもとに書き込み電圧を制御する機能を有してい
ないため、書き込み時間を本来必要な時間に対し余分に
とる必要があり、製造コストの増大を招いていた。もし
くは生産コストを削減するため書き込み時間を一定に制
限すると、個々のメモリセル、製造ロット、および製造
プロセスにおいて、製造歩留の低下を招いていた。これ
に対し本発明による回路では、一回あたりの書き込み時
間を短くし、判定動作を頻繁に行うことで必要最低限の
書き込み時間で済み、書き込み動作の初期では書き込み
電圧を低くできるので、速やかに書き込みが始り、かつ
書き込み動作の後半では書き込み電圧を高くできるの
で、より少ない書き込み時間で高い書き込みレベルを実
現できるため、個々のメモリセル、製造ロットおよび製
造プロセスによって書き込み特性が変動しても、最も効
率的な書き込みを図れるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】第１の実施形態を示すブロック図である。

【図３】第１の実施形態におけるスイッチング回路を示
す回路図である。

【図４】第１の実施形態におけるフローチャート図であ
る。

【図５】第２の実施形態を示すブロック図である。

【図６】第２の実施形態におけるフローチャート図であ
る。

【図７】第３の実施形態を示すブロック図である。

【図８】第３の実施形態におけるフローチャート図であ
る。

【図９】ＲＯＭの書き込み特性グラフである。

【図１０】従来の１実施形態における断面図である。

【図１１】従来の１実施形態における回路図である。

【符号の説明】

１コントロールゲート電圧供給回路２判定回路３メモリセル４昇圧回路５抵抗回路６選択回路７ラッチ回路８Ａ／Ｄコンバータ９電流−電圧変換回路１０センスアンプ１１ソース電圧供給回路１２トランジスタスイッチ回路１３〜２４ＭＯＳトランジスタ２６〜２８トランジスタスイッチ回路２５可変抵抗回路２９，３１スイッチ回路３０容量素子３２，３３，３５スイッチング回路３４カウンタ回路３６比較回路３７ラッチ回路３８センスアンプ３９ドレイン電圧供給回路１００基板１０１フィールド酸化膜１０２ソース領域１０３ドレイン領域１０４メモリセル１０５バックゲート層１０６バックゲート電圧供給回路１１０ゲート酸化膜１１１フローティングゲート１１２コントロールゲートＢＬビット線ＢＬ１〜ＢＬｎビット線ＣＭＰ判定結果ＤＬデータＭ１１〜ＭｎｎメモリセルＲＥＡＤ読み出し信号ＲｅａｄＤＡＴＡリードデータＲＳＴリセット信号ＳＡセルアレイＶＢＧバックゲート電圧ＶＤＤ電源電圧ＶＥ判定信号ＶｅｒｉｆｙＤＡＴＡベリファイデータＶＰＨ昇圧電圧ＶＰＰ高電圧ＶＶ書き込み判定基準電圧ＶＶ１〜ＶＶ４書き込み判定基準電圧ＷＥ書き込み信号ＷＬワード線ＷＬ１〜ＷＬｎワード線ＷＶ１〜ＷＶ５書き込み電圧

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】記憶内容を電気的に書き換え可能な不揮
発性のメモリセルと、このメモリセルにデータを書き込
む手段およびそのデータを読み出す手段とを備えた半導
体不揮発性記憶装置において、“１”レベルのデータが
書き込まれたメモリセルのしきい値が基準電位であるか
を判定して判定結果を出力する判定回路と、前記判定結
果により前記メモリセルに対する書き込み電圧を書き込
みレベルが低い場合は、低い書き込み電圧が与えられ、
書き込みレベルが高い場合は高い書き込み電圧が与えら
れるように制御するコントロールゲート電圧供給回路と
を有する事を特徴とする半導体不揮発性記憶装置。
【請求項２】前記コントロールゲート電圧供給回路
は、装置外部より供給される高電圧を昇圧して昇圧電圧
を発生させる昇圧回路と、前記昇圧電圧を抵抗分割して
複数の書き込み電圧、および書き込み判定基準電圧を生
成する抵抗回路と、前記判定回路から出力されるデータ
を読み込んで、書き込み信号がイネーブルの期間は、前
記複数の書き込み電圧のいずれかを、判定信号がイネー
ブルの期間では前記書き込み判定基準電圧を、読み出し
信号がイネーブルの期間では電源電圧を選択し、ワード
線を介してメモリセルのコントロールゲートに出力する
選択回路とから成り、前記判定回路は、前記書き込み信号がイネーブルの期間
は、電源電圧をビット線を介して前記メモリセルのドレ
イン端子に出力するトランジスタスイッチ回路と、前記
判定信号がイネーブルの期間は、前記メモリセルのドレ
イン端子−ソース端子間の電流値をビット線を介して読
み込んでその電流値に応じた電圧を出力する電流−電圧
変換回路と、この電流−電圧変換回路の前記出力電圧を
デジタル変換し変換データを出力するＡ／Ｄコンバータ
と、前記変換データをラッチし、前記コントロールゲー
ト電圧供給回路および装置外部端子に出力するラッチ回
路と、前記読み出し信号がイネーブルの期間は、前記メ
モリセルのドレイン−ソース端子間の電流をビット線を
介して読み込んでリードデータを出力するセンスアンプ
とから成る請求項１記載の半導体不揮発性記憶装置。
【請求項３】前記コントロールゲート電圧供給回路の
抵抗回路は、昇圧電圧を降圧して書き込み判定基準電圧
を生成する抵抗回路と、前記判定回路から出力されるデ
ータを入力し、抵抗値を可変させて書き込み電圧を生成
する可変抵抗回路とからなり、前記判定回路は、前記判定信号がイネーブルの期間は、
メモリセルのドレイン端子−ソース端子間の電流を容量
素子に充電する第１のスイッチ回路と、前記書き込み信
号がイネーブルの期間は、電源電圧をビット線を介して
メモリセルのドレイン端子に出力するトランジスタスイ
ッチ回路と、前記容量素子の電圧値をデータとして前記
可変抵抗回路に出力する第２のスイッチ回路と、前記読
み出し信号がイネーブルの期間は、前記メモリセルのド
レイン−ソース端子間の電流をビット線を介して読み込
んで、リードデータを出力するセンスアンプ回路とから
なる請求項１記載の半導体不揮発性記憶装置。
【請求項４】前記コントロールゲート電圧供給回路
は、装置外部より供給される高電圧を昇圧して昇圧電圧
を発生させる昇圧回路と、前記昇圧電圧を抵抗分割して
複数の書き込み電圧、および複数の書き込み判定基準電
圧を生成する抵抗回路と、前記判定回路から出力される
データを入力して複数の書き込み電圧の中から選択する
第１のスイッチング回路と、前記判定回路のカウンタ回
路から出力される所定のカウント値を入力して前記複数
の書き込み判定基準電圧の中から選択する第２のスイッ
チング回路と、書き込み電圧、および書き込み判定基準
電圧を切り替えて、前記ワード線を介してメモリセルの
コントロールゲートに出力する第３のスイッチング回路
とから成り、前記判定回路は、装置外部より入力されるベリファイデ
ータとセンスアンプから入力されるリードデータの照合
を行い、判定結果を前記カウンタ回路、および装置外部
に出力する比較回路と、前記カウンタ回路よりカウント
値を読み込み、また前記比較回路より前記判定結果を読
み込んで、前記リードデータと前記ベリファイデータが
一致した場合はその時点のカウント値をラッチするラッ
チ回路と、メモリリード時には電源電圧を、書き込み判
定時には接地レベルより僅かに高い電圧を前記センスア
ンプに与え、書き込み時には電源電圧をビット線を介し
て前記メモリセルのドレイン端子に与えるドレイン電圧
供給回路と、メモリリード時、および書き込み判定時に
は前記メモリセルのドレイン−ソース間電流を読み込
み、リードデータを出力する前記センスアンプとから成
る請求項１記載の半導体不揮発性記憶装置。
【請求項５】前記メモリセルがフラッシュＲＯＭのよ
うな電気的に消去可能な記憶素子の場合においては、書
き込み、判定、および読み出し動作時は接地レベルの電
圧を、消去動作時は高電圧を前記メモリセルのソース端
子に出力するソース電圧供給回路を備えたことを特徴と
する請求項１乃至４記載の半導体不揮発性記憶装置。