JPH01273357A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01273357A JPH01273357A JP63101810A JP10181088A JPH01273357A JP H01273357 A JPH01273357 A JP H01273357A JP 63101810 A JP63101810 A JP 63101810A JP 10181088 A JP10181088 A JP 10181088A JP H01273357 A JPH01273357 A JP H01273357A
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- JP
- Japan
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- voltage limiter
- control signal
- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は不揮発性半導体記憶装置に関し、特に電気的に
消去、書換え可能な読み出し専用メモリ（以下ＥＥＰＲ
ＯＭという）に間する。
消去、書換え可能な読み出し専用メモリ（以下ＥＥＰＲ
ＯＭという）に間する。
［従来の技術］
ＥＥＦＲＯＭにはその用途に応じて様々な構造、動作原
理のものがあるが、その中で最も大規模集積化に適する
ものに、いわゆるＦＬＡＳＨＥＥＰＲＯＭがある（例え
ばｌ５ＳＣＣ１９８７ＷＰＭ７．４）。第４図にこのＦ
ＬＡＳＨＥＥＰＲＯＭのメモリトランジスタの断面構造
図を示す。
理のものがあるが、その中で最も大規模集積化に適する
ものに、いわゆるＦＬＡＳＨＥＥＰＲＯＭがある（例え
ばｌ５ＳＣＣ１９８７ＷＰＭ７．４）。第４図にこのＦ
ＬＡＳＨＥＥＰＲＯＭのメモリトランジスタの断面構造
図を示す。
１はＰ型の半導体基板、２はｎ形のドレイン、３はソー
ス、４は厚さ２００吟以下の薄い第１のゲート酸化膜、
５は浮遊ゲート、６は第２のゲート酸化膜、７は制御ゲ
ートである。書き込みは制御ゲート７に約２０Ｖの電圧
を印加し、ドレイン２に約１０Ｖの電圧を印加し半導体
基板１及びソース３を接地することによりトレイン近傍
で発生したホットエレクトロンを浮遊ゲート５に注入し
結果として負の電荷を蓄積する。消去は制御ゲート７と
ソース３と半導体基板１を接地しドレイン２に約１９Ｖ
の電圧を印加し、Ｆｏｗｌｅｒ−Ｎ。
ス、４は厚さ２００吟以下の薄い第１のゲート酸化膜、
５は浮遊ゲート、６は第２のゲート酸化膜、７は制御ゲ
ートである。書き込みは制御ゲート７に約２０Ｖの電圧
を印加し、ドレイン２に約１０Ｖの電圧を印加し半導体
基板１及びソース３を接地することによりトレイン近傍
で発生したホットエレクトロンを浮遊ゲート５に注入し
結果として負の電荷を蓄積する。消去は制御ゲート７と
ソース３と半導体基板１を接地しドレイン２に約１９Ｖ
の電圧を印加し、Ｆｏｗｌｅｒ−Ｎ。
ｒｄｈｅｉｍ）ンネリングで浮遊ゲート５からドレイン
２ヘエレクトロンを放出し結果として正の電荷を蓄積す
る。
２ヘエレクトロンを放出し結果として正の電荷を蓄積す
る。
このメモリトランジスタで不揮発性半導体装置を構成す
る場合の回路図を第５図に示す。Ｑ２は書き込み制御信
号ＰＧＭ（オーバーパー）とデータ信号を入力とするＮ
ＯＲ回路Ｎ０ＲＩの出力をゲート入力とするＭＩＳ電解
効果トランジスタ、Ｑ３は消去特高レベル信号となる消
去制御信号ＥＣ（オーバーパー）をゲート入力とするＭ
Ｉ Ｓ電解効果トランジスタ、Ｍｌ、 Ｍ２． ・・
・Ｍｎはメモリトランジスタでドレインは列線Ｙに接続
されソースはソース線に接続され制御ゲートは行線Ｘｉ
、 Ｘ２． ・・・Ｘｎに接続されている。
る場合の回路図を第５図に示す。Ｑ２は書き込み制御信
号ＰＧＭ（オーバーパー）とデータ信号を入力とするＮ
ＯＲ回路Ｎ０ＲＩの出力をゲート入力とするＭＩＳ電解
効果トランジスタ、Ｑ３は消去特高レベル信号となる消
去制御信号ＥＣ（オーバーパー）をゲート入力とするＭ
Ｉ Ｓ電解効果トランジスタ、Ｍｌ、 Ｍ２． ・・
・Ｍｎはメモリトランジスタでドレインは列線Ｙに接続
されソースはソース線に接続され制御ゲートは行線Ｘｉ
、 Ｘ２． ・・・Ｘｎに接続されている。
［発明が解決しようとする問題点コ
上述した従来の不揮発性半導体装置には以下に述べる重
大な欠点がある。第６図で曲線Ａ、 Ｂ、Ｃはメモリ
トランジスタのＩ−Ｖ曲線で、Ａは書き込み開始時点、
Ｂ、 Ｃは書き込みが進行しメモリトランジスタの浮
遊ゲートにエレクトロンが注入されてオン電流が減少し
た時点での■−ｖ曲線を示す。曲線りは負荷曲線を示し
ＶＡ、 ＶＢ、 ＶＣはそれぞれの時点での列線電
位を表す。ＶＥは消去動作時の列線電位、ＶＥｉは消去
可能な列線の最低電位を示す。ＶＢＤＩ、ＶＢＤ２は書
き込まれたメモリトランジスタのドレイン−半導体基板
間降伏（アバランシェブレークダウン）電圧を示す。書
き込み動作時列線電位は書き込みの進行にともないＶＡ
からＶＢを経てＶＣへと上昇していく。この時列線電位
が消去可能な列線の最低型（ｆｆＶＥｉを越えてしまう
と同じ列線に接続されている他のメモリトランジスタで
は消去が開始されてしまう。第５図において例えばメモ
リトランジスタＭ１を書き込むとき、書き込みが進行し
て列線電位がＶＥｉを越えるとメモリトランジスタＭ２
・・・Ｍ（１ては消去が開始され書き込みマージンの減
少や誤消去が生じてしまう。
大な欠点がある。第６図で曲線Ａ、 Ｂ、Ｃはメモリ
トランジスタのＩ−Ｖ曲線で、Ａは書き込み開始時点、
Ｂ、 Ｃは書き込みが進行しメモリトランジスタの浮
遊ゲートにエレクトロンが注入されてオン電流が減少し
た時点での■−ｖ曲線を示す。曲線りは負荷曲線を示し
ＶＡ、 ＶＢ、 ＶＣはそれぞれの時点での列線電
位を表す。ＶＥは消去動作時の列線電位、ＶＥｉは消去
可能な列線の最低電位を示す。ＶＢＤＩ、ＶＢＤ２は書
き込まれたメモリトランジスタのドレイン−半導体基板
間降伏（アバランシェブレークダウン）電圧を示す。書
き込み動作時列線電位は書き込みの進行にともないＶＡ
からＶＢを経てＶＣへと上昇していく。この時列線電位
が消去可能な列線の最低型（ｆｆＶＥｉを越えてしまう
と同じ列線に接続されている他のメモリトランジスタで
は消去が開始されてしまう。第５図において例えばメモ
リトランジスタＭ１を書き込むとき、書き込みが進行し
て列線電位がＶＥｉを越えるとメモリトランジスタＭ２
・・・Ｍ（１ては消去が開始され書き込みマージンの減
少や誤消去が生じてしまう。
次に消去動作時の問題を述べる。書き込まれたメモリト
ランジスタのドレイン−半導体基板間降伏電圧は浮遊ゲ
ートに注入されたエレクトロンの負電荷により低下する
。したがってメモリトランジスタの書き込みレベルによ
り変動する。第６図においてドレイン−半導体基板間降
伏電圧がＶＢＤの場合消去時列線電位ＶＥより高いため
トレイン−半導体基板間で７バランシエブレークダウン
を生じることなく消去が進行するがドレイン−半導体基
板間降伏電圧がＶＢＤ２の場合ＶＥより低いためアバラ
ンシェブレークダウンを生してしまう、アバランシェブ
レークダウンはドレイン近傍のゲート酸化膜へダメージ
を与え、書き込み特性の劣化、読み出し特性の劣化、消
去特性の劣化及び書換え可能回数の減少を引き起こす。
ランジスタのドレイン−半導体基板間降伏電圧は浮遊ゲ
ートに注入されたエレクトロンの負電荷により低下する
。したがってメモリトランジスタの書き込みレベルによ
り変動する。第６図においてドレイン−半導体基板間降
伏電圧がＶＢＤの場合消去時列線電位ＶＥより高いため
トレイン−半導体基板間で７バランシエブレークダウン
を生じることなく消去が進行するがドレイン−半導体基
板間降伏電圧がＶＢＤ２の場合ＶＥより低いためアバラ
ンシェブレークダウンを生してしまう、アバランシェブ
レークダウンはドレイン近傍のゲート酸化膜へダメージ
を与え、書き込み特性の劣化、読み出し特性の劣化、消
去特性の劣化及び書換え可能回数の減少を引き起こす。
上述した書き込み時および消去時の問題に対し、製造バ
ラツキなどを考慮して適性化することは非常に困難であ
った。
ラツキなどを考慮して適性化することは非常に困難であ
った。
［発明の従来技術に対する相違点］
上述した従来の不揮発性半導体記憶装置に対し、本発明
は書き込み動作時の列線の電位を消去可能な列線の最低
電位より低い電圧でクラシブし、消去動作時の列線電位
をメモリトランジスタのトレインと半導体基板間の降伏
電圧より低い電位てクランプすると言う相違点を有する
。
は書き込み動作時の列線の電位を消去可能な列線の最低
電位より低い電圧でクラシブし、消去動作時の列線電位
をメモリトランジスタのトレインと半導体基板間の降伏
電圧より低い電位てクランプすると言う相違点を有する
。
［問題点を解決するための手段］
本発明はドレイン電極が列線に接続されソース電極がソ
ース線に接続されゲート電極が行線に接続された浮遊ゲ
ートを有する第１電界効果トランジスタ（メモリトラン
ジスタ）と、ドレイン電極が第１電源に接続されソース
電極が第１接続点において列線に接続され書き込み制御
信号をゲート人力とする第２電界効果トランジスタと、
ドレイン電極が第２電源に接続されソース電極が第１接
続点に接続され消去制御信号をゲート入力とする第３電
界効果トランジスタと、第１電圧リミッタ−と、ドレイ
ン電極が第１接続点に接続されソース電極が第１電圧リ
ミッタ−に接続され消去制御進行をゲート入力とする第
４電界効果トランジスタと、第１接続点に接続された第
２電圧リミッタ−とを含んで構成される。
ース線に接続されゲート電極が行線に接続された浮遊ゲ
ートを有する第１電界効果トランジスタ（メモリトラン
ジスタ）と、ドレイン電極が第１電源に接続されソース
電極が第１接続点において列線に接続され書き込み制御
信号をゲート人力とする第２電界効果トランジスタと、
ドレイン電極が第２電源に接続されソース電極が第１接
続点に接続され消去制御信号をゲート入力とする第３電
界効果トランジスタと、第１電圧リミッタ−と、ドレイ
ン電極が第１接続点に接続されソース電極が第１電圧リ
ミッタ−に接続され消去制御進行をゲート入力とする第
４電界効果トランジスタと、第１接続点に接続された第
２電圧リミッタ−とを含んで構成される。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。
ＶＰＰＩは書き込み電源、Ｑ２は書き込み制御信号とデ
ータ信号を人力とするＮＯＲ回路ＮＯＲ１の出力をゲー
ト人力とするＭＩＳ電界効果トランジスタ、ＶＰＰ２は
消去電源、Ｑ３は消去制御信号ＥＣ（オーバーパー）を
ゲート入力とするＭＩＳ電界効果トランジスタ、Ｊは第
１の接続点、Ｄｌは第１のダイオード、Ｄ２は第２のダ
イオード、ＥＣは消去制御信号でＥＣ（オーバーパー）
の反転信号、Ｑ４はＥＣをゲート人力とするＭＩＳ電界
効果トランジスタ、Ｙは列線、Ｍｌ、Ｍ２・・・Ｍｎは
メモリトランジスタ、Ｓはソース線、Ｘｌ、Ｘ２・・・
Ｘｎは行線である。
ータ信号を人力とするＮＯＲ回路ＮＯＲ１の出力をゲー
ト人力とするＭＩＳ電界効果トランジスタ、ＶＰＰ２は
消去電源、Ｑ３は消去制御信号ＥＣ（オーバーパー）を
ゲート入力とするＭＩＳ電界効果トランジスタ、Ｊは第
１の接続点、Ｄｌは第１のダイオード、Ｄ２は第２のダ
イオード、ＥＣは消去制御信号でＥＣ（オーバーパー）
の反転信号、Ｑ４はＥＣをゲート人力とするＭＩＳ電界
効果トランジスタ、Ｙは列線、Ｍｌ、Ｍ２・・・Ｍｎは
メモリトランジスタ、Ｓはソース線、Ｘｌ、Ｘ２・・・
Ｘｎは行線である。
第１のダイオードＤＩはＶＬＩ〜約１６Ｖの電圧リミッ
タ−で、第２のダイオードＤ２はＶＬ２〜約２〜Ｖの電
圧リミッタ−である。書き込み動作時ＭＩＳ電界効果ト
ランジスタＱ２はオンして、書き込み電源ＶＰＰＩを列
線Ｙに伝えるが、消去制御信号ＥＣが高レベルであるた
めＭＩＳ電界効果トランジスタＱ４がオンして列線電位
は第２のダイオードＤ２によりＶＬ２でクランプされる
。
タ−で、第２のダイオードＤ２はＶＬ２〜約２〜Ｖの電
圧リミッタ−である。書き込み動作時ＭＩＳ電界効果ト
ランジスタＱ２はオンして、書き込み電源ＶＰＰＩを列
線Ｙに伝えるが、消去制御信号ＥＣが高レベルであるた
めＭＩＳ電界効果トランジスタＱ４がオンして列線電位
は第２のダイオードＤ２によりＶＬ２でクランプされる
。
次に消去動作時消去制御信号ＥＣ（オーバーパー）が高
レベルになりＭＩＳ電界効果トランジスタＱ３がオンし
て消去電源ＶＰＰ２を列線に伝えるが列線電位は第１の
ダイオードＤ１によりＶＬＩでクランプされる。この時
消去制御信号ＥＣは低レベルであるからＭＩＳ電界効果
トランジスタＱ４はオフするため第２のダイオードＤ２
は電圧リミッタ−として作動しない。
レベルになりＭＩＳ電界効果トランジスタＱ３がオンし
て消去電源ＶＰＰ２を列線に伝えるが列線電位は第１の
ダイオードＤ１によりＶＬＩでクランプされる。この時
消去制御信号ＥＣは低レベルであるからＭＩＳ電界効果
トランジスタＱ４はオフするため第２のダイオードＤ２
は電圧リミッタ−として作動しない。
次に第２図に従って説明する。曲線Ａ、 Ｃはメモリ
トランジスタのＩ−Ｖ曲線てＡは書込開始時点を示し、
Ｃは書き込みが進行した時点でのＩ−７曲線を示す。Ｌ
は負荷曲線である。書き込みが開始すると列線電位はＶ
Ａから上昇していくが第２のダイオードＤ２によりＶＬ
２〜約２〜Ｖでクランプされそれ以上上がらない。ＶＬ
２は消去可能な列線の最低電位ＶＥｉ〜約１４Ｖより低
いため書込レベルの低下や誤消去の問題は一切生じない
。消去動作時列線電位は第１のダイオードで１によりＶ
ＬＩ〜約１６Ｖでクランプされる。ＶＬｌはメモリトラ
ンジスタのドレイン−半導体基板間降伏電圧ＶＢＤ〜１
８Ｖより低いためアバランシェブレークダウンは一切生
じない。したがってドレイ、ン近傍のゲート酸化膜への
ダメージはなく、書き込み特性、消去特性、読み出し特
性、書換え可能回数の劣化などの問題は生じず信頼性の
高い不揮発性半導体記憶装置が得られる。
トランジスタのＩ−Ｖ曲線てＡは書込開始時点を示し、
Ｃは書き込みが進行した時点でのＩ−７曲線を示す。Ｌ
は負荷曲線である。書き込みが開始すると列線電位はＶ
Ａから上昇していくが第２のダイオードＤ２によりＶＬ
２〜約２〜Ｖでクランプされそれ以上上がらない。ＶＬ
２は消去可能な列線の最低電位ＶＥｉ〜約１４Ｖより低
いため書込レベルの低下や誤消去の問題は一切生じない
。消去動作時列線電位は第１のダイオードで１によりＶ
ＬＩ〜約１６Ｖでクランプされる。ＶＬｌはメモリトラ
ンジスタのドレイン−半導体基板間降伏電圧ＶＢＤ〜１
８Ｖより低いためアバランシェブレークダウンは一切生
じない。したがってドレイ、ン近傍のゲート酸化膜への
ダメージはなく、書き込み特性、消去特性、読み出し特
性、書換え可能回数の劣化などの問題は生じず信頼性の
高い不揮発性半導体記憶装置が得られる。
さらに第１の接続点Ｊと列線Ｙが列線選択信号をゲート
入力とするセレクト用トランジスタを介して接続されて
も本発明に包含されることは容易に類推てきる。
入力とするセレクト用トランジスタを介して接続されて
も本発明に包含されることは容易に類推てきる。
第３図は本発明の第２実施例の回路図である。
Ｑ６はゲート電極をドレイン電極に接続したしきい値が
約１６ＶのＭＩＳ電界効果トランジスタ、消去特電圧リ
ミッタ−として作動し、Ｑ５はゲート電極をドレイン電
極に接続したしきい値が約１２ＶのＭＩＳ電界効果トラ
ンジスタで書き込み時電圧リミッタ−として作動する。
約１６ＶのＭＩＳ電界効果トランジスタ、消去特電圧リ
ミッタ−として作動し、Ｑ５はゲート電極をドレイン電
極に接続したしきい値が約１２ＶのＭＩＳ電界効果トラ
ンジスタで書き込み時電圧リミッタ−として作動する。
［発明の効果］
以上説明したように本発明は第１電圧リミッタ−と、ソ
ース電極を第１電圧リミッタ−に接続され、ドレイン電
極を第１接続点で列線に接続され、消去制御信号をゲー
ト入力とする電界効果トランジスタと、第１接続点で列
線に接続された第２電圧リミッタ−とを含んで構成され
ることにより、書き込み動作時の列線電位を消去可能な
列線の最低電位より低い電圧でクランプし書き込みレベ
ルの減少や誤消去を完全に防ぐことができ、さらに消去
動作時の列線電位をメモリトランジスタのトレインと半
導体基板間の降伏電圧より低い電位でクランプしアバラ
ンシェブレークダウンを防ぎ書き込み特性、消去特性、
読み出し特性、書換え可能回数などの劣化を防止し、信
頼性の高い不揮発性半導体記憶装置を与える効果がある
。
ース電極を第１電圧リミッタ−に接続され、ドレイン電
極を第１接続点で列線に接続され、消去制御信号をゲー
ト入力とする電界効果トランジスタと、第１接続点で列
線に接続された第２電圧リミッタ−とを含んで構成され
ることにより、書き込み動作時の列線電位を消去可能な
列線の最低電位より低い電圧でクランプし書き込みレベ
ルの減少や誤消去を完全に防ぐことができ、さらに消去
動作時の列線電位をメモリトランジスタのトレインと半
導体基板間の降伏電圧より低い電位でクランプしアバラ
ンシェブレークダウンを防ぎ書き込み特性、消去特性、
読み出し特性、書換え可能回数などの劣化を防止し、信
頼性の高い不揮発性半導体記憶装置を与える効果がある
。
第１図は本発明の第１実施例の回路図、第２図は第１実
施例の特性を示すグラフ、第３図は本発明の第２実施例
の回路図、第４図はメモリトランジスタの断面構造図、
第５図は従来例の回路図、第６図は従来の問題点を示す
グラフである。 ＶＰＰＩ、ＶＰＰ２・・・電源、 ＰＧＭ（オーバーパー）・・・書き込み制御信号、ＥＣ
（オーバーパー）、ＥＣ・・・消去制御信号、Ｑ２．Ｑ
３． Ｑ４゜ Ｑ５．Ｑ６・・・・ＭＩ Ｓ電界効果トランジスタ、Ｄ
Ｉ、Ｄ２・・・ダイオード、 Ｊ・・・・・・・第１の接続点、 Ｙ・・・・・・・列線、 ＸＩ、Ｘ２． ・・・Ｘｎ・・・・・・行線、Ｓ・・
・・・ソース線、 Ｍｌ、Ｍ２． ・・・Ｍｎ・・メモリトランジスタ、
１・・・・・半導体基板、 ２・・・・・ドレイン、 ３・ ・ ・ ・ ・ソース、 ４・・・・・第１のゲート酸化膜、 ５・・・・・浮遊ゲート、 ６・・・・・第２のゲート酸化膜、 ７・・・・・制御ゲート。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 「 第５図 第４図 「 第５図
施例の特性を示すグラフ、第３図は本発明の第２実施例
の回路図、第４図はメモリトランジスタの断面構造図、
第５図は従来例の回路図、第６図は従来の問題点を示す
グラフである。 ＶＰＰＩ、ＶＰＰ２・・・電源、 ＰＧＭ（オーバーパー）・・・書き込み制御信号、ＥＣ
（オーバーパー）、ＥＣ・・・消去制御信号、Ｑ２．Ｑ
３． Ｑ４゜ Ｑ５．Ｑ６・・・・ＭＩ Ｓ電界効果トランジスタ、Ｄ
Ｉ、Ｄ２・・・ダイオード、 Ｊ・・・・・・・第１の接続点、 Ｙ・・・・・・・列線、 ＸＩ、Ｘ２． ・・・Ｘｎ・・・・・・行線、Ｓ・・
・・・ソース線、 Ｍｌ、Ｍ２． ・・・Ｍｎ・・メモリトランジスタ、
１・・・・・半導体基板、 ２・・・・・ドレイン、 ３・ ・ ・ ・ ・ソース、 ４・・・・・第１のゲート酸化膜、 ５・・・・・浮遊ゲート、 ６・・・・・第２のゲート酸化膜、 ７・・・・・制御ゲート。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 「 第５図 第４図 「 第５図
Claims (1)
- ドレイン電極が列線に接続されソース電極がソース線に
接続されゲート電極が行線に接続されたメモリ機能を有
する第１導電型の第１の電界効果トランジスタと、ドレ
イン電極が第１電源に接続されソース電極が第１の接続
点において前記列線に接続され書き込み制御信号をゲー
ト入力とする第１導電型の第２電界効果トランジスタと
、ドレイン電極が第２電源に接続されソース電極が前記
第１の接続点に接続され消去制御信号をゲート入力とす
る第１導電型の第３電解効果トランジスタとを含む不揮
発性半導体記憶装置において、第１電圧リミッターと、
ドレイン電極が前記第１接続点に接続されソース電極が
前記第１電圧リミッターに接続され消去制御信号をゲー
ト入力とする第１導電型の第４電解効果トランジスタと
、前記第１接続点に接続された第２電圧リミッターとを
含んで構成されることを特徴とする不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10181088A JP2638916B2 (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10181088A JP2638916B2 (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273357A true JPH01273357A (ja) | 1989-11-01 |
| JP2638916B2 JP2638916B2 (ja) | 1997-08-06 |
Family
ID=14310489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10181088A Expired - Fee Related JP2638916B2 (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638916B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012525A1 (en) * | 1991-12-09 | 1993-06-24 | Fujitsu Limited | Flash memory improved in erasing characteristic, and circuit therefor |
| US5815440A (en) * | 1992-12-03 | 1998-09-29 | Fujitsu Limited | Semiconductor memory device with electrically controllable threshold voltage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
| JPS6124094A (ja) * | 1984-07-11 | 1986-02-01 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1988
- 1988-04-25 JP JP10181088A patent/JP2638916B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2638916B2 (ja) | 1997-08-06 |
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