[go: up one dir, main page]

JPH088304B2 - 半導体集積回路装置及びその設計方法 - Google Patents

半導体集積回路装置及びその設計方法

Info

Publication number
JPH088304B2
JPH088304B2 JP62205937A JP20593787A JPH088304B2 JP H088304 B2 JPH088304 B2 JP H088304B2 JP 62205937 A JP62205937 A JP 62205937A JP 20593787 A JP20593787 A JP 20593787A JP H088304 B2 JPH088304 B2 JP H088304B2
Authority
JP
Japan
Prior art keywords
macro
ram
logic
latch circuit
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP62205937A
Other languages
English (en)
Other versions
JPS6448445A (en
Inventor
元久 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP62205937A priority Critical patent/JPH088304B2/ja
Priority to KR888810343A priority patent/KR910003383B1/ko
Priority to EP88307624A priority patent/EP0304286B1/en
Priority to DE88307624T priority patent/DE3884889T2/de
Priority to US07/233,093 priority patent/US4855958A/en
Publication of JPS6448445A publication Critical patent/JPS6448445A/ja
Publication of JPH088304B2 publication Critical patent/JPH088304B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 〔概要〕 ロジックマクロ（ゲートアレイ）及び複数のRAMマク
ロを１つのチップ内に有する半導体集積回路装置に関
し、 ロジックマクロ内においてゲートを設ける領域を十分
とり得、ロジックマクロの設計を自由に行ない得ること
を目的とし、 RAMマクロに設けられているラッチ回路の出力側配線
の一部分を自動配線にし、 必要に応じて、ラッチ回路の自動配線をRAMマクロ内
の回路に配線接続して用いる一方、ラッチ回路の自動配
線をロジックマクロに配線接続して用いる構成とする。
〔産業上の利用分野〕
本発明は、ロジックマクロ及びRAMマクロを１つのチ
ップ内に有する半導体集積回路装置に関する。
このような半導体集積回路装置では、装置機能向上の
ために多くのゲートを必要とする場合があり、又、ロジ
ックマクロの設計を容易に行い得ることが必要である。
〔従来の技術〕
上記のような構成になる半導体集積回路にはRAMマク
ロが複数設けられているものがあるが、この場合の使用
例として、複数のRAMマクロ全てを使う場合や、少なく
とも１つのRAMマクロを使わない場合等がある。第５図
は１つのRAMマクロの概略ブロック図を示す。同図中、
１はメモリセルアレイで、ロジックマクロのゲートアレ
イから供給された入力データDiはＸ−ADDデコーダドラ
イバ2x及びＹ−ADDデコーダドライバ2yにて指定された
アドレスADDに基づいてSA/WA（センスアンプ／ライトア
ンプ）回路３によって所定セルに書込まれ、又、SA/WA
回路３によって読出された出力データD0が外部に取出さ
れる。41,42,…,4nはラッチ回路で、アドレスADD,入力
データDi,ライトイネーブル信号WE等の各信号のタイミ
ングをクロックCLKに同期させるためのものである。
このようなRAMマクロ内部のパターンはフルカスタム
であり、ラッチ回路は固定配線（装置の仕様に無関係に
あらゆる装置に対して固定である配線）で汎用性はな
く、回路内容を変更することはできない。
一方、ロジックマクロはRAMマクロ領域以外の領域に
設けられており、ロジックゲートの数は一般にRAMマク
ロの大きさ、全体のチップサイズ等から決定される。こ
のロジックマクロ内の信号処理においてもタイミング合
わせのためのラッチ回路を設けることが知られている。
〔発明が解決しようとする問題点〕
上記のようにロジックマクロ内の信号処理にラッチ回
路を必要とする場合、従来装置ではロジックマクロ内に
ラッチ回路を設けている。このため、このラッチ回路の
分だけロジックマクロ内においてゲートを設ける領域が
少なくなり、ゲート数を十分に増大することができず、
設計できるロジックマクロが制限されてしまう問題点が
あった。
本発明は、ロジックマクロ内においてゲートを設ける
領域を十分にとり得、ロジックマクロの設計を自由に行
い得る、ゲートアレイ及びメモリを有する半導体集積回
路装置を提供することを目的とする。
〔問題点を解決するための手段〕
第１図は本発明の原理図を示し、同図（Ａ）はRAMマ
クロを使用する場合、同図（Ｂ）はRAMマクロを使用し
ない場合である。同図中、10はRAMマクロ領域におけるR
AMマクロで、メモリセルアレイ1,X−ADDデコーダドライ
バ,Y−ADDデコーダドライバ,SA/WA回路等からなる動作
回路11,ラッチ回路群12から構成されている。13はロジ
ックマクロ領域におけるロジックマクロである。
121はRAMマクロ領域に含まれるラッチ回路群12を構成
するある１つのラッチ回路で、ラッチ回路群12としては
実際にはラッチ回路121と同様の構成のラッチ回路が第
５図に示すラッチ回路41〜4nのような形で複数設けられ
ている。
本発明は、ラッチ回路群12内の各ラッチ回路（121,
…）の出力側配線の一部分を自動配線（装置毎に異な
り、その仕様に対応して適宜配線される配線）14a,14b,
14c,14d,14eにし、必要に応じて、ラッチ回路（121,
…）の自動配線14aをRAMマクロ10内の回路11に配線接続
して用いる一方、ラッチ回路（121,…）の自動配線14b,
14c,14d,14eをロジックマクロ13に配線接続して用いる
ように構成する。
〔作用〕
本発明では、RAMマクロに設けられているラッチ回路
の出力側配線の一部分を自動配線にしている。これによ
り、RAMマクロを使用する場合、第１図（Ａ）に示すよ
うにラッチ回路の自動配線をRAMマクロ内の回路に配線
接続する一方、RAMマクロを使用しない場合、第１図
（Ｂ）に示すようにラッチ回路の自動配線をロジックマ
クロに配線接続する。
従って、特に、RAMマクロを使用しない場合、RAMマク
ロ内のラッチ回路をロジックマクロ内の信号処理に用い
ることができ、このような場合、ロジックマクロ内にラ
ッチ回路を設ける必要はない。
〔実施例〕
第２図（Ａ）は第１図中ラッチ回路群12を構成する１
つのラッチ回路121の回路図を示す。第２図（Ａ）にお
いて、RAMマクロを使用する場合、ロジックマクロから
の入力データはロジックマクロからのクロックCLKに同
期してラッチされ、トランジスタQ1より取出されてRAM
マクロのSA/WA回路等へ供給される。一方、RAMマクロを
使用しない場合、ロジックマクロからの入力データはロ
ジックマクロからのクロックCLKに同期してラッチさ
れ、トランジスタQ2により取出されてロジックマクロへ
供給される。
ここで、第２図（Ａ）中破線で包囲した領域以外の配
線は固定配線であるが、破線で包囲した領域の一部分の
配線は自動配線（同図（Ａ）中、太いラインで示す）と
されている。第２図（Ａ）中、破線で包囲した部分のパ
ターンは第２図（Ｂ）に示す如くであり、同図中、輪郭
に斜線を付した配線パターンはアルミニウムの固定配線
（15）であり、梨地を付した配線パターンは自動配線
（14a,14b,14c,14d,14e）である。
RAMマクロを使用する場合、第２図（Ｂ）中、自動配
線14aを用い、自動配線14b,14c,14d,14eは用いない。従
って、この場合、パターンとしては第３図（Ａ）の如く
となり、その回路図は第４図（Ａ）に示す如くとなり、
又、第１図（Ａ）中、Ｘ印の配線（自動配線14b,14c,14
d,14e）は使用されない。
一方、RAMマクロを使用しない場合、第２図（Ｂ）
中、自動配線14b,14c,14d,14eを用い、自動配線14aは用
いない。従って、この場合、パターンとしては第３図
（Ｂ）の如くとなり、その回路図は第４図（Ｂ）に示す
如くとなり、又、第１図（Ｂ）中、Ｘ印の配線（自動配
線14a）は使用されない。なお、RAMマクロを使用しない
場合でも、動作回路11には、一般に、例えば−2V程度の
電源電圧VTTを印加しておく。
このように、ラッチ回路の出力側配線の一部分を自動
配線にしておけば、この自動配線を装置の仕様に応じて
適宜接続でき、RAMマクロ専用のラッチ回路として使用
したり、RAMマクロと全く無関係なラッチとしてロジッ
クマクロに使用できる。
〔発明の効果〕
以上説明した如く、本発明によれば、特に複数のRAM
マクロの中で使用しないRAMマクロがある場合、或いはR
AMマクロの入力信号の一部が固定でよい場合（これらは
いずれもRAMマクロ内ラッチ回路は不要である）、RAMマ
クロにとって不要のラッチ回路をロジックマクロのラッ
チ回路として用いているので、従来装置のようにロジッ
クマクロ内にラッチ回路を設ける必要はなく、その分だ
けロジックマクロ内においてゲートを設ける領域を十分
にとり得、ゲート数の十分に多いロジックマクロを構成
でき、ロジックマクロの設計を自由に行い得る。
【図面の簡単な説明】
第１図は本発明の原理図、 第２図は本発明におけるラッチ回路の回路図及びパター
ン図、 第３図は本発明における使用例別のパターン図、 第４図は本発明における使用例別の回路図、 第５図は一般のRAMマクロの概略ブロック図である。 図において、 １はメモリセルアレイ、 10はRAMマクロ、 11はSA/WA回路,ADDデコーダドライバ等からなる動作回
路、 12はラッチ回路群、 121はラッチ回路、 13はロジックマクロ、 14a〜14eは自動配線、 15はAl固定配線、 Q1,Q2はトランジスタ を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 27/04 Ａ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ロジックマクロ領域と、少なくともメモリ
    セル及びラッチ回路とを含む複数のRAMマクロ領域とを
    １つのチップ内に設けた半導体集積回路装置において、 該複数のRAMマクロ領域の中に、RAMマクロとして使用し
    ないRAMマクロ領域を有し、 該使用しないRAMマクロ領域におけるラッチ回路は、該
    ロジックマクロ領域におけるロジックマクロに接続さ
    れ、該ロジックマクロ内の信号処理に利用されてなる半
    導体集積回路装置。
  2. 【請求項２】ロジックマクロ領域と、少なくともメモリ
    セル及びラッチ回路とを含む複数のRAMマクロ領域とが
    １つのチップ内に設けられてなる半導体集積回路装置の
    設計方法において、 該複数のRAMマクロ領域に設けられているラッチ回路の
    出力側配線の一部分を自動配線とし、 該複数のRAMマクロ領域のうちRAMマクロとして使用する
    領域においては、該領域に設けられたラッチ回路の自動
    配線を該領域内の回路に配線接続し、 該複数のRAMマクロ領域のうちRAMマクロとして使用しな
    い領域においては、該領域に設けられたラッチ回路の自
    動配線を該ロジックマクロ領域内の回路に配線接続する
    半導体集積回路装置の設計方法。
JP62205937A 1987-08-19 1987-08-19 半導体集積回路装置及びその設計方法 Expired - Fee Related JPH088304B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP62205937A JPH088304B2 (ja) 1987-08-19 1987-08-19 半導体集積回路装置及びその設計方法
KR888810343A KR910003383B1 (en) 1987-08-19 1988-08-13 Semiconductor integrated circuit device having logic macro and random access memory macro
EP88307624A EP0304286B1 (en) 1987-08-19 1988-08-17 Semiconductor integrated circuit device having logic macro and random access memory macro
DE88307624T DE3884889T2 (de) 1987-08-19 1988-08-17 Integrierte Halbleiterschaltungsanordnung mit einer Gruppe von logischen Schaltungen und einer Gruppe von RAM-Speichern.
US07/233,093 US4855958A (en) 1987-08-19 1988-08-17 Semiconductor integrated circuit device having logic macro and random access memory macro

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62205937A JPH088304B2 (ja) 1987-08-19 1987-08-19 半導体集積回路装置及びその設計方法

Publications (2)

Publication Number Publication Date
JPS6448445A JPS6448445A (en) 1989-02-22
JPH088304B2 true JPH088304B2 (ja) 1996-01-29

Family

ID=16515196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62205937A Expired - Fee Related JPH088304B2 (ja) 1987-08-19 1987-08-19 半導体集積回路装置及びその設計方法

Country Status (5)

Country Link
US (1) US4855958A (ja)
EP (1) EP0304286B1 (ja)
JP (1) JPH088304B2 (ja)
KR (1) KR910003383B1 (ja)
DE (1) DE3884889T2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array
JPS63293966A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体集積回路装置
EP0361497B1 (en) * 1988-09-29 1996-02-28 Nec Corporation Program/data memory employed in microcomputer system
IT1225638B (it) * 1988-12-28 1990-11-22 Sgs Thomson Microelectronics Dispositivo logico integrato come una rete di maglie di memorie distribuite
US5146428A (en) * 1989-02-07 1992-09-08 Hitachi, Ltd. Single chip gate array
US5208782A (en) * 1989-02-09 1993-05-04 Hitachi, Ltd. Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement
US5099150A (en) * 1989-09-29 1992-03-24 Sgs-Thomson Microelectronics, Inc. Circuit block for programmable logic devices, configurable as a user-writable memory or a logic circuit
US4975601A (en) * 1989-09-29 1990-12-04 Sgs-Thomson Microelectronics, Inc. User-writable random access memory logic block for programmable logic devices
KR910006849A (ko) * 1989-09-29 1991-04-30 미다 가쓰시게 반도체 집적회로 장치
JP2575564B2 (ja) * 1991-03-05 1997-01-29 インターナショナル・ビジネス・マシーンズ・コーポレイション 自動マクロ最適順序化方法
US6759870B2 (en) 1991-09-03 2004-07-06 Altera Corporation Programmable logic array integrated circuits
US20020130681A1 (en) * 1991-09-03 2002-09-19 Cliff Richard G. Programmable logic array integrated circuits
US5550782A (en) * 1991-09-03 1996-08-27 Altera Corporation Programmable logic array integrated circuits
WO1993012540A1 (en) * 1991-12-10 1993-06-24 Vlsi Technology, Inc. Integrated circuit with variable pad pitch
US5473573A (en) * 1994-05-09 1995-12-05 Cirrus Logic, Inc. Single chip controller-memory device and a memory architecture and methods suitable for implementing the same
US6049223A (en) 1995-03-22 2000-04-11 Altera Corporation Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory
US5757207A (en) 1995-03-22 1998-05-26 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US5977791A (en) 1996-04-15 1999-11-02 Altera Corporation Embedded memory block with FIFO mode for programmable logic device
US5814846A (en) * 1996-10-07 1998-09-29 International Business Machines Corporation Cell apparatus and method for use in building complex integrated circuit devices
US6020760A (en) 1997-07-16 2000-02-01 Altera Corporation I/O buffer circuit with pin multiplexing
US6011744A (en) 1997-07-16 2000-01-04 Altera Corporation Programmable logic device with multi-port memory
US6034857A (en) * 1997-07-16 2000-03-07 Altera Corporation Input/output buffer with overcurrent protection circuit
JP3556446B2 (ja) * 1997-10-31 2004-08-18 株式会社東芝 半導体集積回路
US6467017B1 (en) 1998-06-23 2002-10-15 Altera Corporation Programmable logic device having embedded dual-port random access memory configurable as single-port memory
US6182233B1 (en) * 1998-11-20 2001-01-30 International Business Machines Corporation Interlocked pipelined CMOS
US6346826B1 (en) * 1998-12-23 2002-02-12 Integrated Logic Systems, Inc Programmable gate array device
US6262933B1 (en) 1999-01-29 2001-07-17 Altera Corporation High speed programmable address decoder
US6486702B1 (en) 1999-07-02 2002-11-26 Altera Corporation Embedded memory blocks for programmable logic
US6609228B1 (en) 2000-11-15 2003-08-19 International Business Machines Corporation Latch clustering for power optimization
US6720796B1 (en) 2001-05-06 2004-04-13 Altera Corporation Multiple size memories in a programmable logic device
US7111110B1 (en) * 2002-12-10 2006-09-19 Altera Corporation Versatile RAM for programmable logic device
JP2007266078A (ja) * 2006-03-27 2007-10-11 Fujitsu Ltd 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5683891A (en) * 1979-12-13 1981-07-08 Fujitsu Ltd Semiconductor storage device
US4419746A (en) * 1980-10-14 1983-12-06 Texas Instruments Incorporated Multiple pointer memory system
JPS58212149A (ja) * 1982-06-04 1983-12-09 Hitachi Ltd 集積回路装置
JPS60175293A (ja) * 1984-02-21 1985-09-09 Toshiba Corp 半導体メモリ

Also Published As

Publication number Publication date
US4855958A (en) 1989-08-08
DE3884889D1 (de) 1993-11-18
EP0304286A3 (en) 1991-06-19
DE3884889T2 (de) 1994-02-10
EP0304286A2 (en) 1989-02-22
EP0304286B1 (en) 1993-10-13
JPS6448445A (en) 1989-02-22
KR910003383B1 (en) 1991-05-28
KR890004321A (ko) 1989-04-21

Similar Documents

Publication Publication Date Title
JPH088304B2 (ja) 半導体集積回路装置及びその設計方法
US4667310A (en) Large scale circuit device containing simultaneously accessible memory cells
US5015883A (en) Compact multifunction logic circuit
US4858182A (en) High speed zero power reset circuit for CMOS memory cells
JPH0315278B2 (ja)
US5619674A (en) Multiport cache memory having read-only parts and read-write parts
US5598371A (en) Data input/output sensing circuit of semiconductor memory device
KR860006875A (ko) 반도체 장치
JPH0812903B2 (ja) ゲートアレイ集積回路
JPH01196790A (ja) 半導体メモリ装置
JPS6383992A (ja) Ｌｓｉメモリ
JPS60134436A (ja) マスタスライスｌｓｉ
JPH02244479A (ja) 半導体メモリ装置
JPS6122649A (ja) ゲ−トアレイｌｓｉ装置
JP3722307B2 (ja) 半導体集積回路
JP2598424B2 (ja) 半導体集積回路
JPH03102698A (ja) 半導体記憶装置
JPH0457284A (ja) 半導体記憶装置
JPH06232726A (ja) 入力回路、及び半導体集積回路
JP2554640B2 (ja) 半導体記憶装置
JPH0690664B2 (ja) バレルシフタ回路
KR920005294B1 (ko) 듀얼포트 메모리 소자의 칩인에이블신호 제어회로
JPS62277692A (ja) 半導体記憶装置用出力バツフア回路
JPH0831182A (ja) 半導体記憶装置
JPS6289148A (ja) ２ポ−トメモリ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees