JPH0690664B2 - バレルシフタ回路 - Google Patents
バレルシフタ回路Info
- Publication number
- JPH0690664B2 JPH0690664B2 JP24504688A JP24504688A JPH0690664B2 JP H0690664 B2 JPH0690664 B2 JP H0690664B2 JP 24504688 A JP24504688 A JP 24504688A JP 24504688 A JP24504688 A JP 24504688A JP H0690664 B2 JPH0690664 B2 JP H0690664B2
- Authority
- JP
- Japan
- Prior art keywords
- barrel shifter
- circuit
- shifter circuit
- channel transistor
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路においてCMOS回路化したバレル
シフタ回路に関する。
シフタ回路に関する。
従来、この種のバレルシフタ回路は、TTL標準ロジックI
C、もしくはTTLゲートアレイを用いて構成されていた。
第３図は従来のバレルシフタ回路の動作概念図である。
このバレルシフタ回路とはＮ本のデータバス上のデータ
を任意のシフト量だけずらす回路である。
C、もしくはTTLゲートアレイを用いて構成されていた。
第３図は従来のバレルシフタ回路の動作概念図である。
このバレルシフタ回路とはＮ本のデータバス上のデータ
を任意のシフト量だけずらす回路である。
上述した従来のバレルシフタ回路は、電子計算機の性能
向上のために増大したデータバスのビット数に対応する
ためには、TTL標準ロジックICを大量に使用するか、高
集積度の高価なゲートアレイを使用しなければならず、
実装面積や消費電力の増大などを伴い、システムコスト
が高価になるという欠点があった。そこで、高密度集積
において実積のある半導体集積回路の中でも特に消費電
力の小さいCMOS型の半導体集積回路によるバレルシフタ
回路が望まれていた。
向上のために増大したデータバスのビット数に対応する
ためには、TTL標準ロジックICを大量に使用するか、高
集積度の高価なゲートアレイを使用しなければならず、
実装面積や消費電力の増大などを伴い、システムコスト
が高価になるという欠点があった。そこで、高密度集積
において実積のある半導体集積回路の中でも特に消費電
力の小さいCMOS型の半導体集積回路によるバレルシフタ
回路が望まれていた。
本発明の目的は、このような問題を解決し、実装面積を
少くし、消費電力を少くすると共に安価に構成できるバ
レルシフタ回路を提供することにある。
少くし、消費電力を少くすると共に安価に構成できるバ
レルシフタ回路を提供することにある。
本発明の構成は、CMOS構造の半導体集積回路上に複数の
トランスファゲートによって構成するバレルシフタ回路
において、前記トランスファゲートを構成するＰチャネ
ルトランジスタ群と、Ｎチャネルトランジスタ群とをそ
れぞれマトリクス状に配置すると共に、これら２つのト
ランジスタ群を分離してそれぞれ配設したことを特徴と
する。
トランスファゲートによって構成するバレルシフタ回路
において、前記トランスファゲートを構成するＰチャネ
ルトランジスタ群と、Ｎチャネルトランジスタ群とをそ
れぞれマトリクス状に配置すると共に、これら２つのト
ランジスタ群を分離してそれぞれ配設したことを特徴と
する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図におい
て、11はＮチャネルトランジスタ（ゲートに丸印が無
い）、12はＰチャネルトランジスタ（ゲートに丸印が有
る）で、１〜４（IN）はデータ入力線、５〜８（OUT）
はデータ出力線、20〜23（シフト）はシフト量選択入力
線である。本実施例の回路は、点線で囲まれたトランジ
スタアレイ13はすべてＮチャネル型、他の点線で囲まれ
たトランジスタアレイ14はすべてＰチャネル型となって
いる。これらＰチャネル型とＮチャネル型のトランジス
タ11,12を分離するための境界領域を最小とすることが
できるため、CMOS型半導体集積回路において高集積度が
可能である。
て、11はＮチャネルトランジスタ（ゲートに丸印が無
い）、12はＰチャネルトランジスタ（ゲートに丸印が有
る）で、１〜４（IN）はデータ入力線、５〜８（OUT）
はデータ出力線、20〜23（シフト）はシフト量選択入力
線である。本実施例の回路は、点線で囲まれたトランジ
スタアレイ13はすべてＮチャネル型、他の点線で囲まれ
たトランジスタアレイ14はすべてＰチャネル型となって
いる。これらＰチャネル型とＮチャネル型のトランジス
タ11,12を分離するための境界領域を最小とすることが
できるため、CMOS型半導体集積回路において高集積度が
可能である。
なお、本実施例は、入力および出力データ線がそれぞれ
４本の場合を示したが、この本数は２本以上ならば任意
の数を取り得る。
４本の場合を示したが、この本数は２本以上ならば任意
の数を取り得る。
第２図は本発明の２の実施例の回路図である。本実施例
は、第１の実施例の出力信号を増幅するインバータ回路
16が組み込まれた例である。本実施例では、インバータ
回路16がデータ出力線５〜８を駆動するため、ファンア
ウト（FAN OUT）設計が容易なる上、インバータ回路16
を構成するトランジスタ群も、トランシファゲートと同
様に分離配置することができ、バレルシフタ回路と出力
増幅回路を個別に設計するよりもその境界領域が少なく
なり、より高集積度が得られるという利点がある。
は、第１の実施例の出力信号を増幅するインバータ回路
16が組み込まれた例である。本実施例では、インバータ
回路16がデータ出力線５〜８を駆動するため、ファンア
ウト（FAN OUT）設計が容易なる上、インバータ回路16
を構成するトランジスタ群も、トランシファゲートと同
様に分離配置することができ、バレルシフタ回路と出力
増幅回路を個別に設計するよりもその境界領域が少なく
なり、より高集積度が得られるという利点がある。
以上説明したように本発明は、回路をCMOS化することに
より、高集積化による１チップ化が可能となると共に、
低消費電力化が図られるという効果がある。
より、高集積化による１チップ化が可能となると共に、
低消費電力化が図られるという効果がある。
第１図は本発明の一実施例であるバレルシフタ回路図、
第２図は本発明の第２の実施例のインバータ出力回路付
バレルシフタの回路図、第３図は従来のバレルシフタ回
路の動作概念図である。 １〜４……入力信号線（IN）、５〜８……出力信号線
（OUT）、11……Ｎチャネルトランジスタ、12……Ｐチ
ャネルトランジスタ、13……Ｎチャネルトランジスタ、
14……Ｐチャネルランジスタ、15……制御信号用インバ
ータ回路、16……出力信号増幅用インバータ回路、20〜
23……シフト量選択入力線。
第２図は本発明の第２の実施例のインバータ出力回路付
バレルシフタの回路図、第３図は従来のバレルシフタ回
路の動作概念図である。 １〜４……入力信号線（IN）、５〜８……出力信号線
（OUT）、11……Ｎチャネルトランジスタ、12……Ｐチ
ャネルトランジスタ、13……Ｎチャネルトランジスタ、
14……Ｐチャネルランジスタ、15……制御信号用インバ
ータ回路、16……出力信号増幅用インバータ回路、20〜
23……シフト量選択入力線。
Claims (1)
- 【請求項１】CMOS構造の半導体集積回路上に複数のトラ
ンスファゲートによって構成するバレルシフタ回路にお
いて、前記トランスファゲートを構成するＰチャネルト
ランジスタ群と、Ｎチャネルトランジスタ群とをそれぞ
れマトリクス状に配置すると共に、これら２つのトラン
ジスタ群を分離してそれぞれ配設したことを特徴とする
バレルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504688A JPH0690664B2 (ja) | 1988-09-28 | 1988-09-28 | バレルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504688A JPH0690664B2 (ja) | 1988-09-28 | 1988-09-28 | バレルシフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290318A JPH0290318A (ja) | 1990-03-29 |
| JPH0690664B2 true JPH0690664B2 (ja) | 1994-11-14 |
Family
ID=17127779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24504688A Expired - Fee Related JPH0690664B2 (ja) | 1988-09-28 | 1988-09-28 | バレルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690664B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100262438B1 (ko) * | 1991-05-08 | 2000-08-01 | 가나이 쓰도무 | 연산장치 및 이것을 사용한 비트필드조작 연산방법 |
-
1988
- 1988-09-28 JP JP24504688A patent/JPH0690664B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290318A (ja) | 1990-03-29 |
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Legal Events
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|---|---|---|---|
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