JPH0812903B2 - ゲートアレイ集積回路 - Google Patents
ゲートアレイ集積回路Info
- Publication number
- JPH0812903B2 JPH0812903B2 JP62264577A JP26457787A JPH0812903B2 JP H0812903 B2 JPH0812903 B2 JP H0812903B2 JP 62264577 A JP62264577 A JP 62264577A JP 26457787 A JP26457787 A JP 26457787A JP H0812903 B2 JPH0812903 B2 JP H0812903B2
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- JP
- Japan
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- memory
- region
- chip
- gate
- area
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 54
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリを内蔵するゲートアレイ集積回路
に関する。
に関する。
メモリとしてRAM（Random Access Memory）やROM（Re
ad Only Memory）を内蔵可能なゲートアレイは、大規模
集積回路（LSI）の製造技術の向上とともに大規模なゲ
ート数のゲートアレイが実現可能となるにつれ、ゲート
アレイの高機能化の一つとして出現して来た。
ad Only Memory）を内蔵可能なゲートアレイは、大規模
集積回路（LSI）の製造技術の向上とともに大規模なゲ
ート数のゲートアレイが実現可能となるにつれ、ゲート
アレイの高機能化の一つとして出現して来た。
第２図は、この従来のメモリを内蔵したゲートアレイ
集積回路のマスタチップの構成例を示す図である。この
図において、１はチップ外部からの信号とチップ内部の
内部ゲートとのインターフェイスである入出力バッファ
領域、２は内部ゲートを構成するための基本セル2iをｍ
個並べた基本セル列であり、この基本セル列２をｎ段並
べてｍ×ｎゲートの内部ゲートのアレイが構成されてい
る。３はメモリ専用に設けられた領域であり、メモリを
構成するために必要最小限の素子数かつメモリ内部回路
の各部分でのトランジスタサイズや配置が最適化された
パターンとなっている。
集積回路のマスタチップの構成例を示す図である。この
図において、１はチップ外部からの信号とチップ内部の
内部ゲートとのインターフェイスである入出力バッファ
領域、２は内部ゲートを構成するための基本セル2iをｍ
個並べた基本セル列であり、この基本セル列２をｎ段並
べてｍ×ｎゲートの内部ゲートのアレイが構成されてい
る。３はメモリ専用に設けられた領域であり、メモリを
構成するために必要最小限の素子数かつメモリ内部回路
の各部分でのトランジスタサイズや配置が最適化された
パターンとなっている。
専用のメモリ領域３は、ゲートアレイのマスタ工程
（トランジスタ形成までの段階）から形成されるため、
通常はユーザーがどの様な構成のメモリを必要とするか
を想定して、例えばRAM64word×32bitの様に、その領域
で構成できる最大のメモリ容量を決めて形成される。
（トランジスタ形成までの段階）から形成されるため、
通常はユーザーがどの様な構成のメモリを必要とするか
を想定して、例えばRAM64word×32bitの様に、その領域
で構成できる最大のメモリ容量を決めて形成される。
この時、第３図に示す様に、64word×32bitをスライ
ス工程で分割して別々のメモリ（例えば64w×8bを４
個）として使用可能な様に予めレイアウトに工夫がなさ
れている。第３図において、（ｉ）〜（iv）のブロック
が各々64w×8bのRAMである。3aはアドレスバッファ，セ
ンスアンプ,R/W（リード／ライト）制御回路等の周辺回
路、3bはデコーダ、3cはメモリセルのアレイであり、こ
れらは、各（ｉ）〜（iv）のブロックに対して一つずつ
用意されている。この第３図のメモリでは、64w×32b,6
4w×24b＋64w×8b,64w×16b×２個,64w×8b×４個が構
成可能である。
ス工程で分割して別々のメモリ（例えば64w×8bを４
個）として使用可能な様に予めレイアウトに工夫がなさ
れている。第３図において、（ｉ）〜（iv）のブロック
が各々64w×8bのRAMである。3aはアドレスバッファ，セ
ンスアンプ,R/W（リード／ライト）制御回路等の周辺回
路、3bはデコーダ、3cはメモリセルのアレイであり、こ
れらは、各（ｉ）〜（iv）のブロックに対して一つずつ
用意されている。この第３図のメモリでは、64w×32b,6
4w×24b＋64w×8b,64w×16b×２個,64w×8b×４個が構
成可能である。
従来のメモリ内蔵のゲートアレイ集積回路は以上の様
に構成されているので、例えば第３図の様な専用メモリ
を構成した場合、128w×16bや32w×64bといったRAMはメ
モリセルの数としては存在するが周辺回路がそれに見合
った素子を用意していないために構成できないという問
題点があった。また、あらゆる組合わせのメモリを可能
とするためには、デコーダを含む周辺回路の面積が大き
くなり過ぎるという欠点がある。そして、たとえ用意さ
れた構成のメモリとして使ったとしても、例えば第３図
に示す様な場合では64w×8bのRAMを１個しか使わなかっ
た場合には、残り３個分のメモリセル，デコーダ，周辺
回路は無駄になってしまうという問題点があった。
に構成されているので、例えば第３図の様な専用メモリ
を構成した場合、128w×16bや32w×64bといったRAMはメ
モリセルの数としては存在するが周辺回路がそれに見合
った素子を用意していないために構成できないという問
題点があった。また、あらゆる組合わせのメモリを可能
とするためには、デコーダを含む周辺回路の面積が大き
くなり過ぎるという欠点がある。そして、たとえ用意さ
れた構成のメモリとして使ったとしても、例えば第３図
に示す様な場合では64w×8bのRAMを１個しか使わなかっ
た場合には、残り３個分のメモリセル，デコーダ，周辺
回路は無駄になってしまうという問題点があった。
この発明は上記の様な問題点を解消するためになされ
たもので、メモリを構成するワード数，ビット数の設定
自由度が大きく、専用メモリ領域での無駄が少ないゲー
トアレイ集積回路を得ることを目的とする。
たもので、メモリを構成するワード数，ビット数の設定
自由度が大きく、専用メモリ領域での無駄が少ないゲー
トアレイ集積回路を得ることを目的とする。
本発明にかかるゲートアレイ集積回路は、チップの周
辺領域に形成された，チップ外部との信号の授受を行う
ための入出力バッファ領域と、上記チップの内側領域に
おける第１の領域に形成された,CMOSゲートを構成する
ための基本セルをアレイ状に配置してなる内部ゲート領
域と、上記チップの内側領域における第２の領域に形成
された，メモリセルアレイのみで構成された複数のメモ
リブロックからなるメモリ領域とを備え、上記メモリセ
ルアレイのデコーダ及び周辺回路を、上記内部ゲート領
域を用いて構成したことを特徴とするものである。
辺領域に形成された，チップ外部との信号の授受を行う
ための入出力バッファ領域と、上記チップの内側領域に
おける第１の領域に形成された,CMOSゲートを構成する
ための基本セルをアレイ状に配置してなる内部ゲート領
域と、上記チップの内側領域における第２の領域に形成
された，メモリセルアレイのみで構成された複数のメモ
リブロックからなるメモリ領域とを備え、上記メモリセ
ルアレイのデコーダ及び周辺回路を、上記内部ゲート領
域を用いて構成したことを特徴とするものである。
本発明においては、上記構成としたから、メモリを構
成するワード数とビット数を上記メモリ領域のメモリセ
ルアレイに存在するメモリセルの数で構成しうる範囲内
で自由に設定することができ、必要なデコーダ及び周辺
回路を上記内部ゲート領域の上記基本セルの使用の増減
によって調整することができる。
成するワード数とビット数を上記メモリ領域のメモリセ
ルアレイに存在するメモリセルの数で構成しうる範囲内
で自由に設定することができ、必要なデコーダ及び周辺
回路を上記内部ゲート領域の上記基本セルの使用の増減
によって調整することができる。
本発明の一実施例によるゲートアレイ集積回路を第１
図に示す。この図において、１はチップ外部との信号の
授受を行うための入出力バッファ、２はCMOSゲートを構
成する基本セル2iを並べた基本セル列、3aはメモリの周
辺回路、3bはデコーダ、3cはメモリセルアレイである。
図に示す。この図において、１はチップ外部との信号の
授受を行うための入出力バッファ、２はCMOSゲートを構
成する基本セル2iを並べた基本セル列、3aはメモリの周
辺回路、3bはデコーダ、3cはメモリセルアレイである。
本実施例では、従来専用メモリ領域に形成していたセ
ンスアンプやアドレスバッファ等の周辺回路3a及びメモ
リ用のデコーダ3bを内部ゲート領域の内部ゲート２を用
いて構成する。従って、専用メモリ領域に存在するのは
メモリセルアレイ3cのみである。
ンスアンプやアドレスバッファ等の周辺回路3a及びメモ
リ用のデコーダ3bを内部ゲート領域の内部ゲート２を用
いて構成する。従って、専用メモリ領域に存在するのは
メモリセルアレイ3cのみである。
このため、メモリを構成するワード数とビット数は、
メモリセルアレイ3cに存在するメモリセルの数で構成し
得る範囲で自由に設定でき、必要な周辺回路3a,デコー
ダ3bは内部ゲート２の使用の増減で調整でき、メモリ部
分は常に最適化できる。
メモリセルアレイ3cに存在するメモリセルの数で構成し
得る範囲で自由に設定でき、必要な周辺回路3a,デコー
ダ3bは内部ゲート２の使用の増減で調整でき、メモリ部
分は常に最適化できる。
なお、周辺回路3a,デコーダ3bをゲートアレイ部分２
で構成する場合に、破線で示したブロック（ｉ）の様に
特定の内部ゲート領域に固定しても良いし、ブロック
（ii）の様に内部のゲートの使用状況に応じて分散させ
ても良い。
で構成する場合に、破線で示したブロック（ｉ）の様に
特定の内部ゲート領域に固定しても良いし、ブロック
（ii）の様に内部のゲートの使用状況に応じて分散させ
ても良い。
以上のように、本発明にかかるゲートアレイ集積回路
によれば、チップの周辺領域に形成された，チップ外部
との信号の授受を行うための入出力バッファ領域と、上
記チップの内側領域における第１の領域に形成された,C
MOSゲートを構成するための基本セルをアレイ状に配置
してなる内部ゲート領域と、上記チップの内側領域にお
ける第２の領域に形成された，メモリセルアレイのみで
構成された複数のメモリブロックからなるメモリ領域と
を備え、上記メモリセルアレイのデコーダ及び周辺回路
を、上記内部ゲート領域を用いて構成したので、メモリ
を構成するワード数とビット数を、上記メモリ領域のメ
モリセルアレイに存在するメモリセルの数で構成しうる
範囲内で自由に設定することができ、必要なデコーダ及
び周辺回路を上記内部ゲート領域の上記基本セルの使用
の増減によって調整できることとなり、その結果、メモ
リを構成するワード数，ビット数の設定自由度が大きく
なるとともに、メモリ領域の無駄が少なくなって，チッ
プを小型化できるという効果がある。
によれば、チップの周辺領域に形成された，チップ外部
との信号の授受を行うための入出力バッファ領域と、上
記チップの内側領域における第１の領域に形成された,C
MOSゲートを構成するための基本セルをアレイ状に配置
してなる内部ゲート領域と、上記チップの内側領域にお
ける第２の領域に形成された，メモリセルアレイのみで
構成された複数のメモリブロックからなるメモリ領域と
を備え、上記メモリセルアレイのデコーダ及び周辺回路
を、上記内部ゲート領域を用いて構成したので、メモリ
を構成するワード数とビット数を、上記メモリ領域のメ
モリセルアレイに存在するメモリセルの数で構成しうる
範囲内で自由に設定することができ、必要なデコーダ及
び周辺回路を上記内部ゲート領域の上記基本セルの使用
の増減によって調整できることとなり、その結果、メモ
リを構成するワード数，ビット数の設定自由度が大きく
なるとともに、メモリ領域の無駄が少なくなって，チッ
プを小型化できるという効果がある。
第１図は本発明の一実施例による専用メモリ領域を持っ
たゲートアレイ集積回路を示す図、第２図は従来の専用
メモリ領域を持ったゲートアレイ集積回路を示す図、第
３図は従来の専用メモリ領域におけるRAM構成の一例を
示す図である。 １は入出力バッファ領域、２は内部ゲートの基本セル
列、3aは周辺回路、3bはデコーダ、3cはメモリセルアレ
イ。 なお、図中、同一符号は同一、又は相当部分を示す。
たゲートアレイ集積回路を示す図、第２図は従来の専用
メモリ領域を持ったゲートアレイ集積回路を示す図、第
３図は従来の専用メモリ領域におけるRAM構成の一例を
示す図である。 １は入出力バッファ領域、２は内部ゲートの基本セル
列、3aは周辺回路、3bはデコーダ、3cはメモリセルアレ
イ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】チップの周辺領域に形成された，チップ外
部との信号の授受を行うための入出力バッファ領域と、 上記チップの内側領域における第１の領域に形成され
た,CMOSゲートを構成するための基本セルをアレイ状に
配置してなる内部ゲート領域と、 上記チップの内側領域における第２の領域に形成され
た，メモリセルアレイのみで構成された複数のメモリブ
ロックからなるメモリ領域とを備え、 上記メモリセルアレイのデコーダ及び周辺回路を、上記
内部ゲート領域を用いて構成したことを特徴とするゲー
トアレイ集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264577A JPH0812903B2 (ja) | 1987-10-19 | 1987-10-19 | ゲートアレイ集積回路 |
| US07/258,592 US4945513A (en) | 1987-10-19 | 1988-10-17 | Gate array device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264577A JPH0812903B2 (ja) | 1987-10-19 | 1987-10-19 | ゲートアレイ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106444A JPH01106444A (ja) | 1989-04-24 |
| JPH0812903B2 true JPH0812903B2 (ja) | 1996-02-07 |
Family
ID=17405219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264577A Expired - Lifetime JPH0812903B2 (ja) | 1987-10-19 | 1987-10-19 | ゲートアレイ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4945513A (ja) |
| JP (1) | JPH0812903B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265045A (en) * | 1986-10-31 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memory circuit group |
| JP2891709B2 (ja) * | 1989-01-16 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5146428A (en) * | 1989-02-07 | 1992-09-08 | Hitachi, Ltd. | Single chip gate array |
| KR910006849A (ko) * | 1989-09-29 | 1991-04-30 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| US5257360A (en) * | 1990-03-23 | 1993-10-26 | Advanced Micro Devices,Inc. | Re-configurable block length cache |
| US5220518A (en) * | 1990-06-07 | 1993-06-15 | Vlsi Technology, Inc. | Integrated circuit memory with non-binary array configuration |
| US5093805A (en) * | 1990-06-20 | 1992-03-03 | Cypress Semiconductor Corporation | Non-binary memory array |
| US5687108A (en) * | 1996-04-10 | 1997-11-11 | Proebsting; Robert J. | Power bussing layout for memory circuits |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890758A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 相補形集積回路装置 |
| JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
| JP2534652B2 (ja) * | 1985-10-15 | 1996-09-18 | 日本電気株式会社 | 半導体集積回路 |
-
1987
- 1987-10-19 JP JP62264577A patent/JPH0812903B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-17 US US07/258,592 patent/US4945513A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01106444A (ja) | 1989-04-24 |
| US4945513A (en) | 1990-07-31 |
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Legal Events
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| S111 | Request for change of ownership or part of ownership |
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