JPH0457284A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0457284A JPH0457284A JP2165214A JP16521490A JPH0457284A JP H0457284 A JPH0457284 A JP H0457284A JP 2165214 A JP2165214 A JP 2165214A JP 16521490 A JP16521490 A JP 16521490A JP H0457284 A JPH0457284 A JP H0457284A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- calculation
- signal
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000008859 change Effects 0.000 claims abstract description 10
- 230000004044 response Effects 0.000 claims description 3
- 101000711846 Homo sapiens Transcription factor SOX-9 Proteins 0.000 abstract 1
- 101100232371 Hordeum vulgare IAT3 gene Proteins 0.000 abstract 1
- 102100034204 Transcription factor SOX-9 Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 25
- 230000006870 function Effects 0.000 description 13
- 238000003491 array Methods 0.000 description 11
- 230000003068 static effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、特に、１チツプ内に
実行ブロックを内蔵したようなダイナミックランダムア
クセスメモリにおける動作モードの改良に関する。
実行ブロックを内蔵したようなダイナミックランダムア
クセスメモリにおける動作モードの改良に関する。
［従来の技術］
たとえば、画像処理装置においては、゛多数のダイナミ
ックＲＡＭが用いられ、ＣＰＵによってダイナミックＲ
ＡＭの画像データの書込および続出が制御される。とこ
ろが、画像処理によってはチップ内で演算処理をしたほ
うが処理速度を向上できることが多いため、１つのチッ
プ内にダイナミツクＲＡＭと演算実行ブロックを内蔵さ
せた集積回路が実用化されている。
ックＲＡＭが用いられ、ＣＰＵによってダイナミックＲ
ＡＭの画像データの書込および続出が制御される。とこ
ろが、画像処理によってはチップ内で演算処理をしたほ
うが処理速度を向上できることが多いため、１つのチッ
プ内にダイナミツクＲＡＭと演算実行ブロックを内蔵さ
せた集積回路が実用化されている。
第１１図はそのような集積回路の概略ブロック図である
。ｊｌｌ １１Ｎを参照して、メモリセルアレイ１〜４
はデータ入出力端子ＤＯ８〜ＤＯ４に対応して５１２行
×５１２列のメモリ容量を有している。メモリセルアレ
イ１〜４にはそれぞれに対応してロウデコーダ５とカラ
ムデコーダ６とＩ１０ゲート７とが設けられている。ア
ドレス入力端子ＡＯ〜Ａ８には外部アドレス信号として
、行アドレス（Ｘ）信号と列アドレス（Ｙ）信号ととも
に、演算コマンドＣＭＤが時間的にマルチプレクスされ
て入力され、外部アドレス信号はアドレスバッファ９に
ラッチされる。アドレスバッファ９にラッチされた行ア
ドレス信号はロウデコーダ５に与えられてメモリセルア
レイ１〜４の５１２行の中の１行を選択し、列アドレス
信号は、カラムデコーダ６に与えられ、メモリセルアレ
イ１の５１２列の中の１列を選択する。選択されたアド
レスの続出データＭｉはＩ１０ゲート７を介して演算実
行ブロック８に与えられる。
。ｊｌｌ １１Ｎを参照して、メモリセルアレイ１〜４
はデータ入出力端子ＤＯ８〜ＤＯ４に対応して５１２行
×５１２列のメモリ容量を有している。メモリセルアレ
イ１〜４にはそれぞれに対応してロウデコーダ５とカラ
ムデコーダ６とＩ１０ゲート７とが設けられている。ア
ドレス入力端子ＡＯ〜Ａ８には外部アドレス信号として
、行アドレス（Ｘ）信号と列アドレス（Ｙ）信号ととも
に、演算コマンドＣＭＤが時間的にマルチプレクスされ
て入力され、外部アドレス信号はアドレスバッファ９に
ラッチされる。アドレスバッファ９にラッチされた行ア
ドレス信号はロウデコーダ５に与えられてメモリセルア
レイ１〜４の５１２行の中の１行を選択し、列アドレス
信号は、カラムデコーダ６に与えられ、メモリセルアレ
イ１の５１２列の中の１列を選択する。選択されたアド
レスの続出データＭｉはＩ１０ゲート７を介して演算実
行ブロック８に与えられる。
前述のアドレスバッファ９にラッチされた演算コマンド
ＣＭＤはＣＭＤバッファ１０にラッチされ、ラッチされ
た演算コマンドＣＭＤは演算ブロック８に与えられる。
ＣＭＤはＣＭＤバッファ１０にラッチされ、ラッチされ
た演算コマンドＣＭＤは演算ブロック８に与えられる。
入出力端子ＤＯＩ〜Ｄ０４には入力データＤｉが入力さ
れ、この入力データＤｉは、制御入力端子に入力された
ＲＡＳ、ＣＡＳ、ＷＢ／ＷＥ、ＤＴｌｏＥのタイミング
で入力バッファ１２にラッチされ、ラッチされた入力デ
ータＤｉは演算ブロック８に与えられる。演算ブロック
８はＣＭＤバッファ１０にラッチされている演算コマン
ドＣＭＤにより、続出データＭｉと入力バッファ１２に
ラッチされている入力データＤｉとを演算し、演算実行
された結果のデータＷｉが再びメモリセルアレイ１〜４
に書込まれる。
れ、この入力データＤｉは、制御入力端子に入力された
ＲＡＳ、ＣＡＳ、ＷＢ／ＷＥ、ＤＴｌｏＥのタイミング
で入力バッファ１２にラッチされ、ラッチされた入力デ
ータＤｉは演算ブロック８に与えられる。演算ブロック
８はＣＭＤバッファ１０にラッチされている演算コマン
ドＣＭＤにより、続出データＭｉと入力バッファ１２に
ラッチされている入力データＤｉとを演算し、演算実行
された結果のデータＷｉが再びメモリセルアレイ１〜４
に書込まれる。
なお、データＷｉは出力バッファ１１を介してデータ入
出力端子ＤＯ２〜ＤＯ４に出力することもできる。
出力端子ＤＯ２〜ＤＯ４に出力することもできる。
第１２図は第１１図における演算実行ブロックによる演
算処理の概要を説明するための図であり、第１３図は演
算実行ブロックで実行される演算内容を表で表わした図
であり、第１４図は従来の半導体記憶装置の演算処理サ
イクルを示すタイミング図である。
算処理の概要を説明するための図であり、第１３図は演
算実行ブロックで実行される演算内容を表で表わした図
であり、第１４図は従来の半導体記憶装置の演算処理サ
イクルを示すタイミング図である。
次に、第１１図〜第１４図を参照して、従来の半導体記
憶装置の動作について説明する。第１４図に示すように
、前半の演算コマンドセットサイクルにおいて、演算コ
マンドＣＭＤがアドレスバッファ９にラッチされ、後半
の演算実行サイクルにおいて、ラッチされた演算コマン
ドＣＭＤに従って演算処理され、その結果データＷｉが
メモリセルアレイ１〜４に書込まれる。すなわち、行ア
ドレスストローブ信号ＲＡＳが＠ｌ Ｌ ＩＩ レベル
となり、列アドレスストローブ信号ＣＡＳが“Ｌ”レベ
ルとなり、出力イネーブル信号ＤＴ１０Ｅが“Ｈ”レベ
ルとなり、書込イネーブル信号ＷＢ／■が“Ｌ”レベル
になり、アドレス入力端千人〇−Ａａに演算コマンドＣ
ＭＤが与えられると、演算コマンドＣＭＤはアドレスバ
ッファ９を介してＣＭＤバッファ１０にラッチされる。
憶装置の動作について説明する。第１４図に示すように
、前半の演算コマンドセットサイクルにおいて、演算コ
マンドＣＭＤがアドレスバッファ９にラッチされ、後半
の演算実行サイクルにおいて、ラッチされた演算コマン
ドＣＭＤに従って演算処理され、その結果データＷｉが
メモリセルアレイ１〜４に書込まれる。すなわち、行ア
ドレスストローブ信号ＲＡＳが＠ｌ Ｌ ＩＩ レベル
となり、列アドレスストローブ信号ＣＡＳが“Ｌ”レベ
ルとなり、出力イネーブル信号ＤＴ１０Ｅが“Ｈ”レベ
ルとなり、書込イネーブル信号ＷＢ／■が“Ｌ”レベル
になり、アドレス入力端千人〇−Ａａに演算コマンドＣ
ＭＤが与えられると、演算コマンドＣＭＤはアドレスバ
ッファ９を介してＣＭＤバッファ１０にラッチされる。
このとき、データ入出力端子ＤＯ７〜Ｄ Ｏ４には書込
マスクデータが与えられる。
マスクデータが与えられる。
演算コマンドがＣＭＤバッファ１０にラッチされた後、
第１４図に示す後半の演算サイクルに進み、演算が実行
される。すなわち、行アドレスストローブ信号ＲＡＳお
よび列アドレスストローブ信号ＣＡＳによってメモリセ
ルアレイ１〜４の所定のアドレスが指定されて読出デー
タＭｉが演算ブロック８に与えられるとともに、書込イ
ネーブル信号ＷＢ／ＷＥが“Ｌ″レベルなってデータ入
出力端子ＤＯ２〜ＤＯ４に入力された入力データＤｉが
入力バッファ１２にラッチされて演算ブロック８に与え
られ、演算コマンドＣＭＤに従って演算が実行される。
第１４図に示す後半の演算サイクルに進み、演算が実行
される。すなわち、行アドレスストローブ信号ＲＡＳお
よび列アドレスストローブ信号ＣＡＳによってメモリセ
ルアレイ１〜４の所定のアドレスが指定されて読出デー
タＭｉが演算ブロック８に与えられるとともに、書込イ
ネーブル信号ＷＢ／ＷＥが“Ｌ″レベルなってデータ入
出力端子ＤＯ２〜ＤＯ４に入力された入力データＤｉが
入力バッファ１２にラッチされて演算ブロック８に与え
られ、演算コマンドＣＭＤに従って演算が実行される。
演算コマンドＣＭＤは第１３図に示すように、４ビツト
（Ａｏ＝Ａ３）からなり、この４ビツトが“０″か“１
″であるかによって、続出データＭｉと入力データＤｉ
とのＡＮＤ、ＯＲなどの演算が実行される。
（Ａｏ＝Ａ３）からなり、この４ビツトが“０″か“１
″であるかによって、続出データＭｉと入力データＤｉ
とのＡＮＤ、ＯＲなどの演算が実行される。
［発明が解決しようとする課題］
上述のごと〈従来の半導体メモリ装置は、前半の演算コ
マンドセットサイクルにおいて演算コマンドＣＭＤがＣ
ＭＤバッファ１０にラッチされ、後半の演算実行サイク
ルにおいて演算ブロック８が演算コマンドＣＭＤに従っ
て入力データＤｉと読出データＭｉとの演算を実行する
ようにしているため、１つのサイクルで演算コマンドＣ
ＭＤのセットと演算コマンドＣＭＤの実行とをすること
ができず、処理時間が長くなってしまうという欠点があ
った。
マンドセットサイクルにおいて演算コマンドＣＭＤがＣ
ＭＤバッファ１０にラッチされ、後半の演算実行サイク
ルにおいて演算ブロック８が演算コマンドＣＭＤに従っ
て入力データＤｉと読出データＭｉとの演算を実行する
ようにしているため、１つのサイクルで演算コマンドＣ
ＭＤのセットと演算コマンドＣＭＤの実行とをすること
ができず、処理時間が長くなってしまうという欠点があ
った。
それゆえに、この発明の主たる目的は、１つのサイクル
で演算コマンドのセットと実行とをできるようにした半
導体記憶装置を提供することである。
で演算コマンドのセットと実行とをできるようにした半
導体記憶装置を提供することである。
［課題を解決するための手段］
この発明は半導体記憶装置であって、複数の半導体記憶
素子と、アドレス信号が入力されるアドレス信号入力端
子と、書込データと演算コマンドデータとが入力される
とともに、半導体記憶素子から読出されたデータが出力
されるデータ入出力端子と、第１および第２の制御信号
が入力される第１および第２の制御入力端子と、演算コ
マンドデータを一時記憶する一時記憶手段とを備え、第
１の制御信号入力端子に入力された第１の制御信号のレ
ベルの変化に応じてデータ入出力端子に入力された演算
コマンドデータを一時記憶手段に一時記憶させ、第２の
制御信号入力端子に入力された第２の制御信号のレベル
の変化に応じて一時記憶手段に記憶されている演算コマ
ンドデータに従ってデータ入出力端子に入力されたデー
タと半導体記憶素子から読出されるデータとを演算する
ように構成したものである。
素子と、アドレス信号が入力されるアドレス信号入力端
子と、書込データと演算コマンドデータとが入力される
とともに、半導体記憶素子から読出されたデータが出力
されるデータ入出力端子と、第１および第２の制御信号
が入力される第１および第２の制御入力端子と、演算コ
マンドデータを一時記憶する一時記憶手段とを備え、第
１の制御信号入力端子に入力された第１の制御信号のレ
ベルの変化に応じてデータ入出力端子に入力された演算
コマンドデータを一時記憶手段に一時記憶させ、第２の
制御信号入力端子に入力された第２の制御信号のレベル
の変化に応じて一時記憶手段に記憶されている演算コマ
ンドデータに従ってデータ入出力端子に入力されたデー
タと半導体記憶素子から読出されるデータとを演算する
ように構成したものである。
［作用］
この発明に係る半導体記憶装置は、第１の制御信号のレ
ベルの変化に応じて演算コマンドデータを一時記憶し、
第２の制御信号のレベルの変化に応じてデータの演算を
実行することにより、１つのサイクルで演算コマンドデ
ータのセットと演算処理とを実行することができる。
ベルの変化に応じて演算コマンドデータを一時記憶し、
第２の制御信号のレベルの変化に応じてデータの演算を
実行することにより、１つのサイクルで演算コマンドデ
ータのセットと演算処理とを実行することができる。
［発明の実施例］
第１図はこの発明の一実施例の概略ブロック図である。
この第１図に示した半導体記憶装置は、以下の点を除い
て前述の第１１図と同様にして構成される。すなわち、
前述の第１１図に示した従来の半導体記憶装置では、ア
ドレス信号入力端子Ａ０〜Ａ♂に演算コマンドＣＭＤを
入力するようにしたが、この第１図に示した実施例では
、データ入出力端子ＤＯ７〜Ｄ０４に演算コマンドＣＭ
Ｄが与えられ、演算コマンドＣＭＤは入力バッファ１２
を介してＣＭＤバッファ１０にラッチされる。
て前述の第１１図と同様にして構成される。すなわち、
前述の第１１図に示した従来の半導体記憶装置では、ア
ドレス信号入力端子Ａ０〜Ａ♂に演算コマンドＣＭＤを
入力するようにしたが、この第１図に示した実施例では
、データ入出力端子ＤＯ７〜Ｄ０４に演算コマンドＣＭ
Ｄが与えられ、演算コマンドＣＭＤは入力バッファ１２
を介してＣＭＤバッファ１０にラッチされる。
第２図は第１図に示したメモリセルアレイ周辺部の電気
回路図である。第２図を参照して、第１図に示したアド
レスバッファ９から出力される列アドレス信号Ｖｏ＝’
ｌａとＣＡ７とが与えられるゲート回路６１と、このゲ
ート回路６１の出力とＣＡ ｏが与えられるゲート回路
６２とを含む。
回路図である。第２図を参照して、第１図に示したアド
レスバッファ９から出力される列アドレス信号Ｖｏ＝’
ｌａとＣＡ７とが与えられるゲート回路６１と、このゲ
ート回路６１の出力とＣＡ ｏが与えられるゲート回路
６２とを含む。
Ｉ１０ゲート回路７は、ゲート回路６２の出力をそれぞ
れのゲートに受けるＭＯＳトランジスタ７１．７２を含
む。ＭＯＳ）ランジスタフ１のドレインはＩ１０線に接
続され、ソースはメモリセルアレイ１のセンスアンプ１
１に接続される。ＭＯＳトランジスタ７２のドレインは
Ｉ１０線に接続され、ソースはセンスアンプ１１に接続
される。
れのゲートに受けるＭＯＳトランジスタ７１．７２を含
む。ＭＯＳ）ランジスタフ１のドレインはＩ１０線に接
続され、ソースはメモリセルアレイ１のセンスアンプ１
１に接続される。ＭＯＳトランジスタ７２のドレインは
Ｉ１０線に接続され、ソースはセンスアンプ１１に接続
される。
センスアンプ１１にはビット線ＢＬ、ＢＬが接続され、
ビット線ＢＬと行アドレス信号Ｘｏとの間にはメモリト
ランジスタ１２が接続され、ビット線ＢＬと行アドレス
信号Ｘ１との間にはメモリトランジスタ１５が接続され
る。メモリトランジスタ１２と１５のそれぞれのソース
および電源■ｃＰとの間にはコンデンサ１３．１４が接
続され、それぞれ１トランジスタ、１キヤパシタのダイ
ナミックＲＡＭを構成している。ビット線ＢＬ、ＢＬの
間にはＭＯＳトランジスタ１６のドレインとソースが接
続され、ゲートにはタロツク信号θ。
ビット線ＢＬと行アドレス信号Ｘｏとの間にはメモリト
ランジスタ１２が接続され、ビット線ＢＬと行アドレス
信号Ｘ１との間にはメモリトランジスタ１５が接続され
る。メモリトランジスタ１２と１５のそれぞれのソース
および電源■ｃＰとの間にはコンデンサ１３．１４が接
続され、それぞれ１トランジスタ、１キヤパシタのダイ
ナミックＲＡＭを構成している。ビット線ＢＬ、ＢＬの
間にはＭＯＳトランジスタ１６のドレインとソースが接
続され、ゲートにはタロツク信号θ。
０が与えられる。さらにビット線ＢＬには、Ｍ。
Ｓトランジスタ１７を介してビット線電圧ｖＢＬが与え
られる。
られる。
第３図は第１図に示した演算ブロックの具体的な電気回
路図であり、第４図は第３図に示した演算ブロックに含
まれるファンクションブロックを示す図であり、第５図
は第４図に示したファンクションブロックで演算される
命令語の例を示す図である。
路図であり、第４図は第３図に示した演算ブロックに含
まれるファンクションブロックを示す図であり、第５図
は第４図に示したファンクションブロックで演算される
命令語の例を示す図である。
第３図を参照して、演算ブロック８はプリアンプ１４と
書込ドライバ１５と演算処理ブロック１６とから構成さ
れる。プリアンプ１４はＩ１０ゲート７から読出された
データＩ１０とＩｌｏとの差を増幅するものであり、カ
レントミラー回路を２段重ねたアンプ１４１を含む。こ
のアンプ１４１はクロック信号θＰＡＥが入力されると
、データＩ１０とＩｌｏとの差を増幅してラッチする。
書込ドライバ１５と演算処理ブロック１６とから構成さ
れる。プリアンプ１４はＩ１０ゲート７から読出された
データＩ１０とＩｌｏとの差を増幅するものであり、カ
レントミラー回路を２段重ねたアンプ１４１を含む。こ
のアンプ１４１はクロック信号θＰＡＥが入力されると
、データＩ１０とＩｌｏとの差を増幅してラッチする。
クロック信号φＰＡ０はクロックドインバータ１４２を
介して演算処理ブロック１６に与えられる。
介して演算処理ブロック１６に与えられる。
演算処理ブロック１６は第４図に示すようなファンクシ
ョンブロック１６１を含み、コマンド人力ＦＯ，Ｆ１．
Ｆ２．Ｆ３に命令コマンドＣＭＤ。、ＣＭＤＩ 、ＣＭ
Ｄ２．ＣＭＤ３がインバータ１６２〜１６５で反転され
て入力され、第５図に示すような１６種類の命令の実行
が可能にされる。
ョンブロック１６１を含み、コマンド人力ＦＯ，Ｆ１．
Ｆ２．Ｆ３に命令コマンドＣＭＤ。、ＣＭＤＩ 、ＣＭ
Ｄ２．ＣＭＤ３がインバータ１６２〜１６５で反転され
て入力され、第５図に示すような１６種類の命令の実行
が可能にされる。
さらに、ファンクションブロック１６１には、読出デー
タＲＤｉが入力端Ｍｉに入力されるとともに、インバー
タ１６６で反転されて入力端Ｍｉに入力され、書込デー
タＷＤｉが入力端Ｄｉに入力されるとともに、インバー
タ１６７で反転されて入力端Ｄｉに入力される。ファン
クションブロック１６１のノードＡをプリチャージする
ために、クロック信号φＲＯＰがファンクションブロッ
ク１６１に与えられ、ファンクションブロック１６１か
らＮＡＮＤゲート１６９に流れる貫通電流が少なくなる
ようにされている。
タＲＤｉが入力端Ｍｉに入力されるとともに、インバー
タ１６６で反転されて入力端Ｍｉに入力され、書込デー
タＷＤｉが入力端Ｄｉに入力されるとともに、インバー
タ１６７で反転されて入力端Ｄｉに入力される。ファン
クションブロック１６１のノードＡをプリチャージする
ために、クロック信号φＲＯＰがファンクションブロッ
ク１６１に与えられ、ファンクションブロック１６１か
らＮＡＮＤゲート１６９に流れる貫通電流が少なくなる
ようにされている。
ファンクションブロック１６１で実行された実行データ
はノードＡからＮＡＮＤゲート１６９の一方入力端に与
えられ、ＮＡＮＤゲート１６９の出力はＮＯＲゲート１
７３の一方入力端に与えられるとともに、インバータ１
７１で反転されてＮＯＲゲート１７２の一方入力端に与
えられる。ＮＯＲゲー）１７２，１７３の他方入力端に
は書込クロック信号φＷが与えられる。ＮＯＲゲート１
７２．１７３の出力は書込ドライバ１５に与えられる。
はノードＡからＮＡＮＤゲート１６９の一方入力端に与
えられ、ＮＡＮＤゲート１６９の出力はＮＯＲゲート１
７３の一方入力端に与えられるとともに、インバータ１
７１で反転されてＮＯＲゲート１７２の一方入力端に与
えられる。ＮＯＲゲー）１７２，１７３の他方入力端に
は書込クロック信号φＷが与えられる。ＮＯＲゲート１
７２．１７３の出力は書込ドライバ１５に与えられる。
書込ドライバ１５は演算結果をドライブしてＩ１０ゲー
ト７に出力する。
ト７に出力する。
第６図は第１図に示した入力バッファとコマンドバッフ
ァと出力バッファの具体的なブロック図である。第６図
を参照して、入力バッファ１２はＮＯＲゲート１２１と
クロックトライバ１２２とラッチ１２３とインバータ１
２４とを含む。Ｎ。
ァと出力バッファの具体的なブロック図である。第６図
を参照して、入力バッファ１２はＮＯＲゲート１２１と
クロックトライバ１２２とラッチ１２３とインバータ１
２４とを含む。Ｎ。
Ｒゲート１２１の一方入力端にはデータ入出力端子ＤＯ
ｉ （ｉ＝ｌ〜４）に入力された入力データが与えられ
、他方入力端にはクロック信号φｉτ丁が与えられる。
ｉ （ｉ＝ｌ〜４）に入力された入力データが与えられ
、他方入力端にはクロック信号φｉτ丁が与えられる。
ＮＯＲゲート１２１はクロック信号φＲＡＳに同期して
入力データをクロックトライバ１２２に与える。クロッ
クトライバ１２２はクロック信号φＤＩＬに同期して入
力データをラッチ１２３にラッチさせる。ラッチ１２３
の出力はインバータ１２４によって反転されて、第３図
に示した演算処理ブロック１６に書込データとして与え
られる。
入力データをクロックトライバ１２２に与える。クロッ
クトライバ１２２はクロック信号φＤＩＬに同期して入
力データをラッチ１２３にラッチさせる。ラッチ１２３
の出力はインバータ１２４によって反転されて、第３図
に示した演算処理ブロック１６に書込データとして与え
られる。
コマンドバッファ１０は大力バッファ１２と同様にして
ＮＯＲゲート１０１とクロックトライバ１０２とラッチ
１０３とインバータ１０４とを含み、データ入出力端子
Ｄｏｔに入力された演算コマンドＣＭＤを前述の第３図
に示した演算ブロック１６に与える。
ＮＯＲゲート１０１とクロックトライバ１０２とラッチ
１０３とインバータ１０４とを含み、データ入出力端子
Ｄｏｔに入力された演算コマンドＣＭＤを前述の第３図
に示した演算ブロック１６に与える。
出力バッファ１１はＮＡＮＤゲート１１１とインバータ
１１２．１１３と出力ドライバ１１４とを含む。ＮＡＮ
Ｄゲート１１１の一方入力端には第３図に示したプリア
ンプ１４から出力された続出データＲＤｉが与えられ、
他方入力端にはクロック信号φｏＥが与えられる。ＮＡ
ＮＤゲート１１１はクロック信号φ。。に同期して続出
データＲＤｉをインバータ１１２．１１３および出力ド
ライバ１１４を介してデータ入出力端子ＤＯｉに出力す
る。
１１２．１１３と出力ドライバ１１４とを含む。ＮＡＮ
Ｄゲート１１１の一方入力端には第３図に示したプリア
ンプ１４から出力された続出データＲＤｉが与えられ、
他方入力端にはクロック信号φｏＥが与えられる。ＮＡ
ＮＤゲート１１１はクロック信号φ。。に同期して続出
データＲＤｉをインバータ１１２．１１３および出力ド
ライバ１１４を介してデータ入出力端子ＤＯｉに出力す
る。
第７図および第８図はこの発明の一実施例による演算実
行サイクルを示す図であり、特に、第７図はＣＡＳ信号
が立下った後にＷＢ／ＷＥがセットされる場合を示し、
第８図はＣＡＳ信号が立下る前にＷＢ／ＷＥがセットさ
れる場合を示す。第９図は第１図に示したメモリセルア
レイとしてスタティックＲＡＭを用いた場合の演算実行
サイクルを示す図であり、第１０図は各クロック信号の
タイミング図である。
行サイクルを示す図であり、特に、第７図はＣＡＳ信号
が立下った後にＷＢ／ＷＥがセットされる場合を示し、
第８図はＣＡＳ信号が立下る前にＷＢ／ＷＥがセットさ
れる場合を示す。第９図は第１図に示したメモリセルア
レイとしてスタティックＲＡＭを用いた場合の演算実行
サイクルを示す図であり、第１０図は各クロック信号の
タイミング図である。
次に、第１図ないし第１０図を参照して、この発明の一
実施例のより具体的な動作について説明する。第７図（
ａ）に示すように、行アドレスストローブ信号ＲＡＳが
“Ｌルベルに立下り、第７図（ｂ）に示すように、列ア
ドレスストローブ信号ＣＡＳが“Ｈルーベルになり、第
７図（Ｃ）に示すように出力イネーブル信号Ｄ Ｔ１０
Ｅが“Ｈ”レベルになり、第７図（ｄ）に示すように
、書込イネーブル信号ＷＢ／ＷＥが“Ｌ”レベルのとき
演算サイクルとなる。第７図（ｅ）に示すようにアドレ
ス信号がアドレスバッファ９にラッチされ、カラムデコ
ーダ６によってメモリセルアレイ１〜４の行アドレスが
指定されるとともに、第７図（ｆ）に示すようにデータ
入出力端子ＤＯ。
実施例のより具体的な動作について説明する。第７図（
ａ）に示すように、行アドレスストローブ信号ＲＡＳが
“Ｌルベルに立下り、第７図（ｂ）に示すように、列ア
ドレスストローブ信号ＣＡＳが“Ｈルーベルになり、第
７図（Ｃ）に示すように出力イネーブル信号Ｄ Ｔ１０
Ｅが“Ｈ”レベルになり、第７図（ｄ）に示すように
、書込イネーブル信号ＷＢ／ＷＥが“Ｌ”レベルのとき
演算サイクルとなる。第７図（ｅ）に示すようにアドレ
ス信号がアドレスバッファ９にラッチされ、カラムデコ
ーダ６によってメモリセルアレイ１〜４の行アドレスが
指定されるとともに、第７図（ｆ）に示すようにデータ
入出力端子ＤＯ。
〜ＤＯ４に入力された演算コマンドＣＭＤがＣＭＤバッ
ファ１０にラッチされる。
ファ１０にラッチされる。
すなわち、第１０図（ａ）に示すように、行アドレスス
トローブ信号ＲＡＳが“Ｌ′″レベルに立下ると、クロ
ック信号φＲＡＳが第１０図（ｄ）に示すように“Ｌ”
レベルに立下るので、第６図に示したＮＯＲゲート１０
１が演算コマンドＣＭＤをクロックトライバ１０２に与
える。第１０図（ｅ）に示すように、クロック信号φＲ
ＡＬが″Ｈ″レベルに立上るタイミングで演算コマンド
ＣＭＤがラッチ１０３にラッチされ、インバータ１０４
によって反転される。さらに演算コマンドＣＭＤは第３
図に示すインバータ１６２〜１６５で反転されてファン
クションブロック１６１に与えられる。第１０図（ｆ）
に示すようにクロック信号φ□。２が“Ｈ” レベルに
なると、ファンクションブロック１６１のノードＡがプ
リチャージされる。
トローブ信号ＲＡＳが“Ｌ′″レベルに立下ると、クロ
ック信号φＲＡＳが第１０図（ｄ）に示すように“Ｌ”
レベルに立下るので、第６図に示したＮＯＲゲート１０
１が演算コマンドＣＭＤをクロックトライバ１０２に与
える。第１０図（ｅ）に示すように、クロック信号φＲ
ＡＬが″Ｈ″レベルに立上るタイミングで演算コマンド
ＣＭＤがラッチ１０３にラッチされ、インバータ１０４
によって反転される。さらに演算コマンドＣＭＤは第３
図に示すインバータ１６２〜１６５で反転されてファン
クションブロック１６１に与えられる。第１０図（ｆ）
に示すようにクロック信号φ□。２が“Ｈ” レベルに
なると、ファンクションブロック１６１のノードＡがプ
リチャージされる。
さらに、第７図（ｂ）、第１０図（ｃ）に示すように列
アドレスストローブ信号ＣＡＳが“Ｌ″レベルなると、
アドレスバッファ９にラッチされている列アドレス信号
Ｙがロウデコーダ５に与えられ、メモリセルアレイ、１
〜４から指定されたアドレスのデータが読出され、Ｉ１
０ゲート７を介して演算ブロック８に与えられる。第１
０図（ｇ）に示すように、クロック信号φＰＡＥが“Ｈ
”レベルに立上ると、第３図に示したプリアンプ１４１
が駆動され、データＩ１０とＩｌｏとの差が増幅され、
クロックドインバータ１４２を介して演算ブロック１６
に与えられる。さらに、第７図（ｄ）に示すように書込
イネーブル信号ＷＢ／ＷＥが“Ｌ”レベルになると、第
１０図（ｍ）に示すようにクロック信号φＤＩＬが“Ｈ
” レベルになる。このとき、クロック信号φＲＡＳは
第１０図（ｄ）に示すように“Ｌ” レベルになってい
るので、第６図に示したＮＯＲゲート１２１が開かれ、
データ入出力端子ＤＯ，〜Ｄｏ４に入力されている書込
データがクロックトライバ１２２に与えられる。クロッ
ク信号φＤＩＬが“Ｈ”レベルになると、書込データが
ラッチ１２３にラッチされ、インバータ１２４を介して
第３図に示した演算ブロック１６に与えられる。演算ブ
ロック１６には既に演算コマンドＣＭＤと読出データＲ
Ｄｉが与えられているので、演算コマンドＣＭＤに従っ
た演算が実行される。
アドレスストローブ信号ＣＡＳが“Ｌ″レベルなると、
アドレスバッファ９にラッチされている列アドレス信号
Ｙがロウデコーダ５に与えられ、メモリセルアレイ、１
〜４から指定されたアドレスのデータが読出され、Ｉ１
０ゲート７を介して演算ブロック８に与えられる。第１
０図（ｇ）に示すように、クロック信号φＰＡＥが“Ｈ
”レベルに立上ると、第３図に示したプリアンプ１４１
が駆動され、データＩ１０とＩｌｏとの差が増幅され、
クロックドインバータ１４２を介して演算ブロック１６
に与えられる。さらに、第７図（ｄ）に示すように書込
イネーブル信号ＷＢ／ＷＥが“Ｌ”レベルになると、第
１０図（ｍ）に示すようにクロック信号φＤＩＬが“Ｈ
” レベルになる。このとき、クロック信号φＲＡＳは
第１０図（ｄ）に示すように“Ｌ” レベルになってい
るので、第６図に示したＮＯＲゲート１２１が開かれ、
データ入出力端子ＤＯ，〜Ｄｏ４に入力されている書込
データがクロックトライバ１２２に与えられる。クロッ
ク信号φＤＩＬが“Ｈ”レベルになると、書込データが
ラッチ１２３にラッチされ、インバータ１２４を介して
第３図に示した演算ブロック１６に与えられる。演算ブ
ロック１６には既に演算コマンドＣＭＤと読出データＲ
Ｄｉが与えられているので、演算コマンドＣＭＤに従っ
た演算が実行される。
実行結果のデータはファンクションブロック１６１のノ
ードＡからＮＡＮＤゲート１６９およびインバータ１７
１を介してＮＯＲゲー） １７２゜１７３に与えられる
。そして、第１０図（ｈ）に示すように、クロック信号
φＴが“Ｌ”レベルになると、演算結果のデータがＮＯ
Ｒゲート１７２゜１７３を介して書込ドライバ１５に与
えられ、Ｉ１０ゲート７を介してメモリセルアレイ１〜
４に与えられる。そして、演算結果データがメモリセル
アレイの所定のアドレスに書込まれる。
ードＡからＮＡＮＤゲート１６９およびインバータ１７
１を介してＮＯＲゲー） １７２゜１７３に与えられる
。そして、第１０図（ｈ）に示すように、クロック信号
φＴが“Ｌ”レベルになると、演算結果のデータがＮＯ
Ｒゲート１７２゜１７３を介して書込ドライバ１５に与
えられ、Ｉ１０ゲート７を介してメモリセルアレイ１〜
４に与えられる。そして、演算結果データがメモリセル
アレイの所定のアドレスに書込まれる。
なお、上述の第７図に示した例では、列アドレスストロ
ーブ信号ＣＡＳの立下りで列アドレス信号Ｙをアドレス
バッファ９にラッチさせるとともに、メモリセルアレイ
１〜４からのデータの続出を行ない、書込イネーブル信
号ＷＢ／ＷＥの立下りで書込データを入力バッファ１２
にラッチさせるとともに、演算データの処理および書込
を行なうようにした。しかしながら、第８図に示すよう
に、列アドレスストローブ信号ＣＡＳの立下りで列アド
レス信号Ｙをアドレスバッファ９にラッチさせるととも
に、メモリセルアレイ１〜４からデータを読出すととも
に、書込データを入力バッファ１２にラッチさせ、内部
タイミングジェネレータの信号で演算データの処理、書
込を行なうようにしてもよい。
ーブ信号ＣＡＳの立下りで列アドレス信号Ｙをアドレス
バッファ９にラッチさせるとともに、メモリセルアレイ
１〜４からのデータの続出を行ない、書込イネーブル信
号ＷＢ／ＷＥの立下りで書込データを入力バッファ１２
にラッチさせるとともに、演算データの処理および書込
を行なうようにした。しかしながら、第８図に示すよう
に、列アドレスストローブ信号ＣＡＳの立下りで列アド
レス信号Ｙをアドレスバッファ９にラッチさせるととも
に、メモリセルアレイ１〜４からデータを読出すととも
に、書込データを入力バッファ１２にラッチさせ、内部
タイミングジェネレータの信号で演算データの処理、書
込を行なうようにしてもよい。
さらに、上述の実施例では、第１の信号の変化する点と
して行アドレスストローブ信号ＲＡＳを用い、第２の信
号の変化する点として列アドレスストローブ信号ＣＡＳ
を用いたが、たとえばスタティックＲＡＭを用いた場合
には、第９図に示すように、アドレス信号の変化を第１
の信号の変化点とし、外部書込信号Ｗの立上りを第２の
信号の変化点としても同様の効果を得ることができる。
して行アドレスストローブ信号ＲＡＳを用い、第２の信
号の変化する点として列アドレスストローブ信号ＣＡＳ
を用いたが、たとえばスタティックＲＡＭを用いた場合
には、第９図に示すように、アドレス信号の変化を第１
の信号の変化点とし、外部書込信号Ｗの立上りを第２の
信号の変化点としても同様の効果を得ることができる。
［発明の効果］
以上のように、この発明によれば、第１の制御信号入力
端子に入力された第１の制御信号のレベルの変化に応じ
てデータ入力端子に入力された演算コマンドデータを一
時記憶させ、第２の制御信号入力端子に入力された第２
の制御信号のレベルの変化に応じて、演算コマンドデー
タに従ってデータ入力端子に入力されたデータと半導体
記憶素子から読出されたデータとを演算するようにした
ので、１サイクルで演算コマンドデータのセットと演算
処理とを実行でき、高速なデータ処理をすることが可能
となる。
端子に入力された第１の制御信号のレベルの変化に応じ
てデータ入力端子に入力された演算コマンドデータを一
時記憶させ、第２の制御信号入力端子に入力された第２
の制御信号のレベルの変化に応じて、演算コマンドデー
タに従ってデータ入力端子に入力されたデータと半導体
記憶素子から読出されたデータとを演算するようにした
ので、１サイクルで演算コマンドデータのセットと演算
処理とを実行でき、高速なデータ処理をすることが可能
となる。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は第１図に示したメモリセル周辺部の電気回路図
である。第３図は第１図に示した演算ブロックの具体的
な電気回路図である。第４図は第３図に示した演算ブロ
ックに含まれるファンクションブロックを示す図である
。第５図は第４図に示したファンクションブロックで演
算処理するための命令語の例を示す図である。第６図は
第１図に示した入力バッファ、とコマンドバッファと出
力バッファの具体的なブロック図である。第７図および
第８図はこの発明の一実施例による演算実行サイクルを
示す図であり、特に、第７図は列アドレスストローブ信
号ＣＡＳが立下った後に書込イネーブル信号ＷＢ／ＷＥ
がセットされる場合を示し、第８図は列アドレスストロ
ーブ信号ＣＡＳが立下る前に書込イネーブルＷＢ／ＷＥ
がセットされる場合を示す。第９図は第１図に示したメ
モリセルアレイとしてスタティックＲＡＭを用いた場合
の演算実行サイクルを示す図である。第１０図は内部ク
ロック信号のタイミング図である。 第１１図は従来の半導体記憶装置の概略ブロック図であ
る。第１２図は第１１図における演算ブロックにおける
演算処理の概要を説明するための図である。第１３図は
演算ブロックで実行される演算内容を表に表わした図で
ある。第１４図は従来の半導体記憶装置の演算処理サイ
クルを示すタイミング図である。 図において、１〜４はメモリセルアレイ、５はロウデコ
ーダ、６はカラムデコーダ、７はＩ１０ゲート、８は演
算ブロック、９はアドレスバッファ、１０はコマンドバ
ッファ、１１は出力バッフ７．１２は入力バッファ、１
３はタイミングジェネレータを示す。 第１図 １デ Σ ５ δ 第 図 第 図 第 図 二〇＋３ 第 図 第 図 （ｄ） Ｅ ＋＋９ｈ 第 図 第 図 第１３ 図
である。第３図は第１図に示した演算ブロックの具体的
な電気回路図である。第４図は第３図に示した演算ブロ
ックに含まれるファンクションブロックを示す図である
。第５図は第４図に示したファンクションブロックで演
算処理するための命令語の例を示す図である。第６図は
第１図に示した入力バッファ、とコマンドバッファと出
力バッファの具体的なブロック図である。第７図および
第８図はこの発明の一実施例による演算実行サイクルを
示す図であり、特に、第７図は列アドレスストローブ信
号ＣＡＳが立下った後に書込イネーブル信号ＷＢ／ＷＥ
がセットされる場合を示し、第８図は列アドレスストロ
ーブ信号ＣＡＳが立下る前に書込イネーブルＷＢ／ＷＥ
がセットされる場合を示す。第９図は第１図に示したメ
モリセルアレイとしてスタティックＲＡＭを用いた場合
の演算実行サイクルを示す図である。第１０図は内部ク
ロック信号のタイミング図である。 第１１図は従来の半導体記憶装置の概略ブロック図であ
る。第１２図は第１１図における演算ブロックにおける
演算処理の概要を説明するための図である。第１３図は
演算ブロックで実行される演算内容を表に表わした図で
ある。第１４図は従来の半導体記憶装置の演算処理サイ
クルを示すタイミング図である。 図において、１〜４はメモリセルアレイ、５はロウデコ
ーダ、６はカラムデコーダ、７はＩ１０ゲート、８は演
算ブロック、９はアドレスバッファ、１０はコマンドバ
ッファ、１１は出力バッフ７．１２は入力バッファ、１
３はタイミングジェネレータを示す。 第１図 １デ Σ ５ δ 第 図 第 図 第 図 二〇＋３ 第 図 第 図 （ｄ） Ｅ ＋＋９ｈ 第 図 第 図 第１３ 図
Claims (1)
- 【特許請求の範囲】 複数の半導体記憶素子、 前記複数の半導体記憶素子のアドレスを指定するための
アドレス信号が入力されるアドレス信号入力端子、 前記複数の半導体記憶素子に記憶するための書込データ
と演算コマンドデータとが入力されかつ前記複数の半導
体記憶素子から読出されたデータが出力されるデータ入
出力端子、 前記複数の半導体記憶素子のデータを書込みまたは読出
すための第１および第２の制御信号が入力される第１お
よび第２の制御信号入力端子、前記データ入出力端子に
入力された演算コマンドデータを一時記憶する一時記憶
手段、および前記第１の制御信号入力端子に入力された
第１の制御信号のレベルの変化に応じて、前記データ入
出力端子に入力された演算コマンドデータを前記一時記
憶手段に一時記憶させ、前記第２の制御信号入力端子に
入力された第２の制御信号のレベルの変化に応じて、前
記一時記憶手段に記憶されている演算コマンドデータに
従って前記データ入出力端子に入力されたデータと前記
複数の半導体記憶素子から読出されたデータとを演算す
る演算実行手段を備えた、半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165214A JPH0457284A (ja) | 1990-06-21 | 1990-06-21 | 半導体記憶装置 |
| US07/717,405 US5579506A (en) | 1990-06-21 | 1991-06-17 | Semiconductor memory device having means for temporarily storing operation command data |
| DE4120290A DE4120290C2 (de) | 1990-06-21 | 1991-06-19 | Halbleiterspeichervorrichtung und Verfahren zum Betreiben derselben |
| KR1019910010341A KR960006877B1 (ko) | 1990-06-21 | 1991-06-21 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165214A JPH0457284A (ja) | 1990-06-21 | 1990-06-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0457284A true JPH0457284A (ja) | 1992-02-25 |
Family
ID=15808018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165214A Pending JPH0457284A (ja) | 1990-06-21 | 1990-06-21 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5579506A (ja) |
| JP (1) | JPH0457284A (ja) |
| KR (1) | KR960006877B1 (ja) |
| DE (1) | DE4120290C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072928A (ja) * | 2005-09-09 | 2007-03-22 | Fujitsu Ltd | 半導体記憶装置及びそれを用いた半導体集積回路システム並びに半導体記憶装置の制御方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3192081B2 (ja) * | 1996-02-28 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| KR100624960B1 (ko) * | 2004-10-05 | 2006-09-15 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4425616A (en) * | 1979-11-06 | 1984-01-10 | Frederick Electronic Corporation | High-speed time share processor |
| US4392200A (en) * | 1980-01-28 | 1983-07-05 | Digital Equipment Corporation | Cached multiprocessor system with pipeline timing |
| US4488258A (en) * | 1982-09-20 | 1984-12-11 | Allen-Bradley | Programmable controller with control program comments |
| CA1257400A (en) * | 1985-05-21 | 1989-07-11 | Akihiro Sera | Input/output control system |
| JPH0816882B2 (ja) * | 1985-06-17 | 1996-02-21 | 株式会社日立製作所 | 半導体記憶装置 |
| US4805137A (en) * | 1987-01-08 | 1989-02-14 | United Technologies Corporation | Bus controller command block processing system |
-
1990
- 1990-06-21 JP JP2165214A patent/JPH0457284A/ja active Pending
-
1991
- 1991-06-17 US US07/717,405 patent/US5579506A/en not_active Expired - Fee Related
- 1991-06-19 DE DE4120290A patent/DE4120290C2/de not_active Expired - Fee Related
- 1991-06-21 KR KR1019910010341A patent/KR960006877B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072928A (ja) * | 2005-09-09 | 2007-03-22 | Fujitsu Ltd | 半導体記憶装置及びそれを用いた半導体集積回路システム並びに半導体記憶装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5579506A (en) | 1996-11-26 |
| DE4120290A1 (de) | 1992-01-09 |
| KR920001534A (ko) | 1992-01-30 |
| DE4120290C2 (de) | 1995-03-16 |
| KR960006877B1 (ko) | 1996-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5077693A (en) | Dynamic random access memory | |
| JPH04243085A (ja) | 半導体記憶装置 | |
| JPH02273396A (ja) | タイミング回路 | |
| JPH01138694A (ja) | メモリ装置 | |
| US6456563B1 (en) | Semiconductor memory device that operates in sychronization with a clock signal | |
| JPS6171494A (ja) | 半導体記憶装置 | |
| US5517454A (en) | Semiconductor memory device having refresh circuits | |
| JPS6128198B2 (ja) | ||
| JPH0457284A (ja) | 半導体記憶装置 | |
| KR100191023B1 (ko) | 외부 입출력제어신호에 대한 입력버퍼회로의 관통전류를 제어 할 수 있는 다이나믹형 반도체 기억장치 | |
| JPS6160515B2 (ja) | ||
| JP4060527B2 (ja) | クロック同期型ダイナミックメモリ | |
| JPH08115593A (ja) | 半導体記憶装置、及びデータ処理装置 | |
| US20060020739A1 (en) | Burst counter controller and method in a memory device operable in a 2-bit prefetch mode | |
| JPH1145570A (ja) | 半導体記憶装置 | |
| JPH0652678A (ja) | 半導体記憶装置 | |
| JP2000235790A (ja) | ローアドレスストローブ信号発生装置 | |
| JPH0887879A (ja) | 半導体記憶装置 | |
| JPS59110090A (ja) | メモリ回路 | |
| JPH0514359B2 (ja) | ||
| JPH09274793A (ja) | ダイナミックランダムアクセスメモリ | |
| JPH01138689A (ja) | 半導体記憶装置 | |
| KR950002165B1 (ko) | 레지스터셀 및 그를 이용한 라이트 동작 종료 감지회로 | |
| JP3318125B2 (ja) | Ｄｒａｍ制御回路 | |
| JP2000040360A (ja) | 半導体記憶装置 |